JP6329059B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造技術に関し、例えば半導体チップの電極パッドに配線が接続される半導体装置の製造に好適に利用できるものである。
本技術分野であるウエハプロセスパッケージ（Wafer Process Package：ＷＰＰ）またはウエハレベルパッケージ（Wafer Level Package：ＷＬＰ）の背景技術として、特開２００９−２４６２１８号公報、特開２００８−０２１９３６号公報および特開２００７−１５７８７９号公報がある。
特開２００９−２４６２１８号公報（特許文献１）には、半導体チップ上にプローブ領域および接続領域を有するパッドが設けられ、接続領域より半導体チップの外周部側に設けられたプローブ領域のパッドにプローブ痕が存在し、接続領域から半導体チップの中央部側に延びて再配線が存在する半導体装置およびその製造方法が記載されている。
また、特開２００８−０２１９３６号公報（特許文献２）には、線状部およびポスト電極搭載部を有する配線パターンを含む再配線層と、ポスト電極搭載部上に設けられ、ポスト電極搭載部の上面の輪郭に対して最小でも２点で交わる輪郭を有する底面を有するポスト電極と、ポスト電極の頂面上に搭載された外部端子とを備えた半導体装置およびその製造方法が記載されている。
また、特開２００７−１５７８７９号公報（特許文献３）には、端子電極に接合して、無電解めっきによって形成されためっき下地層が設けられており、端子電極のめっき下地層に接合する再配線層の少なくとも一部がめっき層からなる半導体装置およびその製造方法が記載されている。
特開２００９−２４６２１８号公報 特開２００８−０２１９３６号公報 特開２００７−１５７８７９号公報
近年では、半導体装置の高機能化および高速化に伴い、半導体チップに設けられる電極パッドの数は増加する傾向にある。一方、半導体装置の小型化の要求もあり、互いに隣り合う電極パッドのピッチ（間隔）は狭くなる傾向にある。
この対策として、前記特許文献１乃至３に示すように、半導体チップに設けられた電極パッドに、新たに別の配線（再配置配線、再配線）を接続することが有効とされているが、使用する半導体チップ、すなわち、製品の仕様によっては、信頼性を確保する上で、様々な課題が生じる恐れがあることを、本発明者らは見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、まず、第１電極パッド、平面視において第１電極パッドの隣に配置された第２電極パッド、および第１電極パッドの上面が露出する第１開口部および第２電極パッドの上面が露出する第２開口部が形成された第１絶縁部材をその上面に有する半導体ウエハを準備する。続いて、半導体ウエハの第１絶縁部材上に第２絶縁部材を形成した後、第１電極パッドの上面が露出する第３開口部および第２電極パッドの上面が露出する第４開口部を第２絶縁部材に形成する。続いて、第１電極パッドの上面および第２電極パッドの上面を第１カバー膜および第２カバー膜でそれぞれ覆った後、第１カバー膜の表面および第２カバー膜の表面に第１配線および第２配線をそれぞれ形成する。続いて、第１カバー膜の表面、第２カバー膜の表面、第１配線および第２配線を第３絶縁部材で覆った後、第１配線の一部が露出する第５開口部および第２配線の一部が露出する第６開口部を第３絶縁部材に形成する。ここで、第１電極パッドおよび第２電極パッドは、平面視において第１方向に沿って配置されており、第１カバー膜および第２カバー膜のそれぞれは導電性部材からなり、第１方向における第１配線の幅は第２絶縁部材に形成された第３開口部の幅よりも小さい、または同じであり、第１方向における第２配線の幅は第２絶縁部材に形成された第４開口部の幅よりも小さい、または同じである。
一実施の形態によれば、半導体装置の信頼性を向上し、かつ、半導体装置の小型化を実現することができる。
一実施の形態による半導体装置の平面を示す概略図である。 （ａ）は、一実施の形態による半導体装置の一部を拡大して示す要部平面図（再配置配線を覆う絶縁部材（第３絶縁部材）およびバンプ電極を透かした透過平面図）、（ｂ）は、同図（ａ）のＡ−Ａ線に沿った要部断面図である。 一実施の形態による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。 （ａ）および（ｂ）はそれぞれ、一実施の形態による半導体ウエハを示す要部平面図および半導体ウエハ内の一の半導体チップを拡大して示す要部平面図である。 （ａ）および（ｂ）はそれぞれ、一実施の形態による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図５に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図６に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図７に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図８に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図９に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図９に続く、半導体装置の製造工程中の半導体装置の一部（図１０に示す構成とは異なる他の例）を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図１０に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図１２に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 図１２に続く、半導体装置の製造工程中の半導体装置を示す要部断面図である。 変形例１による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。 （ａ）および（ｂ）はそれぞれ、変形例１による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 変形例２による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。 変形例２による半導体装置を示す要部断面図である。 変形例３による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。 （ａ）および（ｂ）はそれぞれ、変形例３による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図２０に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 変形例４による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。 （ａ）および（ｂ）はそれぞれ、変形例４による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図２３に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図２４に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 （ａ）および（ｂ）はそれぞれ、図２５に続く、半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。 変形例５による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。 （ａ）は、変形例５による半導体装置の一部を拡大して示す要部平面図（最表面の保護膜（第３絶縁部材）を透かした透過平面図）、（ｂ）は、同図（ａ）のＡ−Ａ線に沿った要部断面図である。 変形例６による半導体装置を示す要部断面図である。 （ａ）は、本発明者らが検討した半導体装置の一部を拡大して示す要部平面図（再配置配線を覆う絶縁部材（第３絶縁部材）を透かした透過平面図）、（ｂ）は、同図（ａ）のＢ−Ｂ線に沿った要部断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見やすくするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、電極パッドの直上で再配置配線が延在する方向を「Ｘ方向」とし、Ｘ方向と半導体ウエハの主面（特に、電極パッドの直上）で交差する方向を「Ｙ方向」とする。
以下、本実施の形態を図面に基づいて詳細に説明する。
（課題の詳細な説明）
本実施の形態による半導体装置の製造方法がより明確となると思われるため、本発明者らによって見いだされたウエハプロセスパッケージ技術における解決しようとする課題について詳細に説明する。
半導体装置の狭ピッチ化への対応策として、ウエハプロセスパッケージ技術により電極パッドのピッチ変換を行うことが有効である。ウエハプロセスパッケージ技術は、通常のウエハプロセス（前工程）とパッケージプロセス（後工程）とを一体化した技術であり、半導体ウエハの状態でパッケージまで完了した後、半導体チップごとに個片化するものである。ウエハプロセスパッケージ技術では、半導体ウエハの主面上に狭ピッチの電極パッドを形成し、さらに電極パッドと電気的に接続された再配置配線（配線、再配線）を形成することにより、電極パッドの狭ピッチを広いピッチへ変換することができる。
本発明者らは、半導体ウエハの主面に形成されたメモリ回路にデータを書き込んだ後、半導体ウエハの主面上に再配置配線を形成することを検討している。
（１）まず、本発明者らは、その主面が無機絶縁膜（例えば酸化シリコン（ＳｉＯ２）膜または窒化シリコン（Ｓｉ３Ｎ４）膜など）で覆われた半導体ウエハについて検討した。この半導体ウエハは、メモリ回路と電気的に接続された電極パッドを有し、その電極パッドの上面（後に、プローブ針が接触する面）は無機絶縁膜に形成された開口部の開口端の内側において露出している。
しかし、このような半導体ウエハにおいて、電極パッドと電気的に接続する再配置配線を形成する場合、無機絶縁膜上に直接再配置配線を形成すると、実装（組み立て）時または実使用環境におけるストレスなどにより、再配置配線またはこの再配置配線よりも下側（下層）に位置する層（配線層または上記無機絶縁膜を含む絶縁層など）にダメージ（例えば断線または亀裂など）が発生する恐れがある。他にも、形成する無機絶縁膜の厚さが薄い場合には、この無機絶縁膜の下側（下層）に位置する配線と、無機絶縁膜上に形成された再配置配線との間で容量を持たせることが困難となり、ノイズの影響で所望の電気特性が得られなくなる恐れもある。これらを抑制するためには、例えば前記特許文献１に記載されているように、有機絶縁膜（例えばポリイミド膜など）を介して無機絶縁膜上に再配置配線を形成することが望ましい。
（２）そこで、本発明者らは、無機絶縁膜が形成された半導体ウエハに対して、メモリ回路にデータを書き込み、その後、その無機絶縁膜上に有機絶縁膜を形成し、その有機絶縁膜上に再配置配線を形成することを検討した。ところが、その結果、メモリ回路に書き込んだデータが消失することが明らかとなった。本発明者が検討したところ、この原因は、有機絶縁膜を硬化する際の熱処理における加熱温度（例えば３００℃〜４００℃程度）の影響によるものであることが分かった。
（３）そこで、本発明者らは、無機絶縁膜が形成された半導体ウエハの主面上に有機絶縁膜を形成し、有機絶縁膜を熱処理によって硬化させた後に、メモリ回路にデータを書き込み、さらに、その有機絶縁膜上に再配置配線を形成することを検討した。
図３０（ａ）および（ｂ）はそれぞれ、本発明者らが検討した半導体装置の要部平面図および要部断面図である。図３０（ａ）は、半導体ウエハの主面側から見た、再配置配線を覆う絶縁部材（第３絶縁部材）を透かした透過平面図である。また、図３０（ｂ）は、図３０（ａ）に示すＢ−Ｂ線に沿った断面図である。
第１絶縁部材ＩＯＬが形成された半導体ウエハＳＷの主面上に第２絶縁部材ＯＬを形成し、第２絶縁部材ＯＬを熱処理によって硬化させた後に、メモリ回路にデータを書き込むことにより、データの消失を回避することができる。
ところで、データの書き込みは、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側および第２絶縁部材ＯＬに形成された開口部ＯＰ２の開口端の内側に露出する電極パッドＥＰの上面にプローブ針を接触させることによって行われる。第２絶縁部材ＯＬは半透明であるため、第２絶縁部材ＯＬの開口部ＯＰ２の開口端を、第１絶縁部材ＩＯＬの開口部ＯＰ１の開口端の内側に配置した場合、プローブ針を接触する位置を特定することが難しくなる。
そのため、データの書き込みを考慮した場合、第１絶縁部材ＩＯＬに形成される開口部ＯＰ１の開口端の内側が確実に露出するように、第２絶縁部材ＯＬに形成される開口部ＯＰ２を第１絶縁部材ＩＯＬに形成される開口部ＯＰ１よりも大きく形成することが好ましい。すなわち、第２絶縁部材ＯＬの開口部ＯＰ２の開口端を、第１絶縁部材ＩＯＬの開口部ＯＰ１の開口端と同じか、または第１絶縁部材ＩＯＬの開口部ＯＰ１の開口端の外側に配置することが好ましい。
しかし、第２絶縁部材ＯＬの開口部ＯＰ２の開口端を、第１絶縁部材ＩＯＬの開口部ＯＰ１の開口端と同じか、または第１絶縁部材ＩＯＬの開口部ＯＰ１の開口端の外側に配置すると、再配置配線ＲＷの幅ＬＲＷが大きくなってしまう。
詳細に説明すると、電極パッドＥＰが、例えばアルミニウム（Ａｌ）からなる場合、電極パッドＥＰの上面が露出していると、ウエットエッチング法またはドライエッチング法などを用いて再配置配線ＲＷを形成する際、具体的には、エッチング液を用いてシード層のうち不要な部分を除去する際、電極パッドＥＰが変質（腐食、形状変化など）しやすい。また、例えばアルミニウム（Ａｌ）からなる電極パッドＥＰの上面が露出していると、後に形成する、再配置配線ＲＷを覆う第３絶縁部材ＳＲが電極パッドＥＰと直接、接触（接着）することになり、完成した製品（半導体チップ）が例えば高温・高湿の環境下に晒されると、電極パッドＥＰが変質（腐食など）し、電気特性不良を引き起こす恐れがある。
（４）そこで、本発明者らは、電極パッドＥＰが露出しないように、再配置配線ＲＷの幅ＬＲＷが、第１絶縁部材ＩＯＬに形成される開口部ＯＰ１の幅ＬＯＰ１および第２絶縁部材ＯＬに形成される開口部ＯＰ２の幅ＬＯＰ２よりも大きくなるように、再配置配線ＲＷを形成した。しかし、この場合、互いに隣り合う電極パッドＥＰのピッチ（間隔）を小さくすること、すなわち、狭ピッチ化が困難となる。これにより、半導体装置の小型化または多ピン化に対応することができない。
なお、互いに隣り合う電極パッドＥＰのピッチ（間隔）を小さくするには、例えば前記特許文献２に記載されているように、電極パッドＥＰ上における再配置配線ＲＷの幅ＬＲＷを、電極パッドＥＰの幅ＬＥＰよりも小さくすればよい。しかし、この場合、前述したように、電極パッドＥＰの上面の一部が露出した状態となり、例えばエッチング液を用いて再配置配線ＲＷを形成すると、電極パッドＥＰが変質（腐食、形状変化など）し、再配置配線ＲＷを覆う絶縁部材、すなわち、第３絶縁部材ＳＲが電極パッドＥＰの表面から剥離する、といった問題が生じる恐れがある。
（実施の形態）
≪半導体装置≫
本実施の形態による半導体装置の構成について図１および図２を用いて説明する。図１は、本実施の形態による半導体装置の平面を示す概略図である。図２（ａ）および（ｂ）はそれぞれ、本実施の形態による半導体装置の一部を拡大して示す要部平面図および要部断面図である。図２（ｂ）は、図２（ａ）に示すＡ−Ａ線に沿った断面図である。
本実施の形態では、図１に示すように、半導体装置（半導体チップ）ＳＣの中央部には、行列状に配置されたボール状の複数のバンプ電極（はんだボール）ＳＢが設けられている。複数のバンプ電極ＳＢは、半導体装置ＳＣの外部端子として、表面保護膜となる絶縁部材から突起するように設けられている。
また、半導体装置ＳＣの外周部には、半導体回路を構成する配線と電気的に接続された複数の電極パッド（表面電極）ＥＰが設けられている。さらに、複数の電極パッドＥＰのそれぞれは、複数のバンプ電極ＳＢのそれぞれと再配置配線（図示は省略）を介して電気的に接続されている。複数の電極パッドＥＰおよび複数の再配置配線は、絶縁部材により覆われている。実際には、複数の電極パッドＥＰは、この絶縁部材により覆われているので、図１では複数の電極パッドＥＰを点線で示している。
矩形状の半導体装置ＳＣの主面（素子形成面）には半導体回路（図示は省略）が設けられている。半導体回路は、いわゆる前工程（通常のウエハプロセス）において周知技術によって形成され、例えば上記主面に形成された電界効果トランジスタ、抵抗および容量などの種々の半導体素子、並びに上記主面上に形成され、かつ、これらを電気的に接続する配線（配線層）、さらには、この配線（配線層）の間または上下に位置する絶縁層などから構成されている。なお、絶縁層の材料は、例えば炭素を添加した酸化シリコン（ＳｉＯＣ（silicon oxcarbide））膜のような低誘電率膜である。
次に、図２（ａ）および（ｂ）を用いて、バンプ電極、電極パッドおよび再配置配線の構成について詳細に説明する。なお、図２（ａ）には、複数の電極パッドのうち、互いに隣り合う２つの電極パッド（図１に示す二点破線で囲んだ領域）のみを例示している。また、複数の電極パッドの周縁は絶縁部材によって覆われているが、半導体ウエハの主面側から見た複数の電極パッドの平面図では、複数の電極パッドの周縁を実線で記載している。また、図２（ａ）は、半導体ウエハの主面側から見た、再配置配線を覆う絶縁部材（第３絶縁部材）およびバンプ電極を透かした透過平面図である。また、図２（ｂ）に符号ＩＤで示す層は、複数の電極パッド下に設けられた層間絶縁膜を示している。
電極パッドＥＰの直上で再配置配線（配線、再配線）ＲＷが延在する方向（以下、本実施の形態では、例えば「Ｘ方向」と言う）において電極パッドＥＰの幅ＷＥＰは、例えば１０２μｍ程度である。また、平面視（半導体基板ＳＵＢの主面側から見た平面状態）において、上記Ｘ方向と交差する方向（以下、本実施の形態では、例えば「Ｙ方向」と言う）における電極パッドＥＰの幅ＬＥＰは、例えば４７μｍ程度であり、互いに隣り合う２つの電極パッドＥＰの間隔ＤＥＰは、例えば３μ程度である。なお、本実施の形態では、複数の電極パッドＥＰが半導体チップの辺（最も近い辺）に沿って配置（配列）されている。また、再配置配線ＲＷを基準にしてみた場合は、上記したＹ方向に沿って複数の電極パッドＥＰが配置（配列）されているとも言える。また、本実施の形態では、Ｘ方向とＹ方向は、互いに直交している。さらに、上記したＸ方向とは、電極パッドＥＰの直上における再配置配線ＲＷの延在方向である。
これら電極パッドＥＰに、プローブ針を接触させて、半導体基板ＳＵＢの主面に形成されたメモリ回路へのデータの書き込み、またはメモリ回路の初期故障などを調べるスクリーニングテストなどを行う。
電極パッドＥＰを覆うように、半導体基板ＳＵＢの主面上に第１絶縁部材（第１絶縁膜、第１弾性率を有する絶縁膜、第１パッシベーション膜）ＩＯＬが形成されている。第１絶縁部材ＩＯＬは、無機絶縁膜であり、例えば酸窒化シリコン（ＳｉＯＮ）膜、酸化シリコン（ＳｉＯ２）膜または窒化シリコン（Ｓｉ３Ｎ４）膜などからなる。第１絶縁部材ＩＯＬの厚さは、例えば０．６μｍ〜０．８μｍ程度である。また、例えば窒化シリコン（Ｓｉ３Ｎ４）膜のヤング率は、２５０ＧＰａ〜３００ＧＰａ程度である。
この第１絶縁部材ＩＯＬには、電極パッドＥＰの上面を露出する開口部ＯＰ１が形成されている。Ｘ方向において開口部ＯＰ１の幅ＷＯＰ１は、例えば１００μｍ程度である。また、Ｙ方向において開口部ＯＰ１の幅ＬＯＰ１は、例えば４５μｍ程度であり、開口部ＯＰ１の間隔ＤＯＰ１は、例えば５μ程度である。
また、第１絶縁部材ＩＯＬ上に第２絶縁部材（第２絶縁膜、第２弾性率を有する絶縁膜、第２パッシベーション膜）ＯＬが形成されている。第２絶縁部材ＯＬは、有機絶縁膜であり、例えばポリイミド膜などからなる。第２絶縁部材ＯＬの厚さは、例えば５μｍ程度である。また、第２絶縁部材ＯＬの弾性率は、第１絶縁部材ＩＯＬの弾性率よりも低く、例えばポリイミド膜のヤング率は、３ＧＰａ〜７ＧＰａ程度である。
この第２絶縁部材ＯＬには、電極パッドＥＰの上面を露出する開口部ＯＰ２が形成されている。Ｘ方向において第２絶縁部材ＯＬに形成される開口部ＯＰ２の幅ＷＯＰ２は、第１絶縁部材ＩＯＬに形成される開口部ＯＰ１の幅ＷＯＰ１と同じか、それよりも大きく、Ｙ方向において開口部ＯＰ２の幅ＬＯＰ２は、第１絶縁部材ＩＯＬに形成される開口部ＯＰ１の幅ＬＯＰ１と同じか、それよりも大きい。
また、本実施の形態では、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側を埋め込むように、カバー膜（導電性部材）ＣＦが形成されている。なお、カバー膜ＣＦの形成箇所はこれに限るものではなく、例えば第２絶縁部材ＯＬに形成された開口部ＯＰ２の内側を埋め込むように形成してもよい。但し、カバー膜ＣＦが第２絶縁部材ＯＬ上にまで形成されると、本発明者らが検討した図３０のように、互いに隣り合う電極パッドＥＰのピッチ（間隔）を小さくすることが困難となる。また、互いに隣り合う電極パッドＥＰ間に位置する第２絶縁部材ＯＬの厚さ（Ｙ方向における長さ）が薄く、かつ、互いに異なる信号（または電流）が各電極パッドＥＰに流れる場合には、ノイズの影響を受ける恐れもある。これらのことから、電極パッドＥＰのピッチを小さくすることを考慮する場合には、図２（ａ）および（ｂ）に示すように、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側にカバー膜ＣＦが位置するように、カバー膜ＣＦを形成することが好ましい。
また、本実施の形態では、第２絶縁部材ＯＬ上に再配置配線ＲＷが形成されている。再配置配線ＲＷの一端部は、カバー膜ＣＦと電気的に接続し、再配置配線ＲＷの他端部（バンプランド、ボンディングパッド）は、半導体装置ＳＣの中央部側に引き出されている。再配置配線ＲＷ下には、再配置配線ＲＷを形成する際にシード（Seed）としての役割を担うシード層ＳＬが形成されている。再配置配線ＲＷは、例えば銅（Ｃｕ）からなり、その厚さは、例えば５μｍ程度である。シード層ＳＬは、例えばチタン（Ｔｉ）膜および銅（Ｃｕ）膜が下層から順次形成された積層膜からなり、その厚さ（総厚）は、例えば０．３μｍ程度である。詳しくは、チタン（Ｔｉ）膜の厚さが０．２μｍ程度、銅（Ｃｕ）の厚さが０．１μｍ程度である。
Ｘ方向において、電極パッドＥＰの直上に形成された再配置配線ＲＷの幅ＷＲＷは、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の幅ＷＯＰ１、またはカバー膜ＣＦの幅（長さ）と同じか、それよりも小さい。また、Ｙ方向において、電極パッドＥＰの直上に形成された再配置配線ＲＷの幅ＬＲＷは、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の幅ＬＯＰ１、またはカバー膜ＣＦの幅（長さ）と同じか、それよりも小さい。
このように、Ｙ方向（複数の電極パッドＥＰが配列されている方向、半導体チップの辺に沿った方向）において、電極パッドＥＰの直上に形成された再配置配線ＲＷの幅ＬＲＷを、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の幅ＬＯＰ１、またはカバー膜ＣＦの幅（長さ）と同じか、それよりも小さくしているので、Ｙ方向に互いに隣り合う再配置配線ＲＷの接触を防ぐことができる。これにより、複数の電極パッドＥＰの狭ピッチ化を実現することが可能となり、半導体装置の小型化を実現することができる。
なお、本実施の形態では、前述のように、再配置配線ＲＷの幅ＬＲＷを、Ｙ方向において、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の幅ＬＯＰ１、またはカバー膜ＣＦの幅（長さ）と同じか、それよりも小さくすることについて説明したが、再配置配線ＲＷの幅ＬＲＷを、第２絶縁部材ＯＬに形成された開口部ＯＰ２の幅ＬＯＰ２と同じか、それよりも小さくしてもよい。但し、再配置配線ＲＷが、所望の位置からずれて形成される恐れもある。さらには、再配置配線ＲＷを構成する材料として銅（Ｃｕ）を用いる場合は、互いに隣り合う再配置配線ＲＷの間隔（距離）が近いほど、マイグレーションの問題も発生しやすくなる。そのため、前述したような問題を考慮した場合は、本実施の形態のように、再配置配線ＲＷの幅ＬＲＷを、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の幅ＬＯＰ１またはカバー膜ＣＦの幅（長さ）と同じか、それよりも小さく形成することが好ましい。
また、再配置配線ＲＷを覆うように、半導体基板ＳＵＢの主面上に第３絶縁部材（第３絶縁膜、第３パッシベーション膜、有機材料、樹脂）ＳＲが形成されている。第３絶縁部材ＳＲは、有機絶縁膜であり、具体的な材料としては、例えばポリイミド膜などである。
この第３絶縁部材ＳＲには、半導体装置ＳＣの中央部側に引き出された再配置配線ＲＷの他端部の上面を露出する開口部ＯＰ３が形成されている。さらに、この開口部ＯＰ３に露出する再配置配線ＲＷの他端部には、電極層（電極）ＵＭを介してボール状のバンプ電極ＳＢが接続されている。すなわち、カバー膜ＣＦおよび再配置配線ＲＷを介して、電極パッドＥＰとバンプ電極ＳＢとが電気的に接続されている。バンプ電極ＳＢは、半導体装置ＳＣの外部端子として、第３絶縁部材ＳＲから突起するように設けられている。
≪半導体装置の製造方法≫
本実施の形態による半導体装置の製造方法について図３〜図１４を用いて工程順に説明する。図３は、本実施の形態による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。図４（ａ）および（ｂ）はそれぞれ、本実施の形態による半導体ウエハを示す要部平面図および半導体ウエハ内の一の半導体チップを拡大して示す要部平面図である。図５〜図１３の各々の（ａ）および（ｂ）はそれぞれ、本実施の形態による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。図１４は、本実施の形態による半導体装置の製造工程中の半導体装置を示す要部断面図である。
なお、図５〜図１３の各々の（ａ）には、複数の電極パッドのうち、互いに隣り合う２つの電極パッド（図４（ｂ）に示す二点破線で囲んだＡ領域）のみを例示している。また、複数の電極パッドの周縁は絶縁部材によって覆われているが、半導体ウエハの主面側から見た複数の電極パッドの平面図では、複数の電極パッドの周縁を実線で記載している。
１．半導体ウエハ準備（工程Ｓ１）
まず、図４（ａ）に示すように、種々の半導体回路が形成された複数のデバイス領域（チップ形成領域）ＤＲを有する半導体ウエハＳＷを準備する。半導体ウエハＳＷの主面には、例えば電界効果トランジスタ、抵抗および容量などの種々の半導体素子が形成されており、これらを、前述した配線（配線層）を介して電気的に接続することにより、メモリ回路などの種々の半導体回路が各々のデバイス領域ＤＲに形成されている。半導体ウエハＳＷは、例えば平面略円形状のシリコン（Ｓｉ）基板である。なお、半導体ウエハＳＷは、シリコン（Ｓｉ）基板に限らず、ガリウムヒ素（ＧａＡｓ）基板または炭化珪素（ＳｉＣ）基板などの化合物半導体基板であってもよい。
また、図４（ｂ）に示すように、各々のデバイス領域ＤＲには、複数の電極パッドＥＰが、デバイス領域ＤＲの外周部に形成されている。複数の電極パッドＥＰは、半導体ウエハＳＷの主面に形成されたメモリ回路などの種々の半導体回路と、配線を介して電気的に接続されている。複数の電極パッドＥＰは、例えばデバイス領域ＤＲの外周部側から中央部側に長辺を有する矩形状に形成される。また、複数の電極パッドＥＰは、例えば主導電層となるアルミニウム（Ａｌ）膜の上下をチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の積層膜からなるバリア性を有する導電膜によって挟んだ構造からなる。複数の電極パッドＥＰの厚さは、例えば０．４μｍ〜６．０μｍ程度であり、代表的な厚さとしては１．０μｍ程度を例示することができる。
また、図４（ａ）には、スクライブ領域（ダイシング領域）ＬＲが示されている。この段階でスクライブ領域ＬＲに沿って半導体ウエハＳＷを切断することにより、半導体チップを取得することができる。本実施の形態では、さらに以下に説明する各工程を施してから個片化するため、半導体チップであると共に、半導体装置としても使用することができる。
以下に、複数の電極パッドＥＰのうち、互いに隣り合う２つの電極パッドＥＰを例示して、本実施の形態における技術的特徴について説明する。
図５（ａ）は、複数の電極パッドＥＰのうち、互いに隣り合う２つの電極パッドＥＰを拡大して示す平面図である。Ｘ方向において電極パッドＥＰの幅ＷＥＰは、例えば１０２μｍ程度である。また、Ｙ方向において電極パッドＥＰの幅ＬＥＰは、例えば４７μｍ程度であり、互いに隣り合う電極パッドＥＰの間隔ＤＥＰは、例えば３μｍ程度である。
電極パッドＥＰは、半導体ウエハＳＷの主面に形成されたメモリ回路と、配線を介して電気的に接続されており、後の工程において、電極パッドＥＰの上面にプローブ針を接触させることにより、メモリ回路へのデータの書き込みが行われる。
次に、図４（ｂ）、図５（ａ）および（ｂ）に示すように、電極パッドＥＰを覆うように、半導体ウエハＳＷの主面上に第１絶縁部材ＩＯＬを形成する。第１絶縁部材ＩＯＬは、無機絶縁膜であり、例えば酸窒化シリコン（ＳｉＯＮ）膜、酸化シリコン（ＳｉＯ２）膜または窒化シリコン（Ｓｉ３Ｎ４）膜などからなり、これらの膜は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成される。第１絶縁部材ＩＯＬの厚さは、例えば０．６μｍ〜０．８μｍ程度である。また、例えば窒化シリコン（Ｓｉ３Ｎ４）膜のヤング率は、２５０ＧＰａ〜３００ＧＰａ程度である。
次に、リソグラフィ技術により形成されたレジストパターンをマスク（図示は省略）として、第１絶縁部材ＩＯＬをエッチングして、電極パッドＥＰの上面を露出させる開口部ＯＰ１を形成する。Ｘ方向において開口部ＯＰ１の幅ＷＯＰ１は、例えば１００μｍ程度である。また、Ｙ方向において開口部ＯＰ１の幅ＬＯＰ１は、例えば４５μｍ程度であり、互いに隣り合う開口部ＯＰ１の間隔ＤＯＰ１は、例えば５μｍ程度である。
このように、第１絶縁部材ＩＯＬに開口部ＯＰ１を形成しても、電極パッドＥＰの周縁と開口部ＯＰ１の開口端との距離は１μｍ以上あることから、レジストパターンの合わせズレまたは第１絶縁部材ＩＯＬのオーバーエッチングなどが生じても、電極パッドＥＰの周縁が開口部ＯＰ１から露出しないようにすることができる。
２．第２絶縁部材形成（工程Ｓ２）
次に、図６（ａ）および（ｂ）に示すように、半導体ウエハＳＷの主面上に第２絶縁部材ＯＬを形成する。第２絶縁部材ＯＬは、有機絶縁膜であり、例えばポリイミド膜などからなり、この膜は、例えば回転塗布法により形成される。第２絶縁部材ＯＬの厚さは、例えば５μｍ程度である。また、第２絶縁部材ＯＬの弾性率は、第１絶縁部材ＩＯＬの弾性率よりも低く、例えばポリイミド膜のヤング率は、３ＧＰａ〜７ＧＰａ程度である。
後の工程において、電極パッドＥＰと電気的に接続する再配置配線ＲＷを形成するが、第１絶縁部材ＩＯＬ上に直接再配置配線ＲＷを形成すると、実装（組み立て）時または実使用環境におけるストレスにより、再配置配線ＲＷまたはこの再配置配線ＲＷよりも下側（下層）に位置する層（配線層または第１絶縁部材ＩＯＬを含む絶縁層など）にダメージ（例えば断線または亀裂など）が発生する恐れがある。他にも、形成する第１絶縁部材ＩＯＬの厚さが薄い場合には、この第１絶縁部材ＩＯＬの下側（下層）に位置する配線と、第１絶縁部材ＩＯＬ上に形成された再配置配線ＲＷとの間で容量を持たせることが困難となり、ノイズの影響で所望の電気特性が得られなくなる恐れもある。そこで、これらを抑制するために、第１絶縁部材ＩＯＬ上に第２絶縁部材ＯＬを形成している。
次に、リソグラフィ技術により形成されたレジストパターンをマスク（図示は省略）として、第２絶縁部材ＯＬをエッチングして、電極パッドＥＰの上面を露出させる開口部ＯＰ２を形成する。
第２絶縁部材ＯＬは半透明であるため、第２絶縁部材ＯＬに形成される開口部ＯＰ２の開口端を、第１絶縁部材ＩＯＬに形成される開口部ＯＰ１の開口端の内側に配置した場合、後の工程において、プローブ針を電極パッドＥＰに接触する際、プローブ針を接触する位置を特定することが難しくなる。そこで、第１絶縁部材ＩＯＬに形成される開口部ＯＰ１が確実に露出するように、第２絶縁部材ＯＬに開口部ＯＰ２を形成する。すなわち、Ｘ方向において第２絶縁部材ＯＬに形成される開口部ＯＰ２の幅ＷＯＰ２は、第１絶縁部材ＩＯＬに形成される開口部ＯＰ１の幅ＷＯＰ１と同じか、それよりも大きく、Ｙ方向において第２絶縁部材ＯＬに形成される開口部ＯＰ２の幅ＬＯＰ２は、第１絶縁部材ＩＯＬに形成される開口部ＯＰ１の幅ＬＯＰ１と同じか、それよりも大きくなるように、第２絶縁部材ＯＬに開口部ＯＰ２を形成する。
その後、半導体ウエハＳＷに対して、例えば３００℃〜４００℃程度の温度で熱処理を行い、第２絶縁部材ＯＬを硬化する。
３．データ書き込み（プロービング）（工程Ｓ３）
次に、図７（ａ）および（ｂ）に示すように、電極パッドＥＰにプローブ針ＰＮを接触させて、半導体ウエハＳＷの主面に形成されたメモリ回路にデータを書き込む。データの書き込み以外にも、メモリ回路の初期故障などを調べるスクリーニングテストなども行う。スクリーニングの結果を基に、不良メモリセルのいれかえ、情報の再書き込みなどを行うことができる。
このように、第２絶縁部材ＯＬを硬化する熱処理を行った後に、メモリ回路にデータを書き込んでいるので、メモリ回路に書き込んだデータの消失を回避することができる。
プローブ針ＰＮは、例えばタングステン（Ｗ）のような硬い金属からなり、また先端が尖端となっているため、アルミニウム（Ａｌ）膜を主導電層とする電極パッドＥＰの上面には、プローブ痕が生じる。
４．カバー膜形成（工程Ｓ４）
次に、図８（ａ）および（ｂ）に示すように、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側を埋め込むように、カバー膜ＣＦを形成する。これにより、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１から露出する電極パッドＥＰの上面をカバー膜ＣＦによって被覆する。
カバー膜ＣＦは、例えばニッケル（Ｎｉ）などからなり、例えばめっき法、特に無電解めっき法を用いて形成される。また、カバー膜ＣＦは、ニッケル（Ｎｉ）膜に限定されるものではない。例えばカバー膜ＣＦは、下層からニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜および金（Ａｕ）膜の順に形成した積層膜（Ｎｉ／Ｐｄ／Ａｕ）、下層からニッケル（Ｎｉ）膜および金（Ａｕ）膜の順に形成した積層膜（Ｎｉ／Ａｕ）、または下層からニッケル（Ｎｉ）膜およびパラジウム（Ｐｄ）膜の順に形成した積層膜（Ｎｉ／Ｐｄ）であってもよい。また、本実施の形態のように、電極パッドＥＰが、アルミニウム（Ａｌ）膜を主成分とする材料からなる場合には、イオン化傾向の小さい金属（例えば亜鉛（Ｚｎ））を用いてジンケート処理（亜鉛（Ｚｎ）とアルミニウム（Ａｌ）との置換反応）を行ってから、ニッケル（Ｎｉ）膜を形成してもよい。
カバー膜ＣＦの厚さは、第１絶縁部材ＩＯＬの厚さ（例えば０．６μｍ〜０．８μｍ）とほぼ同じ厚さである。しかし、電極パッドＥＰの上面を覆っていればよいので、カバー膜ＣＦの厚さは、第１絶縁部材ＩＯＬの厚さよりも薄くてもよく（例えば０．１μｍ）、または厚くてもよい。しかし、カバー膜ＣＦの厚さが厚くなりすぎると、カバー膜ＣＦが第２絶縁部材ＯＬの上面にも形成されて、互いに隣り合う電極パッドＥＰのそれぞれの上面に形成されたカバー膜ＣＦが接続し、互いに隣り合う電極パッドＥＰが短絡する恐れがある。さらに、めっきに要する時間および材料費などを考慮すると、カバー膜ＣＦの厚い方の厚さは、第１絶縁部材ＩＯＬの厚さとほぼ同じ厚さが好ましい。
５．再配置配線形成（工程Ｓ５）
次に、図９（ａ）および（ｂ）に示すように、第２絶縁部材ＯＬ上に、カバー膜ＣＦと電気的に接続するシード層ＳＬを形成する。シード層ＳＬは、後の工程において形成される再配置配線ＲＷに対するシード（Seed）としての役割を担う層であり、例えばスパッタリング法により形成される。シード層ＳＬは、例えばチタン（Ｔｉ）膜および銅（Ｃｕ）膜を順に形成した積層膜からなり、その厚さ（総厚）は、例えば０．３μｍ程度である。詳しくは、チタン（Ｔｉ）膜の厚さが０．２μｍ程度、銅（Ｃｕ）膜の厚さが０．１μｍ程度である。なお、シード層ＳＬは、無電解めっき法により形成してもよい。
続いて、半導体ウエハＳＷの主面上に、リソグラフィ技術によりレジストパターンＲＰを形成する。レジストパターンＲＰには、シード層ＳＬの一部を露出して、再配置配線形成用の開口部ＯＰ４が形成されている。図９（ａ）は、このレジストパターンＲＰが形成された後の状態を示している。
続いて、レジストパターンＲＰに形成された開口部ＯＰ４に露出するシード層ＳＬ上に、電解めっき法を用いて、再配置配線ＲＷを形成する。このとき、デバイス領域ＤＲの外側にまで延びているシード層ＳＬを給電用の配線として用いる。また、再配置配線ＲＷは、具体的には、第２絶縁部材ＯＬ上にカバー膜ＣＦと電気的に接続して形成され、デバイス領域（図４に示すデバイス領域ＤＲ）の中央部側に向かって這うように形成される。再配置配線ＲＷは、例えば銅（Ｃｕ）からなり、その厚さは、例えば５μｍ程度である。
次に、図１０（ａ）および（ｂ）に示すように、レジストパターンＲＰを除去した後、再配置配線ＲＷをマスクとして、露出しているシード層ＳＬを、ウエットエッチング法を用いて除去する。これにより、再配置配線ＲＷ下のシード層ＳＬを残し、それ以外のレジストパターンＲＰ下にあったシード層ＳＬを除去する。
再配置配線ＲＷは、デバイス領域の中央部側の第２絶縁部材ＯＬ上から、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側にかけて形成される。すなわち、再配置配線ＲＷの一端部は、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側に位置し、他端部は、デバイス領域の中央部側の第２絶縁部材ＯＬ上に位置する。
Ｘ方向においては、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側、または第１絶縁部材ＩＯＬに形成された開口部ＯＰ１のＸ方向に互いに対向する２つの開口端のうち、デバイス領域の外周部側の開口端上に、再配置配線ＲＷの一端部の端面が位置するように、再配置配線ＲＷは形成される。言い換えれば、再配置配線ＲＷのうち、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側に配置される部分のＸ方向における幅ＷＲＷは、カバー膜ＣＦのＸ方向における幅（長さ）、または第１絶縁部材ＩＯＬに形成された開口部ＯＰ１のＸ方向における幅ＷＯＰ１と同じか、それよりも小さい。
Ｙ方向においては、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１のＹ方向に互いに対向する２つの開口端上から内側に、再配置配線ＲＷは形成される。言い換えれば、再配置配線ＲＷのうち、電極パッドＥＰの直上に配置される部分のＹ方向における幅ＬＲＷは、カバー膜ＣＦのＹ方向における幅（長さ）、または第１絶縁部材ＩＯＬに形成された開口部ＯＰ１のＹ方向における幅ＬＯＰ１と同じか、それよりも小さい。
このように、Ｙ方向において再配置配線ＲＷの幅ＬＲＷの上限を、カバー膜ＣＦのＹ方向における幅（長さ）、または開口部ＯＰ１のＹ方向における幅ＬＯＰ１と同じとすることにより、互いに隣り合う電極パッドＥＰにそれぞれ電気的に接続する再配置配線ＲＷの間隔は、例えば５μｍ以上となる。また、Ｙ方向において再配置配線ＲＷの幅ＬＲＷの上限を、カバー膜ＣＦのＹ方向における幅（長さ）、または開口部ＯＰ１のＹ方向における幅ＬＯＰ１よりも小さくすることにより、互いに隣り合う電極パッドＥＰにそれぞれ電気的に接続する再配置配線ＲＷの間隔（距離）を、互いに隣り合うカバー膜ＣＦ同士の間隔（距離）よりも大きくとることができる。これらにより、互いに隣り合う再配置配線ＲＷの接触を防ぐことができる。
ところで、再配置配線ＲＷのＸ方向における幅ＷＲＷが、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１のＸ方向における幅ＷＯＰ１よりも小さい場合、または再配置配線ＲＷのＹ方向における幅ＬＲＷが、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１のＹ方向における幅ＬＯＰ１よりも小さい場合は、電極パッドＥＰの直上の一部領域は、再配置配線ＲＷによって覆われない。しかし、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側に位置する電極パッドＥＰの上面は、カバー膜ＣＦで覆われているので、電極パッドＥＰの上面は露出しない。従って、後の工程において、再配置配線ＲＷを覆う第３絶縁部材ＳＲを形成しても、電極パッドＥＰと第３絶縁部材ＳＲとが直接接触しないので、前述した電極パッドＥＰの変質（腐食など）は解消される。
さらに、不要なシード層ＳＬを除去する際には、例えばウエットエッチング法（または、ウエットエッチング法を適用した後にドライエッチング法）を用いるが、電極パッドＥＰをエッチング液に直接晒すと、電極パッドＥＰが変質（腐食、形状変化など）する。しかし、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側に位置する電極パッドＥＰの上面は、カバー膜ＣＦで覆われているので、電極パッドＥＰの上面は露出しない。従って、ウエットエッチング法を用いて不要なシード層ＳＬを除去しても、電極パッドＥＰが変質（腐食、形状変化など）して、電気特性不良を引き起こすことはない。
また、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１のＸ方向に互いに対向する２つの開口端の一方の開口端から他方の開口端まで、および第１絶縁部材ＩＯＬに形成された開口部ＯＰ１のＹ方向に互いに対向する２つの開口端の一方の開口端から他方の開口端まで、すなわち、電極パッドＥＰの直上に、開口部ＯＰ１と同じ平面形状を有する再配置配線ＲＷを形成してもよい。この場合は、再配置配線ＲＷとカバー膜ＣＦとの接触面積が増えるので、接触抵抗をより低減することができる。
この場合、電極パッドＥＰと再配置配線ＲＷとの合わせずれが生じると、電極パッドＥＰの直上の一部領域は、再配置配線ＲＷによって覆われない。しかし、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側に位置する電極パッドＥＰの上面は、カバー膜ＣＦで覆われているので、電極パッドＥＰの上面は露出しない。従って、前述したように、電極パッドＥＰの腐食、さらには、後の工程において形成する第３絶縁部材ＳＲが、電極パッドＥＰから剥離するなどの問題を回避することができる。
図１１（ａ）および（ｂ）に、再配置配線ＲＷの他の構成例を示す。デバイス領域の外周部側に形成される再配置配線ＲＷの一端部は、デバイス領域の外周部側の第２絶縁部材ＯＬ上に位置しており、デバイス領域の外周端まで接近してもよい。また、本実施の形態では、図１に示すように、複数の電極パッドＥＰがデバイス領域の外周部に設けられている構成について説明したが、複数の電極パッドＥＰはデバイス領域の中央部に配置されていてもよい。この場合、複数の再配置配線ＲＷのうちの幾つか、または全ては、デバイス領域ＤＲ（図４参照）の外周部側に向かって引き出される。
６．第３絶縁部材形成（工程Ｓ６）
次に、図１２（ａ）および（ｂ）に示すように、半導体ウエハＳＷの主面上に第３絶縁部材ＳＲを形成する。本実施の形態における第３絶縁部材ＳＲは、有機絶縁膜であり、具体的な材料としては、例えばポリイミド膜などである。本実施の形態では、この第３絶縁部材ＳＲが、最表面の保護膜となる。また、後の変形例においても説明するが、ポリイミド膜に代えて、フィラー（例えばシリカ）を含有するエポキシ樹脂を第３絶縁部材ＳＲとして用いてもよい。
前述したように、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側に位置する電極パッドＥＰの上面は、カバー膜ＣＦで覆われている。従って、Ｘ方向において、再配置配線ＲＷの幅ＷＲＷが、カバー膜ＣＦの幅（長さ）、または第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の幅ＷＯＰ１よりも小さく、Ｙ方向において、再配置配線ＲＷの幅ＬＲＷが、カバー膜ＣＦの幅（長さ）、または第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の幅ＬＯＰ１よりも小さくても、電極パッドＥＰの上面は露出しない。これにより、再配置配線ＲＷを覆う第３絶縁部材ＳＲは、電極パッドＥＰと直接、接触しない状態となる。
次に、第３絶縁部材ＳＲ上にレジストパターンをリソグラフィ技術により形成し、このレジストパターンをマスク（図示は省略）として、第３絶縁部材ＳＲの一部を、例えばエッチングにより除去する。これにより、電極パッドＥＰと電気的に接続する再配置配線ＲＷの一端部（一部）とは反対側で、第２絶縁部材ＯＬ上に位置する再配置配線ＲＷの他端部（他部）を露出させる開口部ＯＰ３を形成する。
７．バンプ電極形成（工程Ｓ７）
次に、図１３（ａ）および（ｂ）に示すように、開口部ＯＰ３の内部に、バンプ電極を形成するために必要な電極層（電極）ＵＭを形成する。電極層ＵＭは、例えば無電解めっき法を用いて形成された銅（Ｃｕ）またはニッケル（Ｎｉ）からなる。続いて、電極層ＵＭの上面に、フラックスまたははんだペーストを供給し、さらに、はんだボールを配置した後、リフロー処理を行う。はんだボールには、例えば鉛（Ｐｂ）を実質的に含まない鉛フリーはんだ組成を有するはんだが用いられる。上記リフロー処理を行うことにより、はんだボールの表面の酸化膜がフラックスによって除去されて、はんだボールが溶融する、または、はんだボールとはんだペーストとが溶融して一体化することにより、電極層ＵＭと電気的に、かつ、機械的に接続するバンプ電極ＳＢが形成される。
その後、半導体ウエハＳＷを区画されたデバイス領域の間のスクライブ領域（図４に示すスクライブ領域ＬＲ）に沿って切断（個片化）することにより、本実施の形態による半導体装置（半導体チップ）ＳＣが略完成する。
このように、本実施の形態によれば、以下の効果を得ることができる。
（１）第１絶縁部材ＩＯＬ上に第２絶縁部材ＯＬを介して再配置配線ＲＷを形成することにより、再配置配線（配線、再配線）ＲＷまたはこの再配置配線ＲＷよりも下側（下層）に位置する層（配線層または第１絶縁部材ＩＯＬを含む絶縁層など）にダメージ（例えば断線または亀裂など）が発生することを抑制することができる。
（２）さらに、第２絶縁部材ＯＬを、例えば３００℃〜４００℃程度の熱処理により硬化した後に、メモリ回路にデータを書き込むことにより、データの消失を回避することができる。
（３）さらに、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側に位置する電極パッドＥＰの上面には、カバー膜ＣＦが形成されている。そのため、狭ピッチ対策として、Ｙ方向において、再配置配線ＲＷの幅ＬＲＷを第１絶縁部材ＩＯＬに形成される開口部ＯＰ１の幅ＬＯＰ１より小さくしても、電極パッドＥＰの表面は露出した状態とならない。従って、再配置配線ＲＷを形成する際、すなわち、シード層ＳＬを除去する際の工程（ウエットエッチング法またはドライエッチング法など）における電極パッドＥＰの表面の変質（腐植、形状変化など）の問題を回避することができる。
（４）さらに、Ｙ方向において、再配置配線ＲＷの幅ＬＲＷを第１絶縁部材ＩＯＬに形成される開口部ＯＰ１の幅ＬＯＰ１と同じか、または小さくできるので、Ｙ方向に互いに隣り合う再配置配線ＲＷの接触を防ぐことができる。なお、再配置配線ＲＷを構成する材料として銅（Ｃｕ）を用いる場合は、互いに隣り合う配線の間隔（距離）が近いほど、マイグレーションの問題が発生しやすいため、再配置配線ＲＷを構成する材料として銅（Ｃｕ）を用いる場合には、本実施の形態は特に有効である。
これらの効果により、本実施の形態によれば、半導体装置の信頼性を向上することができる。また、半導体装置の小型化、特に、複数の電極パッドの狭ピッチ化を実現することができる。
≪変形例≫
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
（変形例１）
変形例１による半導体装置の製造方法について図１５および図１６を用いて説明する。なお、前述の実施の形態で説明した内容と異なる点についてのみ、説明する。図１５は、変形例１による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。図１６（ａ）および（ｂ）はそれぞれ、変形例１による半導体装置の製造工程を示す要部平面図および要部断面図である。
図３に示した本実施の形態による半導体装置の製造工程では、第２絶縁部材ＯＬを形成した後に、電極パッドＥＰにプローブ針ＰＮを接触させて、メモリ回路にデータを書き込む。
これに対して、変形例１では、図１５に示すように、カバー膜ＣＦを形成した後に、カバー膜ＣＦにプローブ針ＰＮを接触させて、メモリ回路にデータを書き込む。
図１６（ａ）および（ｂ）に示すように、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１の開口端の内側を埋め込むように、カバー膜ＣＦを形成する。これにより、第１絶縁部材ＩＯＬに形成された開口部ＯＰ１から露出する電極パッドＥＰの上面をカバー膜ＣＦによって被覆する。
電極パッドＥＰの厚さは、例えば０．４μｍ〜６．０μｍ程度であり、代表的な厚さとしては１．０μｍ程度を例示することができる。しかし、電極パッドＥＰの厚さが、例えば０、４μｍ程度と薄い場合は、メモリ回路の初期故障などを調べるスクリーニングテストなどにおいて大電流を流すことができず、検査項目が限定されてしまう。一方、電極パッドＥＰの厚さが、例えば６．０μｍ程度と厚い場合は、電極パッドＥＰは、例えばアルミニウム（Ａｌ）膜を主導電層としていることから、プローブ針ＰＮによる電極パッドＥＰの変形が大きくなり、こぶまたは剥がれなどが生じる。
しかし、変形例１によれば、カバー膜ＣＦにプローブ針ＰＮを接触させているので、大電流を流すことができる。また、ニッケル（Ｎｉ）膜はアルミニウム（Ａｌ）膜よりも硬いことから（アルミニウム（Ａｌ）のモース硬度は２〜２．９、ニッケル（Ｎｉ）のモース強度は５、タングステンカーバイト（ＷＣ）のモース強度は９）、プローブ針ＰＮの接触によるカバー膜ＣＦの変形は、電極パッドＥＰの変形よりも小さくすることができる。
（変形例２）
変形例２による半導体装置について図１７および図１８を用いて説明する。なお、変形例１と同様、前述の実施の形態で説明した内容と異なる点についてのみ、説明する。図１７は、変形例２による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。図１８は、変形例２による半導体装置を示す要部断面図である。
変形例２による半導体装置の製造方法では、前述の実施の形態で説明した半導体ウエハ準備工程（図３に示す工程Ｓ１）から第３絶縁部材形成工程（図３に示す工程Ｓ６）までの各工程と同じ工程を実施した後、第３絶縁部材ＳＲの開口部ＯＰ３から露出する再配置配線ＲＷの表面に電極層（電極）ＵＭを形成し、さらに、以下の工程を実施する。なお、再配置配線ＲＷの表面に形成され、第３絶縁部材ＳＲの開口部ＯＰ３から露出する電極層ＵＭは、例えば金（Ａｕ）またはパラジウム（Ｐｄ）などからなり、例えば電解メッキ法により形成される。
７．個片化（ウエハダイシング）（工程Ｓ２７）
半導体ウエハを区画されたデバイス領域の間のスクライブ領域に沿って切断し、個々の半導体チップに分割する。
８．ダイボンディング（工程Ｓ２８）
次に、図１８に示すように、例えばその主面に複数の電極パッド（電極、ボンディングリード）ＢＰが形成された配線基板（基板）ＭＢを準備する。複数の電極パッドＢＰは、配線基板ＭＢの表面上に形成された複数の配線のそれぞれの一部分で構成され、配線基板ＭＢの表面上に形成された保護膜ＰＦにそれぞれの電極パッドＢＰに対応して形成された複数の開口部ＯＰ５から、これら上面は露出している。
次に、配線基板ＭＢの表面上のチップ搭載領域に接着剤ＣＭを塗布する。接着剤ＣＭには、例えば熱硬化性のエポキシ樹脂が用いられる。続いて、チップ搭載領域に接着剤ＣＭを介して半導体チップを搭載し、その後、熱処理を行い、接着剤ＣＭを硬化させることにより、チップ搭載領域に半導体チップを接着固定する。
９．ワイヤボンディング（工程Ｓ２９）
次に、半導体基板ＳＵＢの主面上に形成され、第３絶縁部材ＳＲに形成された複数の開口部ＯＰ３にそれぞれ露出する複数の再配置配線ＲＷの他端部と、配線基板ＭＢの表面上に形成され、保護膜ＰＦに形成された複数の開口部ＯＰ５にそれぞれ露出する複数の電極パッドＢＰとを、導電性ワイヤ（導電性部材、ボンディングワイヤ）ＢＷ、例えば金（Ａｕ）線を用いてそれぞれ電気的に接続する。詳細には、導電性ワイヤＢＷの一部は、前述の電極層ＵＭを介して再配置配線ＲＷの他端部と電気的に接続され、導電性ワイヤＢＷの他部は、配線基板ＭＢの電極パッドＢＰと電気的に接続される。
主として、正ボンディング方式を用いるが、逆ボンディング方式を用いてもよい。正ボンディング方式は、半導体チップに形成された再配置配線ＲＷと導電性ワイヤＢＷの一端部とを接続した後に、配線基板ＭＢの表面上に配置された電極パッドＢＰと導電性ワイヤＢＷの他端部とを接続する方式である。逆ボンディング方式は、配線基板ＭＢの表面上に配置された電極パッドＢＰと導電性ワイヤＢＷの他端部とを接続した後に、半導体チップに形成された再配置配線ＲＷと導電性ワイヤＢＷの一端部とを接続する方式である。
変形例２では、前述の実施の形態と同様、再配置配線ＲＷは第２絶縁部材ＯＬ上に形成されているため、再配置配線ＲＷに導電性ワイヤＢＷの一部を接続する際に生じる荷重（垂直荷重）が、再配置配線ＲＷよりも下層側に位置する部材に伝わるのを抑制することができる。
１０．モールド（工程Ｓ３０）
次に、配線基板ＭＢ上に搭載された半導体チップを樹脂（図示は省略）によって封止して、樹脂封止体を形成する。使用する樹脂には、例えばフィラー（例えばシリカ）を含有した熱硬化性のエポキシ樹脂が用いられる。その後、図示はしないが、配線基板ＭＢの裏面（実装面）に外部電極である半田ボールを搭載する。変形例２でいう半導体装置ＳＣとは、これらの工程を経て取得したものを指す。
（変形例３）
変形例３による半導体装置について図１９、図２０および図２１を用いて説明する。なお、変形例１および２と同様、前述の実施の形態で説明した内容と異なる点についてのみ、説明する。図１９は、変形例３による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。図２０、図２１の各々の（ａ）および（ｂ）はそれぞれ、変形例３による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。
変形例３では、メモリ回路を有しない半導体装置について説明する。前述したメモリ回路を有する半導体装置では、メモリ回路に書き込まれたデータの消失を回避するために、図７（ａ）および（ｂ）に示したように、第２絶縁部材ＯＬを、例えば３００℃〜４００℃程度の熱処理により硬化した後に、メモリ回路にデータを書き込んだ。
これに対して、変形例３では、メモリ回路へデータを書き込む必要がないので、熱処理を施すことで第２絶縁部材ＯＬを形成する工程を実施したとしても、上記データの消失の問題は生じない。従って、この場合は、例えば図１９に示すように、半導体ウエハＳＷの主面上に電極パッドＥＰを形成した後に、電極パッドＥＰにプローブ針ＰＮを接触させて、プローブ検査を行うことができる。
変形例３による半導体装置の製造方法では、図５に示した、半導体ウエハ準備工程（図３に示す工程Ｓ１）と同じ工程を実施した後、以下の工程を実施する。
２．プローブ検査（工程Ｓ３２）
図２０に示すように、電極パッドＥＰにプローブ針ＰＮを接触させて、プローブ検査を行う。例えば半導体回路の電気的特性などを測定する。
プローブ針ＰＮは、例えばタングステン（Ｗ）のような硬い金属からなり、また先端が尖端となっているため、アルミニウム（Ａｌ）膜を主導電層とする電極パッドＥＰの表面には、プローブ痕が生じる。
３．第２絶縁部材形成（工程Ｓ３３）
次に、図２１に示すように、半導体ウエハＳＷの主面上に第２絶縁部材ＯＬを形成する。第２絶縁部材ＯＬは、有機絶縁膜であり、例えばポリイミド膜などからなり、この膜は、例えば回転塗布法により形成される。第２絶縁部材ＯＬの厚さは、例えば５μｍ程度である。
後の工程において、電極パッドＥＰと電気的に接続する再配置配線ＲＷを形成するが、第１絶縁部材ＩＯＬ上に直接再配置配線ＲＷを形成すると、実装（組み立て）時または実使用環境におけるストレスにより、再配置配線ＲＷまたはこの再配置配線ＲＷよりも下側（下層）に位置する層（配線層または第１絶縁部材ＩＯＬを含む絶縁層など）にダメージ（例えば断線または亀裂など）が発生する恐れがある。他にも、形成する第１絶縁部材ＩＯＬの厚さが薄い場合には、この第１絶縁部材ＩＯＬの下側（下層）に位置する配線と、第１絶縁部材ＩＯＬ上に形成された再配置配線ＲＷとの間で容量を持たせることが困難となり、ノイズの影響で所望の電気特性が得られなくなる恐れもある。そこで、これらを抑制するために、第１絶縁部材ＩＯＬ上に第２絶縁部材ＯＬを形成している。
次に、リソグラフィ技術により形成されたレジストパターンをマスク（図示は省略）として、第２絶縁部材ＯＬをエッチングして、電極パッドＥＰの上面を露出させる開口部ＯＰ２を形成する。続いて、半導体ウエハＳＷに対して、例えば３００℃〜４００℃程度の温度で熱処理を行い、第２絶縁部材ＯＬを硬化する。
ここで、前述の実施の形態との相違点として、変形例３では、図２１（ａ）および（ｂ）に示すように、第２絶縁部材ＯＬの開口部ＯＰ２の開口端が、第１絶縁部材ＩＯＬの開口部ＯＰ１の開口端よりも内側に位置している。前述したように、変形例３では、半導体装置がメモリ回路を有していないため、電気的試験のためのプローブ工程を行った後に、第２絶縁部材ＯＬを形成する、言い換えると、熱処理を施すことができる。すなわち、変形例３による半導体装置の製造方法は、第２絶縁部材ＯＬを形成した後にプローブ工程を行わないため、半透明である第２絶縁部材ＯＬの開口部ＯＰ２の開口端を第１絶縁部材ＩＯＬの開口部ＯＰ１の開口端よりも内側に配置することができる。
そして、図２１（ａ）および（ｂ）に示すように、第２絶縁部材ＯＬの開口部ＯＰ２の開口端を第１絶縁部材ＩＯＬの開口部ＯＰ１の開口端よりも内側に位置させることで、互いに隣り合う電極パッドＥＰのピッチ（間隔）を、より狭くすることができる。
その後、図８から図１２に示した、カバー膜形成工程（図３に示す工程Ｓ４）からバンプ電極形成工程（図３に示す工程Ｓ７）までの各工程と同じ工程を実施する。
なお、図示はしないが、変形例３のように、第２絶縁部材ＯＬの開口部ＯＰ２の開口端を第１絶縁部材ＩＯＬの開口部ＯＰ１の開口端よりも内側に位置させる場合には、再配置配線ＲＷの幅ＬＲＷは、Ｙ方向（半導体チップの辺に沿った方向）において、第２絶縁部材ＯＬに形成された開口部ＯＰ１の幅ＬＯＰ１、好ましくは、カバー膜ＣＦの幅（長さ）と同じか、それよりも小さくする。
（変形例４）
変形例４による半導体装置について、図２２乃至図２６を用いて説明する。なお、変形例１乃至３と同様、前述の実施の形態で説明した内容と異なる点についてのみ、説明する。図２２は、変形例４による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。図２３〜図２６の各々の（ａ）および（ｂ）はそれぞれ、変形例４による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。図２３（ａ）および（ｂ）はそれぞれ、柱状電極形成工程（工程Ｓ４６）を説明する要部平面図および要部断面図である。図２４（ａ）および（ｂ）はそれぞれ、樹脂封止工程（工程Ｓ４７）を説明する要部平面図および要部断面図である。図２５（ａ）および（ｂ）はそれぞれ、研削工程（工程Ｓ４８）を説明する要部平面図および要部断面図である。図２６（ａ）および（ｂ）はそれぞれ、バンプ電極形成工程（工程Ｓ４９）を説明する要部平面図および要部断面図である。
変形例４による半導体装置の製造方法では、前述の実施の形態で説明した半導体ウエハ準備工程（図３に示す工程Ｓ１）から再配置配線形成工程（図３に示す工程Ｓ５）までの各工程と同じ工程を実施した後、さらに、以下の工程を実施する。
６．柱状電極形成（工程Ｓ４６）
まず、図２３（ａ）および（ｂ）に示すように、再配置配線ＲＷのうちの第２絶縁部材ＯＬ上に位置する部分に、柱状電極（導電性部材）ＣＥを形成する。この柱状電極ＣＥは、例えば以下の製造方法によって形成される。まず、再配置配線ＲＷおよび第２絶縁部材ＯＬを絶縁部材で覆った後、柱状電極ＣＥを形成したい箇所の絶縁部材に開口部を形成する。次に、電解メッキ法またはスパッタリング法などを用いて、絶縁部材に形成した開口部の内部に柱状電極ＣＥを形成する。その後、マスクとして使用した絶縁部材を除去することで、図２３（ａ）および（ｂ）に示すような柱状電極ＣＥが形成される。
７．樹脂封止（工程Ｓ４７）
次に、図２４（ａ）および（ｂ）に示すように、柱状電極ＣＥ、再配置配線ＲＷおよび第２絶縁部材ＯＬの表面を第３絶縁部材ＳＲで覆う。変形例４で使用する第３絶縁部材ＳＲの具体的な材料は樹脂であり、具体的には、例えばフィラー（例えばシリカ）を含有する熱硬化性のエポキシ樹脂である。
８．研削（工程Ｓ４８）
次に、図２５（ａ）および（ｂ）に示すように、柱状電極ＣＥの一部（表面）が露出するまで、第３絶縁部材ＳＲを研削して、第３絶縁部材ＳＲからなる封止体を形成する。
９．バンプ電極形成（工程Ｓ４９）
次に、図２６（ａ）および（ｂ）に示すように、前述の研削工程により露出した柱状電極ＣＥの一部（表面）に、バンプ電極ＳＢを接続する。このとき、バンプ電極ＳＢと柱状電極ＣＥとの接続性を考慮した場合は、前述の実施の形態で説明したように、電極層（電極）ＵＭを介在させておくことが好ましい。
（変形例５）
変形例５による半導体装置について図２７および図２８を用いて説明する。なお、変形例１乃至４と同様、前述の実施の形態で説明した内容と異なる点についてのみ、説明する。図２７は、変形例５による半導体装置の製造方法において、その製造工程の流れの一例を示す工程図である。図２８（ａ）および（ｂ）はそれぞれ、変形例５による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部平面図および要部断面図である。図２８（ａ）は、半導体ウエハの主面側から見た、再配置配線を覆う絶縁部材（第３絶縁部材）を透かした透過平面図である。また、図２８（ｂ）は、図２８（ａ）に示すＡ−Ａ線に沿った断面図である。
変形例５による半導体装置では、再配置配線を形成せずに、電極パッドの直上にバンプ電極が形成される。変形例５による半導体装置の製造方法では、前述の実施の形態で説明した半導体ウエハ準備工程（図３に示す工程Ｓ１）からカバー膜形成工程（図３に示す工程Ｓ４）までの各工程と同じ工程を実施した後、さらに、以下の工程を実施する。
５．第３絶縁部材形成（工程５５）
図２８（ａ）および（ｂ）に示すように、半導体ウエハＳＷの主面上に第３絶縁部材ＳＲを形成する。
次に、リソグラフィ技術により形成されたレジストパターンをマスク（図示は省略）として、第３絶縁部材ＳＲをエッチングして、カバー膜ＣＦの上面を露出させる開口部ＯＰ６を形成する。
６．柱状電極形成（工程Ｓ５６）
次に、第３絶縁部材ＳＲに形成された開口部ＯＰ６の内部に、カバー膜ＣＦの上面と接続する柱状電極（導電性部材）ＣＥを形成する。
７．バンプ電極形成（工程Ｓ５７）
次に、柱状電極ＣＥと接続する、はんだから構成されるバンプ電極ＢＥを形成する。
なお、第３絶縁部材ＳＲに開口部ＯＰ６を形成した後、電極パッドＥＰ上に直接、バンプ電極ＢＥを形成することも可能である。しかし、変形例５では、電極パッドＥＰとバンプ電極ＢＥとの間に、カバー膜ＣＦおよび柱状電極ＣＥが形成されているので、バンプ電極ＢＥを電極パッドＥＰ上に直接形成する場合に比べて、接続強度を向上することができる。
このように、電極パッドＥＰの直上にバンプ電極ＢＥを形成した場合であっても、直径が小さく、かつ、第３絶縁部材ＳＲの上面から高く突出し、かつ、接続強度の高いバンプ電極ＢＥを形成することができるので、狭ピッチ化に対応した信頼性の高い半導体装置を実現することができる。
（変形例６）
変形例６による半導体装置について図２９を用いて説明する。なお、変形例１乃至５と同様、前述の実施の形態で説明した内容と異なる点についてのみ、説明する。図２９は、前述の実施の形態で説明したカバー膜形成工程（図３に示す工程Ｓ４）まで実施した半導体ウエハを個片化することで半導体チップを取得し、その半導体チップを配線基板の内部に埋め込んで形成された半導体装置の要部断面図である。
変形例６による半導体装置は、例えば以下の工程により製造される。
まず、前述の実施の形態で説明したカバー膜形成工程（図３に示す工程Ｓ４）まで実施した半導体ウエハを個片化し、半導体チップＳＣＣ１として準備しておく。
次に、図２９に示すように、取得した半導体チップＳＣＣ１を、基材ＭＳＵの上面に配置した後、絶縁材ＭＩを用いて半導体チップＳＣＣ１を封止する。なお、このときに使用する絶縁材ＭＩは、例えばエポキシ系の樹脂にガラス繊維を含浸させたものであるが、前述の第３絶縁部材と同様の材料、例えばポリイミド膜を用いてもよい。これにより、半導体チップＳＣＣ１を埋め込んだ配線基板ＭＳが形成される。
次に、絶縁材ＭＩにレーザ光を照射することで、その内側にカバー膜ＣＦの一部（表面）が露出する開口部を形成し、この開口部の内部に導電性部材ＭＣを埋め込む。なお、このときに使用する導電性部材ＭＣは、配線基板ＭＳの各配線層に形成された配線（配線パターン）を構成する材料と同じものであり、例えば銅（Ｃｕ）からなる。
カバー膜ＣＦは、前述の実施の形態で説明したように、例えばニッケル（Ｎｉ）からなる。そのため、図２９に示すように、カバー膜ＣＦを、アルミニウム（Ａｌ）からなる電極パッドＥＰ上に形成しておくことで、電極パッドＥＰに、直接、レーザ光を照射する場合に比べて、電極パッドＥＰへのダメージを低減することができる。
一方、配線基板ＭＳの配線との接続性まで考慮する場合は、前述の変形例５に示したように、カバー膜ＣＦ上に、柱状電極ＣＥを形成しておくことが好ましい。なお、柱状電極ＣＥを電極パッドＥＰの直上に形成しておくことで、レーザ光の照射により絶縁材ＭＩを除去する際、目標の位置（ここでは、柱状電極の表面）までレーザ光が到達したかどうかの判別もしやすくなる。
次に、絶縁材ＭＩに形成した開口部の内部を導電性部材ＭＣで塞いだ後、配線ＭＬＵを形成（接続）し、この配線ＭＬＵを保護膜ＭＩＵにより被覆する。そして、後の工程において、配線基板ＭＳ上に搭載する別の半導体チップＳＣＣ２の電極パッドＭＢＰ（電極、ボンディングリード）と、導電性部材（ここでは、導電性ワイヤ）ＭＢＷを介して電気的に接続される部分（配線ＭＬＵの一部）を、保護膜ＭＩＵから露出させておく。また、配線基板ＭＳの下面（実装面）側においても、基板ＭＳＵの上面と反対側の下面に形成された配線ＭＬＤを保護膜ＭＩＤにより被覆する。そして、後の工程において、外部端子であるはんだボールＭＳＢが接続される部分（配線ＭＬＤの一部）を、保護膜ＭＩＤから露出させておく。
次に、例えば前述の変形例２と同様にして、配線基板ＭＳの上面側では、配線基板ＭＳのチップ搭載領域に半導体チップＳＣＣ２を搭載した後、半導体チップＳＣＣ２の電極パッドＭＢＰと、保護膜ＭＩＵから露出する配線ＭＬＵの一部とを導電性部材ＭＢＷを用いて接続する。さらに、配線基板ＭＳの下面側では、保護膜ＭＩＤから露出する配線ＭＬＤの一部にはんだボールＭＳＢを接続する。これにより、変形例６による半導体装置が略完成する。
以上のように、半導体チップＳＣＣ１を埋め込んだ配線基板ＭＳを用いて、ＢＧＡ（Ball Grid Array）を製造することで、半導体装置の高機能化を実現することができる。
なお、配線基板ＭＳ上に搭載される別の半導体チップＳＣＣ２との電気的な接続方法は、導電性ワイヤに限らず、この別の半導体チップＳＣＣ２の主面（電極パッドＭＢＰが形成された面）を配線基板ＭＳに対向させる、いわゆるフリップチップ接続であってもよい。また、例えば図２９に示す別の半導体チップ上に、さらに別の半導体チップが搭載（積層）されていてもよい。
（変形例７）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
ＢＥ バンプ電極
ＢＰ 電極パッド（電極、ボンディングリード）
ＢＷ 導電性ワイヤ（導電性部材、ボンディングワイヤ）
ＣＥ 柱状電極（導電性部材）
ＣＦ カバー膜（導電性部材）
ＣＭ 接着剤
ＤＲ デバイス領域（チップ形成領域）
ＥＰ 電極パッド（表面電極）
ＩＤ 層間絶縁膜
ＩＯＬ 第１絶縁部材（第１絶縁膜、第１弾性率を有する絶縁膜、第１パッシベーション膜）
ＬＲ スクライブ領域（ダイシング領域）
ＭＣ 導電性部材
ＭＢ 配線基板（基板）
ＭＢＰ 電極パッド（電極、ボンディングリード）
ＭＢＷ 導電性部材
ＭＩ 絶縁材
ＭＩＤ，ＭＩＵ 保護膜
ＭＬＤ，ＭＬＵ 配線
ＭＳ 配線基板
ＭＳＢ はんだボール
ＭＳＵ 基材
ＯＬ 第２絶縁部材（第２絶縁膜、第２弾性率を有する絶縁膜、第２パッシベーション膜）
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４，ＯＰ５，ＯＰ６ 開口部
ＰＦ 保護膜
ＰＮ プローブ針
ＲＰ レジストパターン
ＲＷ 再配置配線（配線、再配線）
ＳＢ バンプ電極（はんだボール）
ＳＣ 半導体装置（半導体チップ）
ＳＣＣ１，ＳＣＣ２ 半導体チップ
ＳＬ シード層
ＳＲ 第３絶縁部材（第３絶縁膜、第３パッシベーション膜、有機材料、樹脂）
ＳＵＢ 半導体基板
ＳＷ 半導体ウエハ
ＵＭ 電極層（電極）
ＤＥＰ 互いに隣り合う電極パッドの間隔
ＤＯＰ１ 互いに隣り合う開口部の間隔
ＬＥＰ 電極パッドの幅
ＬＯＰ１，ＬＯＰ２ 開口部の幅
ＬＲＷ 再配置配線の幅
ＷＥＰ 電極パッドの幅
ＷＯＰ１，ＷＯＰ２ 開口部の幅
ＷＲＷ 再配置配線の幅

Claims (18)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）主面、前記主面上に形成された第１電極パッド、前記主面上に形成され、かつ、平面視において前記第１電極パッドの隣に配置された第２電極パッド、および前記第１電極パッドの上面が露出する第１開口部および前記第２電極パッドの上面が露出する第２開口部が形成された第１絶縁部材、を有する半導体ウエハを準備する工程；
    ここで、前記第１電極パッドおよび前記第２電極パッドのそれぞれは、前記主面に形成された半導体回路と電気的に接続されており、
    （ｂ）前記（ａ）工程の後、前記半導体ウエハの前記第１絶縁部材上に第２絶縁部材を形成した後、前記第１電極パッドの前記上面が露出する第３開口部および前記第２電極パッドの前記上面が露出する第４開口部を前記第２絶縁部材に形成する工程；
    （ｃ）前記（ｂ）工程の後、前記第１電極パッドおよび前記第２電極パッドのそれぞれにプローブ針を接触させて、前記半導体回路に備わるメモリ回路にデータを書き込む工程；
    （ｄ）前記（ｃ）工程の後、前記第３開口部内および前記第４開口部内において、前記第１電極パッドの前記上面および前記第２電極パッドの前記上面を、第１カバー膜および第２カバー膜で、それぞれ覆う工程；
    （ｅ）前記（ｄ）工程の後、前記第１カバー膜の表面および前記第２カバー膜の表面に、第１配線および第２配線を、それぞれ形成する工程；
    （ｆ）前記（ｅ）工程の後、前記第１カバー膜の前記表面、前記第２カバー膜の前記表面、前記第１配線および前記第２配線を第３絶縁部材で覆った後、前記第１配線の第１部分が露出する第５開口部および前記第２配線の第１部分が露出する第６開口部を前記第３絶縁部材に形成する工程、
    ここで、
    前記第１電極パッドおよび前記第２電極パッドは、平面視において、第１方向に沿って配置されており、
    前記第１カバー膜および前記第２カバー膜のそれぞれは、導電性部材からなり、
    前記第１配線の前記第１部分は、平面視において前記第３開口部の外側に位置し、かつ、前記第２絶縁部材上に形成されており、
    前記第１配線は、平面視において前記第３開口部の内側に位置する第２部分を有し、
    前記第２配線の前記第１部分は、平面視において前記第４開口部の外側に位置し、かつ、前記第２絶縁部材上に形成されており、
    前記第２配線は、平面視において前記第４開口部の内側に位置する第２部分を有し、
    平面視において、前記第１方向における前記第１配線の前記第２部分の幅は、前記第２絶縁部材に形成された前記第３開口部の幅よりも小さい、または同じであり、
    平面視において、前記第１方向における前記第２配線の前記第２部分の幅は、前記第２絶縁部材に形成された前記第４開口部の幅よりも小さい、または同じであり、
    前記（ｂ）工程では、熱処理を施し、前記第２絶縁部材を硬化させる。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁部材に形成された前記第１開口部の開口端が、前記第２絶縁部材に形成された前記第３開口部の開口端の内側に配置されており、
    前記第１絶縁部材に形成された前記第２開口部の開口端が、前記第２絶縁部材に形成された前記第４開口部の開口端の内側に配置されている。
  3. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁部材は第１弾性率を有し、前記第２絶縁部材は前記第１弾性率よりも低い第２弾性率を有する。
  4. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁部材は無機絶縁膜であり、前記第２絶縁部材は有機絶縁膜である。
  5. 請求項１記載の半導体装置の製造方法において、
    前記第１カバー膜および前記第２カバー膜は、ニッケル膜を有する積層膜である。
  6. 請求項１記載の半導体装置の製造方法において、
    前記（ｅ）工程は、さらに以下の工程を含む：
    （ｅ１）前記第１カバー膜の前記表面および前記第２絶縁部材の前記表面に第１シード層を、前記第２カバー膜の前記表面および前記第２絶縁部材の前記表面に第２シード層を、それぞれ形成する工程；
    （ｅ２）前記第１シード層上および前記第２シード層上に、前記第１配線および前記第２配線を、それぞれ形成する工程；
    （ｅ３）前記第１シード層のうちの前記第１配線と重ならない部分および前記第２シード層のうちの前記第２配線と重ならない部分を、除去する工程。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程の後、さらに以下の工程を含む：
    （ｇ）前記第５開口部から露出する前記第１配線の前記第１部分および前記第６開口部から露出する前記第２配線の前記第１部分のそれぞれに、バンプ電極を電気的に接続する工程。
  8. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程の後、さらに以下の工程を含む：
    （ｈ）前記半導体ウエハを、区画されたデバイス領域の間のスクライブ領域に沿って切断し、複数の半導体チップを取得する工程；
    （ｉ）配線基板のチップ搭載領域に前記半導体チップを固定する工程；
    （ｊ）前記第５開口部から露出する前記第１配線の前記第１部分および前記第６開口部から露出する前記第２配線の前記第１部分と、前記配線基板の前記チップ搭載領域の周囲に形成された複数の電極とを、導電性部材を介してそれぞれ電気的に接続する工程。
  9. 請求項１記載の半導体装置の製造方法において、
    平面視において、前記第１方向における前記第１配線の前記第１部分の幅は、前記第１配線の前記第２部分の前記幅よりも大きく、
    平面視において、前記第１方向における前記第２配線の前記第１部分の幅は、前記第２配線の前記第２部分の前記幅よりも大きい。
  10. 以下の工程を含む半導体装置の製造方法：
    （ａ）主面、前記主面上に形成された第１電極パッド、前記主面上に形成され、かつ、平面視において前記第１電極パッドの隣に配置された第２電極パッド、および前記第１電極パッドの上面が露出する第１開口部および前記第２電極パッドの上面が露出する第２開口部が形成された第１絶縁部材、を有する半導体ウエハを準備する工程；
    ここで、前記第１電極パッドおよび前記第２電極パッドのそれぞれは、前記主面に形成された半導体回路と電気的に接続されており、
    （ｂ）前記（ａ）工程の後、前記半導体ウエハの前記第１絶縁部材上に第２絶縁部材を形成した後、前記第１電極パッドの前記上面が露出する第３開口部および前記第２電極パッドの前記上面が露出する第４開口部を前記第２絶縁部材に形成する工程；
    （ｃ）前記（ｂ）工程の後、前記第１電極パッドの前記上面および前記第２電極パッドの前記上面を、第１カバー膜および第２カバー膜で、それぞれ覆う工程；
    （ｄ）前記（ｃ）工程の後、前記第１カバー膜の表面および前記第２カバー膜の表面のそれぞれにプローブ針を接触させて、前記半導体回路に備わるメモリ回路にデータを書き込む工程；
    （ｅ）前記（ｄ）工程の後、前記第１カバー膜の前記表面および前記第２カバー膜の前記表面に、第１配線および第２配線を、それぞれ形成する工程；
    （ｆ）前記（ｅ）工程の後、前記第１カバー膜の前記表面、前記第２カバー膜の前記表面、前記第１配線および前記第２配線を第３絶縁部材で覆った後、前記第１配線の一部が露出する第５開口部および前記第２配線の一部が露出する第６開口部を前記第３絶縁部材に形成する工程、
    ここで、
    前記第１電極パッドおよび前記第２電極パッドは、平面視において、第１方向に沿って配置されており、
    前記第１カバー膜および前記第２カバー膜のそれぞれは、導電性部材からなり、
    前記第１配線の前記第１部分は、平面視において前記第３開口部の外側に位置し、かつ、前記第２絶縁部材上に形成されており、
    前記第１配線は、平面視において前記第３開口部の内側に位置する第２部分を有し、
    前記第２配線の前記第１部分は、平面視において前記第４開口部の外側に位置し、かつ、前記第２絶縁部材上に形成されており、
    前記第２配線は、平面視において前記第４開口部の内側に位置する第２部分を有し、
    平面視において、前記第１方向における前記第１配線の前記第２部分の幅は、前記第２絶縁部材に形成された前記第３開口部の幅よりも小さい、または同じであり、
    平面視において、前記第１方向における前記第２配線の前記第２部分の幅は、前記第２絶縁部材に形成された前記第４開口部の幅よりも小さい、または同じであり、
    前記（ｂ）工程では、熱処理を施し、前記第２絶縁部材を硬化させる。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記第１絶縁部材に形成された前記第１開口部の開口端が、前記第２絶縁部材に形成された前記第３開口部の開口端の内側に配置されており、
    前記第１絶縁部材に形成された前記第２開口部の開口端が、前記第２絶縁部材に形成された前記第４開口部の開口端の内側に配置されている。
  12. 請求項１０記載の半導体装置の製造方法において、
    前記第１絶縁部材は第１弾性率を有し、前記第２絶縁部材は前記第１弾性率よりも低い第２弾性率を有する。
  13. 請求項１０記載の半導体装置の製造方法において、
    前記第１絶縁部材は無機絶縁膜であり、前記第２絶縁部材は有機絶縁膜である。
  14. 請求項１０記載の半導体装置の製造方法において、
    前記第１カバー膜および前記第２カバー膜は、ニッケル膜を有する積層膜である。
  15. 請求項１０記載の半導体装置の製造方法において、
    前記（ｅ）工程は、さらに以下の工程を含む：
    （ｅ１）前記第１カバー膜の前記表面および前記第２絶縁部材の前記表面に第１シード層を、前記第２カバー膜の前記表面および前記第２絶縁部材の前記表面に第２シード層を、それぞれ形成する工程；
    （ｅ２）前記第１シード層上および前記第２シード層上に、前記第１配線および前記第２配線を、それぞれ形成する工程；
    （ｅ３）前記第１シード層のうちの前記第１配線と重ならない部分および前記第２シード層のうちの前記第２配線と重ならない部分を、除去する工程。
  16. 請求項１０記載の半導体装置の製造方法において、
    前記（ｆ）工程の後、さらに以下の工程を含む：
    （ｇ）前記第５開口部から露出する前記第１配線の前記第１部分および前記第６開口部から露出する前記第２配線の前記第１部分のそれぞれに、バンプ電極を電気的に接続する工程。
  17. 請求項１０記載の半導体装置の製造方法において、
    前記（ｆ）工程の後、さらに以下の工程を含む：
    （ｈ）前記半導体ウエハを、区画されたデバイス領域の間のスクライブ領域に沿って切断し、複数の半導体チップを取得する工程；
    （ｉ）配線基板のチップ搭載領域に前記半導体チップを固定する工程；
    （ｊ）前記第５開口部から露出する前記第１配線の前記第１部分および前記第６開口部から露出する前記第２配線の前記第１部分と、前記配線基板の前記チップ搭載領域の周囲に形成された複数の電極とを、導電性部材を介してそれぞれ電気的に接続する工程。
  18. 請求項１０記載の半導体装置の製造方法において、
    平面視において、前記第１方向における前記第１配線の前記第１部分の幅は、前記第１配線の前記第２部分の前記幅よりも大きく、
    平面視において、前記第１方向における前記第２配線の前記第１部分の幅は、前記第２配線の前記第２部分の前記幅よりも大きい。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6384879B2 (ja) * 2015-01-23 2018-09-05 オリンパス株式会社 撮像装置、および内視鏡
JP6663340B2 (ja) * 2016-10-28 2020-03-11 ルネサスエレクトロニクス株式会社 半導体装置
CN110291602B (zh) 2017-02-17 2021-12-10 株式会社村田制作所 固体电解电容器及其制造方法
WO2019133015A1 (en) * 2017-12-30 2019-07-04 Intel Corporation Zero-misalignment two-via structures
US11328996B2 (en) 2017-12-30 2022-05-10 Intel Corporation Zero-misalignment two-via structures using photoimageable dielectric film buildup film, and transparent substrate with electroless plating
CN111201600A (zh) 2017-12-30 2020-05-26 英特尔公司 使用可光成像电介质、堆积膜和电解电镀的零错位双通孔结构
JP7353121B2 (ja) * 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器
JP7335184B2 (ja) * 2020-02-27 2023-08-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102020128994A1 (de) * 2020-05-27 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Package und Verfahren zur Herstellung desselben
US11742306B2 (en) * 2021-01-07 2023-08-29 Micron Technology, Inc. Layouts for pads and conductive lines of memory devices, and related devices, systems, and methods
CN116569315A (zh) * 2021-03-08 2023-08-08 铠侠股份有限公司 晶圆以及探头
EP4307351B1 (en) * 2022-06-01 2025-08-06 Changxin Memory Technologies, Inc. Packaging structure, packaging method, and semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3578964B2 (ja) * 2000-03-21 2004-10-20 富士通株式会社 半導体装置及びその製造方法
JP3927783B2 (ja) 2001-10-16 2007-06-13 新光電気工業株式会社 半導体部品
US7358608B2 (en) 2003-06-13 2008-04-15 Oki Electric Industry Co., Ltd. Semiconductor device having chip size package with improved strength
JP2005109427A (ja) * 2003-09-12 2005-04-21 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4428337B2 (ja) 2005-12-02 2010-03-10 ソニー株式会社 半導体装置の製造方法
JP4818005B2 (ja) 2006-07-14 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2009246218A (ja) 2008-03-31 2009-10-22 Renesas Technology Corp 半導体装置の製造方法および半導体装置
GB2464549B (en) 2008-10-22 2013-03-27 Cambridge Silicon Radio Ltd Improved wafer level chip scale packaging
JP5582811B2 (ja) * 2010-02-15 2014-09-03 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP5926988B2 (ja) * 2012-03-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
KR20140041975A (ko) 2012-09-25 2014-04-07 삼성전자주식회사 범프 구조체 및 이를 포함하는 전기적 연결 구조체

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