JP6330207B2 - 表示装置及び薄膜トランジスタ基板 - Google Patents

表示装置及び薄膜トランジスタ基板 Download PDF

Info

Publication number
JP6330207B2
JP6330207B2 JP2015557597A JP2015557597A JP6330207B2 JP 6330207 B2 JP6330207 B2 JP 6330207B2 JP 2015557597 A JP2015557597 A JP 2015557597A JP 2015557597 A JP2015557597 A JP 2015557597A JP 6330207 B2 JP6330207 B2 JP 6330207B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
thin film
electrode
film transistor
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015557597A
Other languages
English (en)
Other versions
JPWO2015107606A1 (ja
Inventor
晋也 小野
晋也 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joled Inc
Original Assignee
Joled Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joled Inc filed Critical Joled Inc
Publication of JPWO2015107606A1 publication Critical patent/JPWO2015107606A1/ja
Application granted granted Critical
Publication of JP6330207B2 publication Critical patent/JP6330207B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本開示は、表示装置及び薄膜トランジスタ基板に関する。
液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。
近年、表示装置には、大画面化及び低コスト化が求められており、容易に低コスト化が可能な薄膜トランジスタとして、一般的には、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の構造を有し、Ｓｉ又はＩｎＧａＺｎＯといった材料のアモルファス状態もしくは微結晶状態のチャネル層とを組合せた薄膜トランジスタが用いられる。ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチング型の薄膜トランジスタと、チャネル層をエッチング処理から保護するチャネル保護型（エッチングストッパ型）の薄膜トランジスタとの２つに大別される。
チャネル保護型の薄膜トランジスタは、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内での特性ばらつき及び経時的な特性変動を抑制することができる。また、チャネル保護型の薄膜トランジスタの方が、ゲート絶縁膜を薄膜化し、かつ、チャネル保護層を厚膜化することで、ＴＦＴのオン特性を向上させつつ、配線間交差による寄生抵抗成分を低減して、データ書込みに関連する時定数を低減させることができるため、高速化及び高精細化には有利である。
例えば、特許文献１には、微結晶半導体薄膜をチャネル層とするチャネル保護型の薄膜トランジスタが開示されている。特許文献１に記載の薄膜トランジスタは、チャネル保護層上に形成されたソース電極及びドレイン電極を有している。ソース電極及びドレイン電極は、チャネル保護層に形成されたコンタクトホールを介して半導体層と電気的に接続している。
特開２０１０−１３５４６２号公報
しかしながら、上記従来のチャネル保護型の薄膜トランジスタでは、オン抵抗を十分に低減することができないという課題がある。
例えば、オン抵抗を低減するためには、薄膜トランジスタの半導体層のチャネル長を短くすればよい。チャネル長は、ソース電極へのコンタクト領域と、ドレイン電極へのコンタクト領域との間の距離に起因する。このため、チャネル長を短くするためには、ソース電極へのコンタクト領域と、ドレイン電極へのコンタクト領域との間の距離を短くすればよい。
しかしながら、ソース電極とドレイン電極とは、物理的に分離させなければならない。このため、上記従来のチャネル保護型の薄膜トランジスタでは、ソース電極へのコンタクト領域と、ドレイン電極へのコンタクト領域との間の距離を短くするのには限界がある。
そこで、本開示は、オン抵抗がより低減された薄膜トランジスタを有する表示装置及び薄膜トランジスタ基板を提供する。
上記課題を解決するため、本開示の一態様に係る表示装置は、薄膜トランジスタを有する画素回路を備える表示装置であって、前記薄膜トランジスタは、ゲート電極と、前記ゲート電極の上方に形成された半導体層と、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、前記半導体層上に形成された第１絶縁層と、前記第１絶縁層の上方に形成された、前記半導体層と電気的に接続されるソース電極及びドレイン電極とを備え、前記ソース電極及び前記ドレイン電極は、互いに異なる層に形成されている。
本開示によれば、オン抵抗がより低減された薄膜トランジスタを有する表示装置及び薄膜トランジスタ基板を提供することができる。
図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。 図３は、実施の形態に係る有機ＥＬ表示装置の一例を示す外観図である。 図４は、実施の形態に係る薄膜トランジスタの一例を示す平面図である。 図５Ａは、実施の形態に係る薄膜トランジスタの一例を示す概略断面図である。 図５Ｂは、実施の形態に係る薄膜トランジスタの別の一例を示す概略断面図である。 図６は、実施の形態に係る薄膜トランジスタの別の一例を示す概略断面図である。 図７は、実施の形態に係る薄膜トランジスタの製造方法を示す概略断面図である。 図８は、実施の形態に係る薄膜トランジスタの製造方法を示す概略断面図である。 図９は、実施の形態に係る薄膜トランジスタの製造方法を示す概略断面図である。 図１０は、実施の形態に係る薄膜トランジスタの製造方法を示す概略断面図である。 図１１は、実施の形態に係る薄膜トランジスタの製造方法を示す概略断面図である。 図１２は、実施の形態に係る薄膜トランジスタの製造方法を示す概略断面図である。 図１３は、実施の形態に係る薄膜トランジスタの製造方法を示す概略断面図である。 図１４は、実施の形態に係る薄膜トランジスタの別の一例の製造方法を示す概略断面図である。 図１５は、実施の形態に係るソース電極とドレイン電極とが同層又は異なる層に形成された場合のチャネル長について説明するための概略断面図である。 図１６は、実施の形態の変形例に係る薄膜トランジスタの製造方法を示す概略断面図である。 図１７は、実施の形態の変形例に係る薄膜トランジスタの製造方法を示す概略断面図である。 図１８は、実施の形態の変形例に係る薄膜トランジスタの製造方法を示す概略断面図である。
（本開示の概要）
本開示の一態様に係る表示装置は、薄膜トランジスタを有する画素回路を備える表示装置であって、薄膜トランジスタは、ゲート電極と、ゲート電極の上方に形成された半導体層と、ゲート電極と半導体層との間に形成されたゲート絶縁層と、半導体層上に形成された第１絶縁層と、第１絶縁層の上方に形成された、半導体層と電気的に接続されるソース電極及びドレイン電極とを備え、ソース電極及びドレイン電極は、互いに異なる層に形成されている。
これにより、ソース電極とドレイン電極とが互いに異なる層に形成されているため、基板水平方向にソース電極とドレイン電極とを離間させなくてもよく、チャネル領域の長さ（チャネル長）を短くすることができる。
また、例えば、本開示の一態様に係る表示装置では、第１絶縁層には、ソース電極が半導体層に接続するための第１コンタクトホールと、ドレイン電極が半導体層に接続するための第２コンタクトホールとが形成され、平面視において、第１コンタクトホールと第２コンタクトホールとの間である、半導体層のチャネル領域は、ゲート電極内に位置してもよい。
これにより、ゲート電極に印加されるゲート電圧によってチャネル領域全体を制御することができるので、チャネル領域内に高抵抗領域が形成されるのを抑制し、オン抵抗の増加を抑制することができる。
また、例えば、本開示の一態様に係る表示装置では、平面視において、半導体層は、ゲート電極内に位置してもよい。
これにより、ゲート電極に印加されるゲート電圧によって半導体層全体を制御することができるので、チャネル領域内に高抵抗領域が形成されるのを抑制し、オン抵抗の増加を抑制することができる。
また、例えば、本開示の一態様に係る表示装置では、第１絶縁層には、ソース電極が半導体層に接続するための第１コンタクトホールと、ドレイン電極が半導体層に接続するための第２コンタクトホールとが形成され、平面視において、第１コンタクトホールと第２コンタクトホールとの間である、半導体層のチャネル領域は、ソース電極及びドレイン電極の少なくとも一方に覆われていてもよい。
これにより、チャネル領域がソース電極及びドレイン電極の少なくとも一方に覆われているので、例えば、ソース電極及びドレイン電極が遮光性材料から構成されている場合に、外部からの光がチャネル領域に到達するのを抑制することができる。したがって、チャネル領域の光劣化による薄膜トランジスタの特性の劣化と、光でキャリアが励起されることによるオフ電流の増加とを抑制することができる。
また、例えば、本開示の一態様に係る表示装置では、平面視において、半導体層は、ソース電極及びドレイン電極の少なくとも一方に覆われていてもよい。
これにより、半導体層がソース電極及びドレイン電極の少なくとも一方に覆われているので、例えば、ソース電極及びドレイン電極が遮光性材料から構成されている場合に、外部からの光が半導体層に到達するのを抑制することができる。したがって、半導体層の光劣化による薄膜トランジスタの特性の劣化と、光でキャリアが励起されることによるオフ電流の増加とを抑制することができる。
また、例えば、本開示の一態様に係る表示装置では、ソース電極及びドレイン電極は、遮光性材料から構成されてもよい。
また、例えば、本開示の一態様に係る表示装置では、薄膜トランジスタは、さらに、第１絶縁層の上方に形成された第２絶縁層を備え、ソース電極及びドレイン電極の一方は、第１絶縁層上に形成され、ソース電極及びドレイン電極の他方は、第２絶縁層上に形成されてもよい。
また、例えば、本開示の一態様に係る表示装置では、薄膜トランジスタは、画素回路が有する発光素子を駆動する駆動トランジスタであり、ソース電極は、ドレイン電極の上方に形成されてもよい。
これにより、駆動トランジスタの飽和領域特性がより平坦となり、表示均一性を向上させることができる。
また、例えば、本開示の一態様に係る表示装置では、表示装置は、薄膜トランジスタの上方に形成された有機発光素子を備えてもよい。
また、例えば、本開示の一態様に係る薄膜トランジスタ基板は、薄膜トランジスタを有する薄膜トランジスタ基板であって、ゲート電極と、ゲート電極の上方に形成された半導体層と、ゲート電極と半導体層との間に形成されたゲート絶縁層と、半導体層上に形成された絶縁層と、絶縁層の上方に形成された、半導体層と電気的に接続されるソース電極及びドレイン電極とを備え、ソース電極及びドレイン電極は、互いに異なる層に形成されていてもよい。
以下、薄膜トランジスタ基板及びその製造方法、並びに、薄膜トランジスタ基板を備える表示装置の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
（実施の形態１）
［有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
ここで、画素３０における画素回路３１の回路構成について、図２を用いて説明する。図２は、本実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
図２に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素Ｒ、Ｇ、Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
上記のように構成された有機ＥＬ表示装置１０は、例えば、図３に示すようなテレビとして利用することができる。なお、図３は、本実施の形態に係る有機ＥＬ表示装置１０の一例を示す外観図である。
［薄膜トランジスタ］
以下では、本実施の形態に係る薄膜トランジスタについて、図４、図５Ａ及び図５Ｂを用いて説明する。なお、本実施の形態に係る薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。
図４は、本実施の形態に係る薄膜トランジスタ１００の平面図である。図５Ａ及び図５Ｂは、本実施の形態に係る薄膜トランジスタ１００の概略断面図である。なお、図５Ａ及び図５Ｂは、図４に示すＡ−Ａ断面を示している。
図５Ａ及び図５Ｂに示すように、本実施の形態に係る薄膜トランジスタ１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、半導体層１４０と、チャネル保護層１５０と、ソース電極１６０ｓ（下層電極）と、ドレイン電極１６０ｄ（上層電極）と、層間絶縁層１７０とを備える。
薄膜トランジスタ１００は、例えば、図２に示す薄膜トランジスタ３３である。すなわち、薄膜トランジスタ１００は、スイッチングトランジスタとして利用できる。
具体的には、図５Ａに示すように、薄膜トランジスタ１００が薄膜トランジスタ３３（スイッチングトランジスタ）である場合、ゲート電極１２０がゲート電極３３ｇに、ソース電極１６０ｓがソース電極３３ｓに、ドレイン電極１６０ｄがドレイン電極３３ｄに、それぞれ相当する。図４に示すように、ゲート電極１２０は、ゲート配線５０に接続され、ソース電極１６０ｓは、ソース配線６０に接続され、ドレイン電極１６０ｄは、キャパシタ３４の一端に接続されている。
なお、ソース電極３３ｓが上層電極（ドレイン電極１６０ｄ）に相当し、ドレイン電極３３ｄが下層電極（ソース電極１６０ｓ）に相当してもよい。言い換えると、下層電極（ソース電極１６０ｓ）は、ソース電極３３ｓ及びドレイン電極３３ｄの一方に相当し、上層電極（ドレイン電極１６０ｄ）は、ドレイン電極３３ｄ及びソース電極３３ｓの他方に相当してもよい。
また、薄膜トランジスタ１００は、例えば、図２に示す薄膜トランジスタ３２でもよい。すなわち、薄膜トランジスタ１００は、駆動トランジスタとして利用してもよい。この場合は、ソース電極３２ｓは、ドレイン電極３２ｄの上方に形成されてもよい。すなわち、上層電極をソース電極３２ｓとして利用し、下層電極をドレイン電極３２ｄとして利用する。
具体的には、図５Ｂに示すように、薄膜トランジスタ１００が薄膜トランジスタ３２（駆動トランジスタ）である場合、ゲート電極１２０がゲート電極３２ｇに、上層電極（ドレイン電極１６０ｄ）がソース電極３２ｓに、下層電極（ソース電極１６０ｓ）がドレイン電極３２ｄに、それぞれ相当する。これにより、駆動トランジスタの飽和領域特性がより平坦となり、表示均一性を向上させることができる。
基板１１０は、電気絶縁性を有する材料からなる基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ１００をフレキシブルディスプレイに利用することができる。
ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０の膜厚は、例えば、２０ｎｍ〜１０００ｎｍである。なお、ゲート電極１２０は、基板１１０の上方に、例えば、バッファ層などを介して形成されてもよい。
ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウム錫（ＩＴＯ）、酸化亜鉛錫（ＩＺＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。
ゲート絶縁層１３０は、ゲート電極１２０と半導体層１４０との間に形成される。具体的には、ゲート絶縁層１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
ゲート絶縁層１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜、酸化チタン膜などの単層膜、又は、これらの積層膜である。
半導体層１４０は、ゲート電極１２０に対向するように基板１１０の上方に形成される。具体的には、半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に形成される。例えば、半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁層１３０上に島状に形成される。半導体層１４０は、薄膜トランジスタ１００のチャネル層として用いられる。半導体層１４０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。
半導体層１４０の材料としては、結晶構造もしくは非結晶構造を有するシリコン（Ｓｉ）でもよいし、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び錫（Ｓｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いてもよい。例えば、半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。
Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。
なお、チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。
チャネル保護層１５０は、半導体層１４０上に形成された第１絶縁層の一例である。例えば、チャネル保護層１５０は、半導体層１４０を覆うように、半導体層１４０上、及び、ゲート絶縁層１３０上に形成される。チャネル保護層１５０の膜厚は、例えば、５０ｎｍ〜１０００ｎｍである。
チャネル保護層１５０は、電気絶縁性を有する材料から構成される。例えば、チャネル保護層１５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。
また、チャネル保護層１５０の一部は、貫通するように開口されている。つまり、チャネル保護層１５０には、半導体層１４０の一部を露出させるためのコンタクトホール１５０ａ及び１５０ｂが形成されている。
コンタクトホール１５０ａは、ソース電極１６０ｓと半導体層１４０とを電気的に接続するために、半導体層１４０のソースコンタクト領域を露出させるためのコンタクトホールである。ソース電極１６０ｓを構成する材料は、例えば、コンタクトホール１５０ａの壁面に沿って、半導体層１４０まで達している。あるいは、コンタクトホール１５０ａには、ソース電極１６０ｓを構成する材料が充填されていてもよい。
コンタクトホール１５０ｂは、ドレイン電極１６０ｄと半導体層１４０とを電気的に接続するために、半導体層１４０のドレインコンタクト領域を露出させるためのコンタクトホールである。ドレイン電極１６０ｄを構成する材料は、例えば、コンタクトホール１５０ｂの壁面に沿って、半導体層１４０まで達している。あるいは、コンタクトホール１５０ｂには、ドレイン電極１６０ｄを構成する材料が充填されていてもよい。
ソース電極１６０ｓは、チャネル保護層１５０上に所定形状で形成される。具体的には、ソース電極１６０ｓは、コンタクトホール１５０ａを介して半導体層１４０に接続されるように、チャネル保護層１５０上に形成される。ソース電極１６０ｓの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
ドレイン電極１６０ｄは、層間絶縁層１７０上に所定形状で形成される。具体的には、ドレイン電極１６０ｄは、コンタクトホール１５０ｂと、層間絶縁層１７０に形成されたコンタクトホール１７０ａを介して半導体層１４０に接続されるように、層間絶縁層１７０上に形成される。ドレイン電極１６０ｄの膜厚は、例えば、１００ｎｍ〜１０００ｎｍである。なお、ドレイン電極１６０ｄは、有機ＥＬ素子の画素電極（アノード電極）と兼用されてもよい。
ソース電極１６０ｓ及びドレイン電極１６０ｄは、導電性を有する材料からなる電極である。ソース電極１６０ｓ及びドレイン電極１６０ｄの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。具体的には、ソース電極１６０ｓ及びドレイン電極１６０ｄは、金属などの遮光性材料から構成される電極である。
層間絶縁層１７０は、チャネル保護層１５０の上方に形成される第２絶縁層の一例である。層間絶縁層１７０は、チャネル保護層１５０及びソース電極１６０ｓ上に形成される。例えば、層間絶縁層１７０は、ソース電極１６０ｓを覆うように、チャネル保護層１５０上、及び、ソース電極１６０ｓ上に形成される。層間絶縁層１７０の膜厚は、例えば、１００ｎｍ〜１０００ｎｍである。
層間絶縁層１７０は、電気絶縁性を有する材料から構成される。例えば、層間絶縁層１７０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜、酸化チタン膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。
また、層間絶縁層１７０の一部は、貫通するように開口されている。つまり、層間絶縁層１７０には、半導体層１４０の一部を露出させるためのコンタクトホール１７０ａが形成されている。
コンタクトホール１７０ａは、ドレイン電極１６０ｄと半導体層１４０とを電気的に接続するために形成されたコンタクトホールである。コンタクトホール１７０ａは、チャネル保護層１５０に形成されたコンタクトホール１５０ｂと連続している。ドレイン電極１６０ｄを構成する材料は、例えば、コンタクトホール１７０ａ及び１５０ｂの壁面に沿って、半導体層１４０まで達している。あるいは、コンタクトホール１７０ａには、ドレイン電極１６０ｄを構成する材料が充填されていてもよい。
以上のように、本実施の形態に係る薄膜トランジスタ１００では、ソース電極１６０ｓ及びドレイン電極１６０ｄが、互いに異なる層に形成されている。言い換えると、ソース電極１６０ｓ及びドレイン電極１６０ｄは、基板１１０からの高さが互いに異なる層に形成されている。このため、ソース電極１６０ｓとドレイン電極１６０ｄとを基板水平方向に離間させなくてもよいので、チャネル領域の長さ（チャネル長Ｌ）を短くすることができる。
チャネル領域は、コンタクトホール１５０ａとコンタクトホール１５０ｂとの間の半導体層１４０の領域である。つまり、チャネル長Ｌは、図４、図５Ａ及び図５Ｂに示すように、コンタクトホール１５０ａとコンタクトホール１５０ｂとの間の距離である。
ソース電極１６０ｓ及びドレイン電極１６０ｄは、図５Ａ及び図５Ｂに示すように、互いに異なる層に形成されているので、基板水平方向におけるソース電極１６０ｓとドレイン電極１６０ｄとの間の距離（電極間距離Ｄ）を短くしても、ソース電極１６０ｓとドレイン電極１６０ｄとは、電気的に導通しない。したがって、例えば、平面視において、ソース電極１６０ｓ及びドレイン電極１６０ｄによってチャネル領域を覆うことができる。すなわち、電極間距離Ｄを０にすることができる。
あるいは、図６に示すように、ソース電極１６０ｓの一部を覆うように、ドレイン電極２６０ｄを形成することもできる。なお、図６は、本実施の形態に係る薄膜トランジスタの別の一例を示す図である。
図６に示す薄膜トランジスタ２００は、図５Ａに示す薄膜トランジスタ１００と比較して、ドレイン電極１６０ｄの代わりにドレイン電極２６０ｄを備える点が異なっている。
ドレイン電極２６０ｄは、ソース電極１６０ｓの一部を覆っていることを除いて、ドレイン電極１６０ｄと同一である。例えば、ドレイン電極２６０ｄの膜厚及び材料は、ドレイン電極１６０ｄと同一である。
このように、平面視において、半導体層１４０のチャネル層は、ソース電極１６０ｓ及びドレイン電極２６０ｄの少なくとも一方に覆われていてもよい。具体的には、平面視において、半導体層１４０は、ソース電極１６０ｓ及びドレイン電極２６０ｄの少なくとも一方に覆われていてもよい。
ソース電極１６０ｓ及びドレイン電極２６０ｄの少なくとも一方が遮光性材料から構成されている場合、半導体層１４０が酸化物半導体である場合には、薄膜トランジスタ２００の外部からの光が半導体層１４０に到達するのを抑制することにより、半導体層１４０の光劣化による薄膜トランジスタ２００の特性の劣化を抑制することができる。
また、半導体層１４０がシリコン半導体である場合には、薄膜トランジスタ２００の外部からの光が半導体層１４０に到達するのを抑制することにより、半導体層１４０が光励起されることによるキャリア生成を抑制することができ、薄膜トランジスタ２００のオフ電流を抑制することができる。
また、図４、図５Ａ及び図５Ｂに示すように、平面視において、コンタクト領域は、ゲート電極１２０内に位置する。言い換えると、コンタクト領域は、ゲート電極１２０の直上方向に位置する。
より具体的には、平面視において、コンタクトホール１５０ａ及び１７０ａは、ゲート電極１２０内に位置する。言い換えると、コンタクトホール１５０ａ及び１７０ａは、ゲート電極１２０の直上方向に位置する。
これにより、ゲート電極１２０に印加されるゲート電圧によって、コンタクト領域の半導体層の状態を制御することができる。つまり、コンタクト領域内に高抵抗領域が形成されるのを抑制することができるので、オン抵抗の増加を抑制することができる。
さらに望ましくは、チャネル領域は、ゲート電極１２０内に位置する。言い換えると、チャネル領域は、ゲート電極１２０の直上方向に位置する。
より具体的には、平面視において、半導体層１４０は、ゲート電極１２０内に位置する。言い換えると、半導体層１４０は、ゲート電極１２０の直上方向に位置する。
これにより、ゲート電極１２０に印加されるゲート電圧によって、チャネル領域全体を制御することができる。つまり、チャネル領域内に高抵抗領域が形成されるのを抑制することができるので、オン抵抗の増加を抑制することができる。
［薄膜トランジスタの製造方法］
続いて、本実施の形態に係る薄膜トランジスタの製造方法について、図７〜図１３を用いて説明する。図７〜図１３は、本実施の形態に係る薄膜トランジスタ１００の製造方法を示す概略断面図である。
まず、図７に示すように、基板１１０を準備し、基板１１０上に所定形状のゲート電極１２０を形成する。
具体的には、まず、図７の（ａ）に示すように、基板１１０上に金属膜１２１を成膜する。例えば、基板１１０としてガラス基板を準備し、基板１１０上にモリブデン膜（Ｍｏ膜）と銅膜（Ｃｕ膜）とをスパッタリングによって順に成膜する。Ｍｏ膜及びＣｕ膜の膜厚の合計は、例えば、２０ｎｍ〜５００ｎｍである。
次に、図７の（ｂ）に示すように、金属膜１２１上にレジスト１８０を形成する。例えば、レジスト１８０としては、感光性機能分子を含む高分子化合物からなるフォトレジストを用いることができる。スピンコーターなどを利用してフォトレジストを金属膜１２１上に塗布し、プリベーク処理を行うことで、レジスト１８０を形成する。なお、レジスト１８０の膜厚は、例えば、約２μｍである。
次に、図７の（ｃ）に示すように、レジスト１８０を加工することで、所定形状にパターニングされたレジスト１８０ａを形成する。例えば、ゲート電極１２０の形状に合わせたマスクを用いて露光、現像、ポストベークを順に行うことで、レジスト１８０ａを形成する。
次に、図７の（ｄ）に示すように、レジスト１８０ａをマスクとして用いて、金属膜１２１の一部をウェットエッチングすることで、所定形状のゲート電極１２０を形成する。例えば、Ｍｏ膜及びＣｕ膜のウェットエッチングは、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
次に、図７の（ｅ）に示すように、レジスト１８０ａを剥離する。例えば、酸素プラズマを用いたアッシングにより、レジスト１８０ａを剥離する。
続いて、図８に示すように、ゲート電極１２０上にゲート絶縁層１３０を形成する。例えば、基板１１０上及びゲート電極１２０上に、ゲート絶縁層１３０をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜する。
具体的には、ゲート電極１２０を覆うように基板１１０上にシリコン窒化膜とシリコン酸化膜とをプラズマＣＶＤによって順に成膜することで、ゲート絶縁層１３０を形成する。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ〜３００ｎｍである。
シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いることで成膜することができる。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
続いて、図９に示すように、基板１１０の上方、かつ、ゲート電極１２０に対向する位置に半導体層１４０を形成する。
具体的には、まず、図９の（ａ）に示すように、基板１１０の上方、かつ、ゲート電極１２０に対向する位置に半導体膜１４１を成膜する。例えば、ゲート絶縁層１３０上に半導体膜１４１をスパッタリングによって成膜する。半導体膜１４１の膜厚は、例えば、２０〜２００ｎｍである。
具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上にアモルファスＩｎＧａＺｎＯ膜を成膜する。
次に、図９の（ｂ）に示すように、半導体膜１４１上にレジスト１８１を形成する。例えば、レジスト１８１としては、フォトレジストを用いることができる。スピンコーターなどを利用してフォトレジストを半導体膜１４１上に塗布し、プリベーク処理を行うことで、レジスト１８１を形成する。なお、レジスト１８１の膜厚は、例えば、約２μｍである。
次に、図９の（ｃ）に示すように、レジスト１８１を加工することで、所定形状にパターニングされたレジスト１８１ａを形成する。例えば、半導体層１４０の形状に合わせたマスクを用いて露光、現像、ポストベークを順に行うことで、レジスト１８１ａを形成する。
次に、図９の（ｄ）に示すように、レジスト１８１ａをマスクとして用いて、半導体膜１４１の一部をウェットエッチングすることで、所定形状の半導体層１４０を形成する。例えば、ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
次に、図９の（ｅ）に示すように、レジスト１８１ａを剥離する。例えば、酸素プラズマを用いたアッシングにより、レジスト１８１ａを剥離する。
続いて、図１０に示すように、コンタクトホール１５０ａが形成されたチャネル保護層１５２を、半導体層１４０上、及び、ゲート絶縁層１３０上に形成する。
具体的には、図１０の（ａ）に示すように、半導体層１４０上、及び、ゲート絶縁層１３０上に、チャネル保護膜１５１を成膜する。例えば、半導体層１４０を覆うように、半導体層１４０上、及び、ゲート絶縁層１３０上にチャネル保護膜１５１を成膜する。
具体的には、全面にシリコン酸化膜をプラズマＣＶＤによって成膜することで、チャネル保護膜１５１を形成することができる。例えば、シリコン酸化膜の膜厚は、５０ｎｍ〜５００ｎｍである。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
次に、図１０の（ｂ）に示すように、チャネル保護膜１５１上にレジスト１８２を形成する。例えば、レジスト１８２としては、フォトレジストを用いることができる。スピンコーターなどを利用してフォトレジストをチャネル保護膜１５１上に塗布し、プリベーク処理を行うことで、レジスト１８２を形成する。なお、レジスト１８２の膜厚は、例えば、約２μｍである。
次に、図１０の（ｃ）に示すように、レジスト１８２を加工することで、所定形状にパターニングされたレジスト１８２ａを形成する。例えば、コンタクトホール１５０ａの形状に合わせたマスクを用いて露光、現像、ポストベークを順に行うことで、レジスト１８２ａを形成する。
次に、図１０の（ｄ）に示すように、レジスト１８２ａをマスクとして用いて、チャネル保護膜１５１の一部をドライエッチングすることで、所定の領域にコンタクトホール１５０ａが形成されたチャネル保護層１５２を形成する。なお、コンタクトホール１５０ａは、半導体層１４０のソースコンタクト領域を露出させるように形成される。
例えば、チャネル保護膜１５１がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
次に、図１０の（ｅ）に示すように、レジスト１８２ａを剥離する。例えば、酸素プラズマを用いたアッシングにより、レジスト１８２ａを剥離する。
続いて、図１１に示すように、コンタクトホール１５０ａを介して半導体層１４０に接続するソース電極１６０ｓを形成する。
具体的には、まず、図１１の（ａ）に示すように、コンタクトホール１５０ａを介して半導体層１４０に接続するように、金属膜１６０を形成する。具体的には、チャネル保護層１５２上及びコンタクトホール１５０ａ内に金属膜１６０を成膜する。
例えば、チャネル保護層１５２上及びコンタクトホール１５０ａ内に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタリングによって順に成膜することで、金属膜１６０を形成する。なお、金属膜１６０の膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
図１１の（ｂ）に示すように、金属膜１６０上にレジスト１８３を形成する。例えば、レジスト１８３としては、フォトレジストを用いることができる。スピンコーターなどを利用してフォトレジストを金属膜１６０上に塗布し、プリベーク処理を行うことで、レジスト１８３を形成する。なお、レジスト１８３の膜厚は、例えば、約２μｍである。
次に、図１１の（ｃ）に示すように、レジスト１８３を加工することで、所定形状にパターニングされたレジスト１８３ａを形成する。例えば、ソース電極１６０ｓの形状に合わせたマスクを用いて露光、現像、ポストベークを順に行うことで、レジスト１８３ａを形成する。
次に、図１１の（ｄ）に示すように、レジスト１８３ａをマスクとして用いて、金属膜１６０の一部をウェットエッチングすることで、所定形状のソース電極１６０ｓを形成する。例えば、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
次に、図１１の（ｅ）に示すように、レジスト１８３ａを剥離する。例えば、酸素プラズマを用いたアッシングにより、レジスト１８３ａを剥離する。
続いて、図１２に示すように、コンタクトホール１７０ａが形成された層間絶縁層１７０を、ソース電極１６０ｓ上、及び、チャネル保護層１５０上に形成する。
具体的には、図１２の（ａ）に示すように、ソース電極１６０ｓ上、及び、チャネル保護層１５２上に、層間絶縁膜１７１を成膜する。例えば、ソース電極１６０ｓを覆うように、ソース電極１６０ｓ上、及び、チャネル保護層１５２上に層間絶縁膜１７１を成膜する。
具体的には、全面にシリコン酸化膜をプラズマＣＶＤによって成膜することで、層間絶縁膜１７１を形成することができる。例えば、シリコン酸化膜の膜厚は、５０ｎｍ〜５００ｎｍである。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
次に、図１２の（ｂ）に示すように、層間絶縁膜１７１上にレジスト１８４を形成する。例えば、レジスト１８４としては、フォトレジストを用いることができる。スピンコーターなどを利用してフォトレジストを層間絶縁膜１７１上に塗布し、プリベーク処理を行うことで、レジスト１８４を形成する。なお、レジスト１８４の膜厚は、例えば、約２μｍである。
次に、図１２の（ｃ）に示すように、レジスト１８４を加工することで、所定形状にパターニングされたレジスト１８４ａを形成する。例えば、コンタクトホール１７０ａの形状に合わせたマスクを用いて露光、現像、ポストベークを順に行うことで、レジスト１８４ａを形成する。
次に、図１２の（ｄ）に示すように、レジスト１８４ａをマスクとして用いて、層間絶縁膜１７１の一部と、チャネル保護層１５２の一部とをドライエッチングすることで、所定の領域にコンタクトホール１７０ａが形成された層間絶縁層１７０と、コンタクトホール１５０ｂが形成されたチャネル保護層１５０とを形成する。なお、コンタクトホール１７０ａ及びコンタクトホール１５０ｂは、半導体層１４０のドレインコンタクト領域を露出させるように形成される。
例えば、層間絶縁膜１７１及びチャネル保護層１５２がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
次に、図１２の（ｅ）に示すように、レジスト１８４ａを剥離する。例えば、酸素プラズマを用いたアッシングにより、レジスト１８４ａを剥離する。
なお、コンタクトホール１７０ａとコンタクトホール１５０ｂとを１つの工程で形成する例について示したが、これに限らない。コンタクトホール１７０ａとコンタクトホール１５０ｂとを異なる工程で形成してもよい。
続いて、図１３に示すように、コンタクトホール１７０ａ及び１５０ｂを介して半導体層１４０に接続するドレイン電極１６０ｄを形成する。
具体的には、まず、図１３の（ａ）に示すように、コンタクトホール１７０ａ及び１５０ｂを介して半導体層１４０に接続するように、金属膜１６１を形成する。具体的には、層間絶縁層１７０上並びにコンタクトホール１７０ａ及び１５０ｂ内に金属膜１６１を成膜する。
例えば、層間絶縁層１７０上並びにコンタクトホール１７０ａ及び１５０ｂ内に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタリングによって順に成膜することで、金属膜１６１を形成する。なお、金属膜１６１の膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
図１３の（ｂ）に示すように、金属膜１６１上にレジスト１８５を形成する。例えば、レジスト１８５としては、フォトレジストを用いることができる。スピンコーターなどを利用してフォトレジストを金属膜１６１上に塗布し、プリベーク処理を行うことで、レジスト１８５を形成する。なお、レジスト１８５の膜厚は、例えば、約２μｍである。
次に、図１３の（ｃ）に示すように、レジスト１８５を加工することで、所定形状にパターニングされたレジスト１８５ａを形成する。例えば、ドレイン電極１６０ｄの形状に合わせたマスクを用いて露光、現像、ポストベークを順に行うことで、レジスト１８５ａを形成する。
次に、図１３の（ｄ）に示すように、レジスト１８５ａをマスクとして用いて、金属膜１６１の一部をウェットエッチングすることで、所定形状のドレイン電極１６０ｄを形成する。例えば、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
次に、図１３の（ｅ）に示すように、レジスト１８５ａを剥離する。例えば、酸素プラズマを用いたアッシングにより、レジスト１８５ａを剥離する。
以上のようにして、図５Ａ及び図５Ｂに示す薄膜トランジスタ１００を製造することができる。
なお、図６に示す薄膜トランジスタ２００も同様にして製造することができる。具体的には、図７〜図１２までは同様の工程を行い、以降、図１４に示す工程に従って薄膜トランジスタ２００を製造すればよい。ここで、図１４は、本実施の形態に係る薄膜トランジスタ２００の製造方法を示す概略断面図である。
図１４に示すように、コンタクトホール１７０ａ及び１５０ｂを介して半導体層１４０に接続するドレイン電極２６０ｄを形成する。図１３と比較して異なる点は、レジスト１８５をパターニングした後の形状である。
具体的には、図１４の（ｃ）に示すように、レジスト１８５を加工することで、所定形状にパターニングされたレジスト１８５ｂを形成する。例えば、ドレイン電極２６０ｄの形状に合わせたマスクを用いて露光、現像、ポストベークを順に行うことで、レジスト１８５ｂを形成する。
このように、レジスト１８５ｂの形状が、図１３に示すレジスト１８５ａと異なっている。すなわち、レジスト１８５ｂは、ソース電極１６０ｓの一部を覆うような形状のドレイン電極２６０ｄに合わせた形状にパターニングされている。
次に、図１４の（ｄ）に示すように、レジスト１８５ｂをマスクとして用いて、金属膜１６１の一部をウェットエッチングすることで、所定形状のドレイン電極２６０ｄを形成する。例えば、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
次に、図１４の（ｅ）に示すように、レジスト１８５ｂを剥離する。例えば、酸素プラズマを用いたアッシングにより、レジスト１８５ｂを剥離する。
以上のようにして、図６に示す薄膜トランジスタ２００を製造することができる。
［まとめ］
以上のように、本実施の形態に係る表示装置は、薄膜トランジスタ１００を有する画素回路３１を備える有機ＥＬ表示装置１０であって、薄膜トランジスタ１００は、ゲート電極１２０と、ゲート電極１２０の上方に形成された半導体層１４０と、ゲート電極１２０と半導体層１４０との間に形成されたゲート絶縁層１３０と、半導体層１４０上に形成されたチャネル保護層１５０と、チャネル保護層１５０の上方に形成された、半導体層１４０と電気的に接続されるソース電極１６０ｓ及びドレイン電極１６０ｄとを備え、ソース電極１６０ｓ及びドレイン電極１６０ｄは、互いに異なる層に形成されている。
これにより、ソース電極１６０ｓとドレイン電極１６０ｄとを基板水平方向に離間させなくてもよいので、チャネル長Ｌを短くすることができる。チャネル長Ｌを短くすることで、オン抵抗を低減することができ、薄膜トランジスタ１００の特性を向上させることができる。
図１５は、本実施の形態に係るソース電極１６０ｓとドレイン電極１６０ｄとが同層又は異なる層に形成された場合のチャネル長について説明するための概略断面図である。
例えば、図１５の（ｂ）に示す薄膜トランジスタ３００のように、ソース電極１６０ｓとドレイン電極１６０ｄとが同層に形成されている場合、ソース電極１６０ｓとドレイン電極１６０ｄとを基板水平方向に離間させなければならない。つまり、図１５の（ｂ）に示す電極間距離Ｄ２を一定値以上に必ず確保しなければならない。例えば、ソース電極１６０ｓとドレイン電極１６０ｄとは、例えば、４μｍ離れて形成される。
また、ソース電極１６０ｓとドレイン電極１６０ｄとはそれぞれ、半導体層１４０と良好なコンタクトを得るために、コンタクトホール内の半導体層１４０の露出部分を確実に覆うことが好ましい。このために、ソース電極１６０ｓとドレイン電極１６０ｄとは、平面視において、コンタクトホールのエッジよりも所定の幅だけ外側にはみ出るように形成される。つまり、図１５の（ａ）及び（ｂ）に示すように、ソース電極１６０ｓは、コンタクトホール１５０ａから幅Ａだけはみ出ており、ドレイン電極１６０ｄは、コンタクトホール１５０ｂから幅Ｂだけはみ出ている。幅Ａ及び幅Ｂはそれぞれ、例えば、４μｍである。
したがって、従来のようにソース電極１６０ｓとドレイン電極１６０ｄとが同層に形成されている場合は、例えば、コンタクトホール１５０ａ及び１５０ｂ間の距離であるチャネル長Ｌ２は、１２μｍになる。
これに対して、本実施の形態に係る薄膜トランジスタ１００では、ソース電極１６０ｓとドレイン電極１６０ｄとが、互いに異なる層に形成されるので、水平方向に離間させる必要がなく、チャネル長を１２μｍより小さくすることができる。例えば、図１５の（ａ）に示すように、電極間距離Ｄ１を電極間距離Ｄ２より短く、例えば、２μｍにすることができ、この場合は、チャネル長Ｌ１は１０μｍとなる。あるいは、図６に示すように、電極間距離Ｄを０又は負の値（ソース電極１６０ｓ及びドレイン電極２６０ｄが一部重なっている）にすることもできる。
また、チャネル長Ｌを短くするので、画素レイアウト内における薄膜トランジスタ１００の占める面積を小さくすることができる。つまり、オン抵抗の低減と画素の高精細化とを実現することができる。
また、平面視において、半導体層１４０のチャネル層が、遮光性材料から構成されるソース電極１６０ｓ及びドレイン電極２６０ｄの少なくとも一方に覆われている場合には、薄膜トランジスタ１００の外部からの光が半導体層１４０に到達するのを抑制することができる。これにより、半導体層１４０の光劣化による薄膜トランジスタ１００の特性の劣化を抑制することができる。
また、チャネル領域がゲート電極１２０の直上方向に位置するので、ゲート電極１２０に印加されるゲート電圧によって、チャネル領域全体を制御することができる。つまり、チャネル領域内に高抵抗領域が形成されるのを抑制することができるので、オン抵抗の増加を抑制することができる。
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これらに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
例えば、上記実施の形態では、チャネル保護層１５０上にソース電極１６０ｓを形成し、層間絶縁層１７０上にドレイン電極１６０ｄを形成したが、ソース電極１６０ｓとドレイン電極１６０ｄの形成される位置は、逆でもよい。
また、チャネル保護層１５０にコンタクトホール１５０ａを形成するときに、同時にコンタクトホール１５０ｂを形成してもよい。具体例について、図１６〜図１８を用いて説明する。なお、図１６〜図１８は、実施の形態の変形例に係る薄膜トランジスタの製造方法を示す概略断面図である。
本変形例に係る薄膜トランジスタの製造方法では、図１０と比較して、図１６の（ｃ）に示すように、レジスト１８２を加工したときの形状が異なっている。具体的には、レジスト１８２を加工することで、所定形状にパターニングされたレジスト１８２ｂを形成する。例えば、コンタクトホール１５０ａ及び１５０ｂの形状に合わせたマスクを用いて露光、現像、ポストベークを順に行うことで、レジスト１８２ｂを形成する。
次に、図１６の（ｄ）に示すように、レジスト１８２ｂをマスクとして用いて、チャネル保護膜１５１の一部をドライエッチングすることで、所定の領域にコンタクトホール１５０ａ及び１５０ｂが形成されたチャネル保護層１５０を形成する。
次に、図１６の（ｅ）に示すように、レジスト１８２ｂを剥離する。例えば、酸素プラズマを用いたアッシングにより、レジスト１８２ｂを剥離する。
以上のように、コンタクトホール１５０ａ及び１５０ｂを同時に形成することができる。
なお、以降の工程では、成膜した材料がコンタクトホール１５０ｂに埋め込まれるので、エッチングなどで除去する必要がある。例えば、図１７に示すように、ソース電極１６０ｓを形成する工程において、金属膜１６０がコンタクトホール１５０ｂに埋め込まれる（図１７の（ａ）参照）。
したがって、図１７の（ｄ）に示すように、金属膜１６０をウェットエッチングする際に、コンタクトホール１５０ｂに埋め込まれた金属膜１６０も除去する。なお、ソース電極１６０ｓとドレイン電極１６０ｄとが同一の材料で構成される場合は、コンタクトホール１５０ｂ内の金属膜１６０は除去されなくてもよい。
また、図１８に示すように、層間絶縁層１７０を形成する工程において、層間絶縁膜１７１がコンタクトホール１５０ｂ内に埋め込まれる（図１８の（ａ）参照）。したがって、図１８の（ｄ）に示すように、コンタクトホール１７０ａを形成する際に、半導体層１４０が露出するまで層間絶縁膜１７１をエッチングする。
また、例えば、上記実施の形態において、図１０に示すように、チャネル保護膜１５１を全面成膜後に、コンタクトホール１５０ａを形成したが、これに限られない。例えば、半導体層１４０が露出するように予め所定形状にパターニングされたチャネル保護層１５２を形成してもよい。
つまり、チャネル保護層１５０を形成する工程では、半導体層１４０の一部が露出するようにチャネル保護層１５０を形成すればよい。また、ソース電極１６０ｓ及びドレイン電極１６０ｄを形成する工程では、露出した部分で半導体層１４０に接続されるようにソース電極１６０ｓ及びドレイン電極１６０ｄを形成すればよい。
半導体層１４０など所定形状にパターニングが必要な層の形成も同様である。すなわち、全面成膜後にパターニングするのではなく、予め所定形状にパターニングされた半導体層１４０を形成してもよい。
また、上記実施の形態では、半導体層に用いる酸化物半導体は、アモルファスのＩｎＧａＺｎＯに限られない。例えば、多結晶ＩｎＧａＯなどの多結晶半導体でもよい。
また、上記実施の形態では、薄膜トランジスタが酸化物半導体層を備える構成について説明したが、これに限らない。薄膜トランジスタは、単結晶半導体、化合物半導体などの酸化物ではない半導体材料を主成分とする半導体層を備えてもよい。例えば、結晶構造もしくは非結晶構造を有するシリコン（Ｓｉ）である。
また、上記実施の形態では、薄膜トランジスタを用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタは、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
また、上記実施の形態で示す表示装置は、ゲートドライバ及びソースドライバなどの駆動回路を備えてもよく、又は、備えていなくてもよい。
また、上述した有機ＥＬ表示装置などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示における発明の主旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
本開示に係る表示装置及び薄膜トランジスタ基板は、例えば、有機ＥＬ表示装置などの表示装置などに利用することができる。
１０ 有機ＥＬ表示装置
２０ ＴＦＴ基板
３０ 画素
３１ 画素回路
３２、３３、１００、２００、３００ 薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ、２６０ｄ ドレイン電極
３２ｇ、３３ｇ、１２０ ゲート電極
３２ｓ、３３ｓ、１６０ｓ ソース電極
３４ キャパシタ
４０ 有機ＥＬ素子
４１ 陽極
４２ ＥＬ層
４３ 陰極
５０ ゲート配線
６０ ソース配線
７０ 電源配線
１１０ 基板
１２１、１６０、１６１ 金属膜
１３０ ゲート絶縁層
１４０ 半導体層
１４１ 半導体膜
１５０、１５２ チャネル保護層
１５０ａ、１５０ｂ、１７０ａ コンタクトホール
１５１ チャネル保護膜
１７０ 層間絶縁層
１７１ 層間絶縁膜
１８０、１８０ａ、１８１、１８１ａ、１８２、１８２ａ、１８２ｂ、１８３、１８３ａ、１８４、１８４ａ、１８５、１８５ａ、１８５ｂ レジスト

Claims (7)

  1. 薄膜トランジスタを有する画素回路を備える表示装置であって、
    前記薄膜トランジスタは、
    ゲート電極と、
    前記ゲート電極の上方に形成された半導体層と、
    前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、
    前記半導体層上に形成された第１絶縁層と、
    前記第１絶縁層の上方に形成された、前記半導体層と電気的に接続されるソース電極及びドレイン電極とを備え、
    前記ソース電極及び前記ドレイン電極は、互いに異なる層に形成されており、
    前記ゲート電極は、平坦部と、当該平坦部の端から斜め下方に傾斜した傾斜部とを有し、
    平面視において、前記半導体層は、前記平坦部内に位置し、
    前記第１絶縁層には、
    前記ソース電極が前記半導体層に接続するための第１コンタクトホールと、
    前記ドレイン電極が前記半導体層に接続するための第２コンタクトホールとが形成されており、
    平面視において、前記第１コンタクトホールと前記第２コンタクトホールとの間である、前記半導体層のチャネル領域は、前記ソース電極及び前記ドレイン電極の少なくとも一方に覆われている
    表示装置。
  2. 平面視において、前記半導体層は、前記ソース電極及び前記ドレイン電極の少なくとも一方に覆われている
    請求項１に記載の表示装置。
  3. 前記ソース電極及び前記ドレイン電極は、遮光性材料から構成される
    請求項１又は２に記載の表示装置。
  4. 前記薄膜トランジスタは、さらに、前記第１絶縁層の上方に形成された第２絶縁層を備え、
    前記ソース電極及び前記ドレイン電極の一方は、前記第１絶縁層上に形成され、
    前記ソース電極及び前記ドレイン電極の他方は、前記第２絶縁層上に形成される
    請求項１〜３のいずれか１項に記載の表示装置。
  5. 前記薄膜トランジスタは、前記画素回路が有する発光素子を駆動する駆動トランジスタであり、
    前記ソース電極は、前記ドレイン電極の上方に形成される
    請求項１〜４のいずれか１項に記載の表示装置。
  6. 前記表示装置は、前記薄膜トランジスタの上方に形成された有機発光素子を備える
    請求項１〜５のいずれか１項に記載の表示装置。
  7. 薄膜トランジスタを有する薄膜トランジスタ基板であって、
    ゲート電極と、
    前記ゲート電極の上方に形成された半導体層と、
    前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層と、
    前記半導体層上に形成された絶縁層と、
    前記絶縁層の上方に形成された、前記半導体層と電気的に接続されるソース電極及びドレイン電極とを備え、
    前記ソース電極及び前記ドレイン電極は、互いに異なる層に形成されており、
    前記ゲート電極は、平坦部と、当該平坦部の端から斜め下方に傾斜した傾斜部とを有し、
    平面視において、前記半導体層は、前記平坦部内に位置し、
    前記絶縁層には、
    前記ソース電極が前記半導体層に接続するための第１コンタクトホールと、
    前記ドレイン電極が前記半導体層に接続するための第２コンタクトホールとが形成されており、
    平面視において、前記第１コンタクトホールと前記第２コンタクトホールとの間である、前記半導体層のチャネル領域は、前記ソース電極及び前記ドレイン電極の少なくとも一方に覆われている
    薄膜トランジスタ基板。
JP2015557597A 2014-01-15 2014-12-22 表示装置及び薄膜トランジスタ基板 Active JP6330207B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014005091 2014-01-15
JP2014005091 2014-01-15
PCT/JP2014/006374 WO2015107606A1 (ja) 2014-01-15 2014-12-22 表示装置及び薄膜トランジスタ基板

Publications (2)

Publication Number Publication Date
JPWO2015107606A1 JPWO2015107606A1 (ja) 2017-03-23
JP6330207B2 true JP6330207B2 (ja) 2018-05-30

Family

ID=53542531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015557597A Active JP6330207B2 (ja) 2014-01-15 2014-12-22 表示装置及び薄膜トランジスタ基板

Country Status (3)

Country Link
US (1) US10204973B2 (ja)
JP (1) JP6330207B2 (ja)
WO (1) WO2015107606A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM491180U (zh) * 2014-05-08 2014-12-01 中華映管股份有限公司 薄膜電晶體及畫素結構
KR101840549B1 (ko) 2015-06-16 2018-05-04 광주과학기술원 유기 박막 트랜지스터, 이의 제조방법 및 이의 절연 회복 방법
WO2017090477A1 (ja) * 2015-11-24 2017-06-01 シャープ株式会社 半導体装置および半導体装置の製造方法
KR102702938B1 (ko) * 2016-11-30 2024-09-03 엘지디스플레이 주식회사 멀티 타입의 박막 트랜지스터를 포함하는 유기발광 표시장치
KR102655009B1 (ko) * 2016-12-28 2024-04-04 엘지디스플레이 주식회사 전계발광 표시장치
JP2019050323A (ja) * 2017-09-12 2019-03-28 シャープ株式会社 アクティブマトリクス基板およびデマルチプレクサ回路
CN107490917A (zh) 2017-09-27 2017-12-19 武汉华星光电技术有限公司 一种薄膜晶体管阵列基板及显示装置
CN107611181A (zh) * 2017-10-26 2018-01-19 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法、显示装置
CN113241351A (zh) * 2021-06-16 2021-08-10 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN115032842B (zh) * 2022-07-01 2023-11-28 武汉华星光电技术有限公司 显示面板及显示终端
CN115295609A (zh) * 2022-08-24 2022-11-04 惠科股份有限公司 薄膜晶体管、薄膜晶体管的制备方法及显示面板

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09203908A (ja) 1996-01-25 1997-08-05 Furontetsuku:Kk 液晶表示装置用薄膜トランジスタおよび液晶表示装置
KR100272266B1 (ko) * 1997-06-25 2000-11-15 김영환 박막 트랜지스터 및 그의 제조방법
US8017950B2 (en) * 2005-12-29 2011-09-13 Lg Display Co., Ltd. Organic electro-luminescence display device and method of manfacturing the same
JP2009049384A (ja) 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
JP5384088B2 (ja) 2008-11-28 2014-01-08 株式会社ジャパンディスプレイ 表示装置
JP5515281B2 (ja) 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
JP2011009490A (ja) * 2009-06-26 2011-01-13 Seiko Epson Corp 薄膜トランジスタ及びその製造方法、並びに電気光学装置及び電子機器
WO2012020525A1 (ja) * 2010-08-07 2012-02-16 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置
JP2012189767A (ja) * 2011-03-10 2012-10-04 Panasonic Liquid Crystal Display Co Ltd 液晶表示装置
JP5927602B2 (ja) * 2011-10-06 2016-06-01 株式会社Ｊｏｌｅｄ 表示装置の製造方法
JP5919890B2 (ja) * 2012-03-02 2016-05-18 セイコーエプソン株式会社 電気光学装置、及び電子機器
JP2013229453A (ja) 2012-04-26 2013-11-07 Sony Corp 半導体装置、表示装置及び半導体装置の製造方法
JP6128961B2 (ja) * 2013-05-30 2017-05-17 三菱電機株式会社 薄膜トランジスタ、表示パネル用基板、表示パネル、表示装置および薄膜トランジスタの製造方法

Also Published As

Publication number Publication date
JPWO2015107606A1 (ja) 2017-03-23
US10204973B2 (en) 2019-02-12
US20160329390A1 (en) 2016-11-10
WO2015107606A1 (ja) 2015-07-23

Similar Documents

Publication Publication Date Title
JP6330207B2 (ja) 表示装置及び薄膜トランジスタ基板
US10665614B2 (en) Display panel and method for manufacturing thin film transistor substrate
JP7058724B2 (ja) Ｔｆｔ基板とその製造方法、及びｏｌｅｄパネルの製造方法
US20180315885A1 (en) Thin film transistor array substrate and method for manufacturing the same
US20160027887A1 (en) Array substrate and fabrication method thereof, and display device
JP5948427B2 (ja) 薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法
US9312279B2 (en) Thin film transistor array substrate, method of manufacturing the same, and display apparatus including the same
CN104078511B (zh) 半导体器件、显示单元以及电子装置
CN111293125B (zh) 显示装置及其制造方法
TW201705574A (zh) 有機發光顯示裝置及製造有機發光顯示裝置之方法
TW201123313A (en) Method for manufacturing semiconductor device
WO2019012769A1 (ja) 表示装置、および表示装置の製造方法
JP6142300B2 (ja) 薄膜トランジスタの製造方法
WO2020003625A1 (ja) 薄膜トランジスタ基板、その製造方法及びそれを備えた液晶表示装置
JP2015149467A (ja) 薄膜トランジスタ基板の製造方法
US20160149042A1 (en) Semiconductor device and method of manufacturing the same, and display unit and electronic apparatus
CN106024811B (zh) 显示基板及其制作方法、显示器件
JP2013183111A (ja) トランジスタ、半導体装置、表示装置および電子機器、並びに半導体装置の製造方法
CN106997903A (zh) 薄膜晶体管及其制作方法
JP6500202B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP6277356B2 (ja) 薄膜トランジスタ及びその製造方法
JP6358434B2 (ja) 薄膜トランジスタ及びその製造方法
JP6500203B2 (ja) 薄膜トランジスタ及び薄膜トランジスタの製造方法
JPWO2015045213A1 (ja) 薄膜トランジスタ基板及びその製造方法
CN119069471A (zh) 一种静电放电电路、显示基板和显示装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180313

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180404

R150 Certificate of patent or registration of utility model

Ref document number: 6330207

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S303 Written request for registration of pledge or change of pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316303

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S803 Written request for registration of cancellation of provisional registration

Free format text: JAPANESE INTERMEDIATE CODE: R316803

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350