JP6480795B2 - 半導体装置およびそれを用いた回路装置 - Google Patents

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Description

本発明は、半導体装置およびそれを用いた回路装置に関し、特に、パワー半導体素子を備えた車載用の半導体装置に好適に利用できるものである。
自動車には、たとえば、ヘッドランプまたはパワーウィンドウ等のように、電力を要する部品が搭載されている。これらの部品にバッテリーから電力を供給したり、電力を遮断するために、スイッチとして、従来、リレーが使用されてきた。近年では、このリレーが、パワーＭＯＳ（Metal Oxide Semiconductor）トランジスタを搭載した半導体装置に置き換えられつつある。
バッテリーの点検または交換等のメンテナンスを行う際には、バッテリーに接続されているケーブルを取り外すことがあり、メンテナンスが終了した後、一旦取り外されていたケーブルをバッテリーに接続することになる。このとき、ケーブルを、バッテリーの正極と負極に対して、本来とは逆の極に接続（逆接続）することが想定される。
ケーブルをバッテリーに逆接続させた場合、リレーを使ったスイッチでは、スイッチがオフの状態では、当然に電流は流れない。ところが、半導体装置を使ったスイッチでは、スイッチがオフの状態でも、パワーＭＯＳトランジスタが有する寄生ダイオードを介して電流が流れてしまう。つまり、スイッチがオフの状態で、電流が逆流することになる。
このような電流の逆流を防止するために、２つのパワーＭＯＳトランジスタを使用した半導体装置が提案されている。２つのパワーＭＯＳトランジスタは、ドレイン同士を接続する態様で直列に接続されている。その２つのパワーＭＯＳトランジスタとして、バッテリーの電圧に対して、ロードダンプサージを考慮した耐圧を有する、それぞれ同じ特性のパワーＭＯＳトランジスタが用いられる。
なお、２つのパワーＭＯＳトランジスタを使用してバッテリーの充放電を制御する半導体装置を開示した特許文献として、特許文献１がある。
特開２００２−３６８２１９号公報
従来、半導体装置では、２つのパワーＭＯＳトランジスタとして、同じ特性を有するパワーＭＯＳトランジスタが使用されている。このため、オン抵抗が約２倍程度になってしまうため、スイッチとしての半導体装置では、オン抵抗の低減が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、第１導電型の半導体基板と、第１導電型のエピタキシャル層と、第１領域および第２領域と、第１スイッチング素子と、第２スイッチング素子とを有している。第１スイッチング素子は、第１電極と、第２導電型の第１不純物領域第１部と、第１導電型の第２不純物領域第１部とを備えている。第２スイッチング素子は、第２電極と、第２導電型の第１不純物領域第２部と、第１導電型の第２不純物領域第２部と、第２導電型の柱状体とを備えている。
他の実施の形態に係る半導体装置は、第１導電型の半導体基板と、第１導電型のエピタキシャル層と、第１領域および第２領域と、第１スイッチング素子と、第２スイッチング素子とを有している。第１スイッチング素子は、第１電極と、第２導電型の第１不純物領域第１部と、第１導電型の第２不純物領域第１部と、第２導電型の第１柱状体とを備えている。第２スイッチング素子は、第２電極と、第２導電型の第１不純物領域第２部と、第１導電型の第２不純物領域第２部と、第２導電型の第２柱状体とを備えている。第１柱状体の長さは、前記第２柱状体の長さよりも短い。
さらに他の実施の形態に係る回路装置は、直列に接続されるトレンチゲート型の第１スイッチング素子とトレンチゲート型の第２スイッチング素子とを備えている。第１スイッチング素子は、電流が流れる経路にカラムが形成されていないカラムレス構造とされる。第２スイッチング素子は、電流が流れる経路にカラムが形成されたスーパージャンクション構造とされる。
一実施の形態に係る半導体装置によれば、スイッチとしての半導体装置のオン抵抗を低減することができる。
他の実施の形態に係る半導体装置によれば、スイッチとしての半導体装置のオン抵抗を低減することができる。
さらに他の実施の形態に係る回路装置によれば、直列に接続された第１スイッチング素子および第２スイッチング素子のオン抵抗を低減することができる。
各実施の形態に係る、スイッチとしての半導体装置を含む回路図である。 各実施の形態に係る半導体装置の平面パターンを示す図である。 実施の形態１に係る半導体装置の平面構造を示す部分平面図である。 同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける部分断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す部分断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、バッテリーが適切に接続されている場合の半導体装置の動作を説明するための回路図である。 同実施の形態において、バッテリーが逆接続されている場合の半導体装置の動作を説明するための回路図である。 比較例に係る半導体装置の平面パターンを示す図である。 比較例に係る半導体装置の部分断面図である。 比較例に係る半導体装置において、オン状態で流れる電流を模式的に示す部分断面図である。 同実施の形態に係る半導体装置において、オン状態で流れる電流を模式的に示す部分断面図である。 同実施の形態において、変形例に係る半導体装置の部分断面図である。 同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す部分断面図である。 同実施の形態において、図２１に示す工程の後に行われる工程を示す部分断面図である。 実施の形態２係る半導体装置の平面構造を示す部分平面図である。 同実施の形態において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける部分断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す部分断面図である。 同実施の形態において、図２５に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２６に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、変形例に係る半導体装置の部分断面図である。 実施の形態３に係る半導体装置の部分断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す部分断面図である。 同実施の形態において、図３０に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図３１に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、変形例に係る半導体装置の部分断面図である。
はじめに、各実施の形態に係る半導体装置が適用される回路（回路装置）について説明する。図１に示すように、スイッチとしての半導体装置、バッテリーＢＡおよび負荷ＬＡＤを含む回路では、第１パワーＭＯＳトランジスタＱ１（第１スイッチング素子）と第２パワーＭＯＳトランジスタＱ２（第２スイッチング素子）とが、共通のドレインＤ１２を介して電気的に直列に接続されている。第１パワーＭＯＳトランジスタのソースＳ１にバッテリーＢＡの正極が電気的に接続され、第２パワーＭＯＳトランジスタのソースＳ２にバッテリーＢＡの負極が電気的に接続される（適切接続）。ソースＳとバッテリーＢＡとの間に、ヘッドランプ等の負荷ＬＡＤが電気的に接続されている。
第２パワーＭＯＳトランジスタＱ２は、バッテリーＢＡが適切に接続されている場合に、負荷ＬＡＤへ電力を供給する通常の動作（オン動作とオフ動作）を行うパワーＭＯＳトランジスタであり、ロードダンプサージを考慮した耐圧が確保されている。一方、第１パワーＭＯＳトランジスタＱ１は、バッテリーが逆接続された場合に、電流の逆流を阻止するためのパワーＭＯＳトランジスタである。
図２に示すように、第１パワーＭＯＳトランジスタＱ１と第２パワーＭＯＳトランジスタＱ２とは、同一の半導体基板ＳＵＢに形成されている。第１パワーＭＯＳトランジスタＱ１は第１素子形成領域ＥＦＲ１に形成され、第２パワーＭＯＳトランジスタＱ２は第２素子形成領域ＥＦＲ２に形成されている。半導体基板ＳＵＢは、たとえば、リードフレームＬＥＦに搭載されている。
第１素子形成領域ＥＦＲ１を周囲から取り囲むように第１外周領域ＴＭＲ１が配置され、第２素子形成領域ＥＦＲ２を周囲から取り囲むように、第２外周領域ＴＭＲ２が配置されている。第１外周領域ＴＭＲ１および第２外周領域ＴＭＲ２には、電流のリークを阻止する第１外周構造部ＴＳ１および第２外周構造部ＴＳ２がそれぞれ形成されている。
スイッチとしての半導体装置では、２つのパワーＭＯＳトランジスタとして、カラムを備えたスーパージャンクション構造（ＳＪ構造）のパワーＭＯＳトランジスタと、カラムを備えていないカラムレス構造のパワーＭＯＳトランジスタとが、仕様に応じて組み合わされる。以下、各実施の形態において、具体的に説明する。
実施の形態１
ここでは、１２Ｖのバッテリーに適用される半導体装置について説明する。この半導体装置では、２つのパワーＭＯＳトランジスタとして、ＳＪ構造のパワーＭＯＳトランジスタとカラムレス構造のパワーＭＯＳトランジスタとを用いる。
図３および図４に示すように、共通のドレイン領域としてのＮ型の半導体基板ＳＵＢの表面上に、Ｎ型のエピタキシャル層ＮＥＬが形成されている。そのエピタキシャル層ＮＥＬには、互いに距離を隔てて第１素子形成領域ＥＦＲ１と第２素子形成領域ＥＦＲ２が規定されている。第１素子形成領域ＥＦＲ１のエピタキシャル層ＮＥＬの厚さＥＬＴ１と、第２素子形成領域ＥＦＲ２のエピタキシャル層ＮＥＬの厚さＥＬＴ２とは、同じ厚さであり、約２μｍ程度とされる。なお、Ｎ型のエピタキシャル層ＮＥＬの当初の厚さは５〜６μｍ程度とされる。
第１素子形成領域ＥＦＲ１にカラムレス構造の第１パワーＭＯＳトランジスタＱ１が形成され、第２素子形成領域ＥＦＲ２にＳＪ構造の第２パワーＭＯＳトランジスタＱ２が形成されている。
第１素子形成領域ＥＦＲ１では、トレンチＴＲＣが形成されており、そのトレンチＴＲＣ内に、ゲート絶縁膜ＧＺ（第１絶縁膜）を介在させてゲート電極ＧＥ（ゲートＧ１、第１電極）が形成されている。エピタキシャル層ＮＥＬにおける、トレンチＴＲＣの底よりも浅い位置（深さＤＨ１）に、ゲート絶縁膜ＧＺに接する態様で、Ｐ−領域ＰＭ（第１不純物領域第１部）が形成されている。エピタキシャル層ＮＥＬにおける、Ｐ−領域ＰＭよりも浅いに位置に、Ｐ−領域ＰＭに接する態様で、ソース領域（ソースＳ１）としてのＮ＋領域ＳＮ（第２不純物領域第１部）と、Ｐ＋領域ＰＰとがそれぞれ形成されている。
第２素子形成領域ＥＦＲ２では、トレンチＴＲＣが形成されており、そのトレンチＴＲＣ内に、ゲート絶縁膜ＧＺ（第２絶縁膜）を介在させてゲート電極ＧＥ（ゲートＧ２、第２電極）が形成されている。エピタキシャル層ＮＥＬにおける、トレンチＴＲＣの底よりも浅い位置（深さＤＨ２）に、ゲート絶縁膜ＧＺに接する態様で、Ｐ−領域ＰＭ（第１不純物領域第２部）が形成されている。なお、この半導体装置では、深さＤＨ１と深さＤＨ２とは同じ深さとされる。
エピタキシャル層ＮＥＬにおける、Ｐ−領域ＰＭよりも浅いに位置に、Ｐ−領域ＰＭに接する態様で、ソース領域（ソースＳ２）としてのＮ＋領域ＳＮ（第２不純物領域第２部）と、Ｐ＋領域ＰＰとがそれぞれ形成されている。さらに、Ｐ−領域ＰＭに接する態様で、半導体基板ＳＵＢの側に向かって延在するようにカラムＣＬＭが形成されている。カラムＣＬＭの長さＬＣ２は、たとえば、約１．５μｍ程度とされる。
ゲート電極ＧＥ（トレンチＴＲＣ）は、それぞれ一方向に延在し、一方向にほぼ直交する方向に互いに間隔を隔てて形成されており、Ｎ＋領域ＳＮおよびＰ＋領域ＰＰは、そのゲート電極ＧＥに沿って、ストライプ状に配置されている。カラムＣＬＭは、ゲート電極ＧＥが延在する方向に沿って、互いに間隔を隔てて配置されている。
バッテリーの電圧が１２Ｖの場合、ロードダンプサージを考慮すると、パワーＭＯＳトランジスタでは、４０Ｖ程度の耐圧を確保しておく必要がある。一方、バッテリーが逆接続された場合に、電流の逆流を阻止するためには、パワーＭＯＳトランジスタでは、バッテリーの電圧よりも少し高い、１６Ｖ程度の耐圧があればよい。この半導体装置では、ＳＪ構造の第２パワーＭＯＳトランジスタＱ２によって、４０Ｖ程度の耐圧が確保され、カラムレス構造の第１パワーＭＯＳトランジスタＱ１によって、１６Ｖ程度の耐圧が確保されることになる。
次に、上述した半導体装置の製造方法の一例について説明する。まず、ドレイン領域となるＮ型の半導体基板ＳＵＢを用意する（図５参照）。次に、図５に示すように、半導体基板ＳＵＢの表面上に、エピタキシャル成長法によって、厚さ約５〜６ｎｍ程度のＮ型のエピタキシャル層ＮＥＬが形成される。次に、そのエピタキシャル層ＮＥＬに写真製版処理およびエッチング処理を行うことによって、一方向に沿って延在する所定の深さのトレンチＴＲＣが形成される。
次に、エピタキシャル層ＮＥＬを覆うように、マスク材となるシリコン酸化膜等の絶縁膜（図示せず）が形成される。次に、その絶縁膜に写真製版処理およびエッチング処理を行うことにより、図６に示すように、第２素子形成領域ＥＦＲ２における、カラムが形成される部分を露出する開口部を有する絶縁膜ＺＭ１が形成される。次に、その絶縁膜ＺＭ１を注入マスクとして、Ｐ型の不純物を注入することによって、半導体基板ＳＵＢの側へ向かって延在するようにＰ型のカラムＣＬＭが形成される。その後、絶縁膜ＺＭ１が除去される。
次に、図７に示すように、一般的な方法によって、トレンチＴＲＣ内にゲート絶縁膜ＧＺを介在させてゲート電極ＧＥが形成される。次に、所定の写真製版処理を行うことによって、Ｐ−領域を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとして、Ｐ型の不純物を注入することによって、Ｐ−領域ＰＭが形成される（図８参照）。その後、レジストパターンが除去される。図８に示すように、Ｐ−領域ＰＭは、エピタキシャル層ＮＥＬの表面から、トレンチＴＲＣの底よりも浅い位置にわたり形成される。
次に、所定の写真製版処理を行うことによって、Ｎ＋領域を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとして、Ｎ型の不純物を注入することによって、Ｎ＋領域ＳＮが形成される（図９参照）。その後、レジストパターンが除去される。図９に示すように、Ｎ＋領域ＳＮは、Ｐ−領域ＰＭの表面からＰ−領域ＰＭの底よりも浅い位置にわたり形成される。
次に、所定の写真製版処理を行うことによって、Ｐ＋領域を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとして、Ｐ型の不純物を注入することによって、Ｐ＋領域ＰＰが形成される（図１０参照）。その後、レジストパターンが除去される。図１０に示すように、Ｐ＋領域ＰＰは、Ｐ−領域ＰＭの表面からＮ＋領域ＳＮと同程度の深さにわたり形成される。
次に、ゲート電極ＧＥ等を覆うように、層間絶縁膜ＺＦが形成される（図１１参照）。次に、所定の写真製版処理を行うことにより、コンタクトホールを形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをエッチングマスクとして、層間絶縁膜ＺＦにエッチング処理を行うことによって、開口部ＫＰが形成される（図１１参照）。その後、レジストパターンが除去される。図１１に示すように、コンタクトホールとしての開口部ＫＰの底には、Ｎ＋領域ＳＮとＰ＋領域ＰＰとが露出する。
次に、開口部ＫＰ等を埋め込むように、たとえば、スパッタ法によって、アルミニウム膜（図示せず）が形成される。次に、所定の写真製版処理およびエッチング処理を行うことによって、図１２に示すように、アルミニウム配線ＡＨが形成される。次に、図１３に示すように、アルミニウム配線ＡＨを覆うように、カバーＣＶが配置される。こうして、ウェハ状態の半導体基板に、第１パワーＭＯＳトランジスタと第２パワーＭＯＳトランジスタとを備えた半導体装置が形成される。
その後、半導体基板（ウェハ）をダイシングすることによって、第１パワーＭＯＳトランジスタと第２パワーＭＯＳトランジスタとが形成された半導体基板が一つのチップとして取り出される。取り出された半導体基板は、リードフレームに搭載する工程等を経て、半導体装置として完成する。
次に、上述した半導体装置の動作について説明する。まず、バッテリが適切に接続されている場合（図１参照）について説明する。この場合、第１パワーＭＯＳトランジスタＱ１のゲートＧ１と第２パワーＭＯＳトランジスタＱ２のゲートＧ２のそれぞれに、しきい値電圧以上の電圧を印加することによって、第１パワーＭＯＳトランジスタＱ１および第２パワーＭＯＳトランジスタＱ２がオン状態になる。これにより、バッテリーＢＡから電流が、第１パワーＭＯＳトランジスタＱ１を経て第２パワーＭＯＳトランジスタＱ２を流れて、負荷ＬＡＤに電力が供給されることになる。
次に、ゲートＧ２をソースＳ２に電気的に短絡させることによって、第２パワーＭＯＳトランジスタＱ２がオフ状態になる。ここで、第１パワーＭＯＳトランジスタＱ１の状態（オン状態またはオフ状態）によらず、図１４に示すように、寄生ダイオードＰＤＤ１を電流が流れて、共通のドレインＤ１２の電位が上昇する。このとき、４０Ｖ程度の耐圧を有する第２パワーＭＯＳトランジスタＱ２によって耐圧が保持されて、回路に電流が流れるのを阻止することができる。
次に、バッテリーが逆接続された場合について説明する。この場合、第１パワーＭＯＳトランジスタＱ１をオフ状態にする。ここで、第２パワーＭＯＳトランジスタＱ２の状態（オン状態またはオフ状態）によらず、図１５に示すように、寄生ダイオードＰＤＤ２を電流が流れて、共通のドレインＤ１２の電位が上昇する。このとき、バッテリーＢＡの電圧（１２Ｖ）よりも少し高い約１６Ｖ程度の耐圧を有する第１パワーＭＯＳトランジスタＱ１によって耐圧を保持することができる。これにより、回路に電流が逆流するのを阻止することができる。
こうして、上述したスイッチとしての半導体装置では、バッテリーＢＡが半導体装置に適切に接続されている場合と、バッテリーＢＡが半導体装置に逆接続されている場合との双方において、回路に電流が流れるのを阻止することができる。
さらに、上述した半導体装置では、バッテリーＢＡが半導体装置に適切に接続されている場合のオン抵抗を低減することができる。このことについて、比較例に係る半導体装置と比べて説明する。
図１６および図１７に示すように、比較例に係る半導体装置では、第１パワーＭＯＳトランジスタＱ１と、第２パワーＭＯＳトランジスタＱ２とは、別々の半導体基板ＳＵＢ１、ＳＵＢ２に形成されている。第１パワーＭＯＳトランジスタＱ１は、半導体基板ＳＵＢ１の表面に成長させたＮ型のエピタキシャル層ＮＥＬに形成され、第２パワーＭＯＳトランジスタＱ２は、半導体基板ＳＵＢ２の表面に成長させたＮ型のエピタキシャル層ＮＥＬに形成されている。半導体基板ＳＵＢ１と半導体基板ＳＵＢ２とは、たとえば、リードフレームＬＥＦ等に搭載されている。
第１パワーＭＯＳトランジスタＱ１および第２パワーＭＯＳトランジスタＱ２として、バッテリーの電圧に対して、ロードダンプサージを考慮した耐圧を有する、それぞれカラムを備えたＳＪ構造のパワーＭＯＳトランジスタが用いられる。第１パワーＭＯＳトランジスタＱ１のカラムＣＣＬＭの長さＬＣ１と、第２パワーＭＯＳトランジスタＱ２のカラムＣＣＬＭの長さＬＣ２とは、いずれも同じ長さで、バッテリーの電圧を１２Ｖとすると、約１．５μｍ程度とされる。また、Ｎ型のエピタキシャル層ＮＥＬの厚さは約２μｍ程度とされる。なお、実施の形態に係る半導体装置と同一部材には同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。
比較例に係る半導体装置では、バッテリーが適切に接続されている場合（図１参照）のオフ状態では、第２パワーＭＯＳトランジスタＱ２によって耐圧が確保されて、回路に電流が流れるのを阻止することができる。一方、バッテリーが逆接続されている場合のオフ状態では、第１パワーＭＯＳトランジスタＱ１によって耐圧が確保されて、回路に電流が逆流するのを阻止することができる。
オフ状態に対して、バッテリーが適切に接続されている場合のオン状態では、図１８に示すように、電流は、第１パワーＭＯＳトランジスタＱ１のソースＳ１から半導体基板ＳＵＢ１（ドレイン）、リードフレームＬＥＦおよび半導体基板ＳＵＢ２（ドレイン）を経て、第２パワーＭＯＳトランジスタＱ２のソースＳ２へ流れることになる。
このとき、第１パワーＭＯＳトランジスタＱ１のカラムＣＣＬＭと、第２パワーＭＯＳトランジスタＱ１のカラムＣＣＬＭとが、電流が流れる経路に配置されているため、双方のカラムＣＣＬＭによって電流の流れが阻害されてしまう。その結果、スイッチとしての半導体装置のオン抵抗が高くなってしまう。
比較例に対して、実施の形態１に係る半導体装置では、図３および図４に示すように、第１パワーＭＯＳトランジスタＱ１にはカラムが形成されていない。これにより、図１９に示すように、電流が流れる経路にカラムが配置されていない分、より多くの電流を流すことができる（太い矢印を参照）。その結果、スイッチとしての半導体装置のオン抵抗を下げることができる。
こうして、実施の形態１に係る半導体装置では、バッテリーＢＡが逆接続された場合に、電流が逆流するのを確実に阻止することができるとともに、バッテリーＢＡが適切に接続されている場合のオン抵抗を低減することができる。
また、実施の形態１に係る半導体装置では、同一の半導体基板ＳＵＢにカラムレス構造の第１パワーＭＯＳトランジスタＱ１とＳＪ構造の第２パワーＭＯＳトランジスタＱ１との双方が形成されている。これにより、ＳＪ構造の第１パワーＭＯＳトランジスタＱ１と、ＳＪ構造の第２パワーＭＯＳトランジスタＱ１とを、別々の半導体基板ＳＵＢ１、ＳＵＢ２に形成されている比較例に係る半導体装置と比べると、チップとしての半導体装置のサイズを小さくすることができる。その結果、半導体装置のコストの削減と小型化に寄与することができる。
さらに、実施の形態１に係る半導体装置では、ＳＪ構造の第２パワーＭＯＳトランジスタＱ１のカラムを形成する際のマスクパターン（図６参照）を変更するだけで、第２パワーＭＯＳトランジスタＱ１とカラムレス構造の第１パワーＭＯＳトランジスタＱ１とを同時に形成することができる。その結果、新たな工程を追加することなく半導体装置を製造することができる。
（変形例）
上述した実施の形態１に係る半導体装置では、第１パワーＭＯＳトランジスタＱ１と第２パワーＭＯＳトランジスタＱ１とで、チャネルとなるＰ−領域ＰＭの深さが同じである場合を例に挙げて説明した。ここでは、変形例として、第１パワーＭＯＳトランジスタＱ１と第２パワーＭＯＳトランジスタＱ１とで、Ｐ−領域ＰＭの深さが異なる半導体装置の一例について説明する。
図２０に示すように、第１素子形成領域ＥＦＲ１（第１パワーＭＯＳトランジスタＱ１）のＰ−領域ＰＭの深さＤＨ１は、第２素子形成領域ＥＦＲ２（第２パワーＭＯＳトランジスタＱ２）のＰ−領域ＰＭの深さＤＨ２よりも浅い。また、第１素子形成領域ＥＦＲ１におけるＮ＋領域ＳＮ等の深さと、第２素子形成領域ＥＦＲ２におけるＮ＋領域ＳＮ等の深さは、同じ深さとされる。このため、第１素子形成領域ＥＦＲ１のＰ−領域ＰＭの実質的な厚さは、第２素子形成領域ＥＦＲ２のＰ−領域ＰＭの実質的な厚さよりも薄くなる。なお、これ以外の構成については、図４に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、変形例に係る半導体装置の製造方法について簡単に説明する。まず、図５〜図７に示す工程と同様の工程を経た後、所定の写真製版処理を行うことにより、第２素子形成領域を露出し、第１素子形成領域を覆うレジストパターンが形成される。次に、レジストパターンを注入マスクとして、Ｐ型の不純物が注入される（注入Ａ）。その後、レジストパターンが除去される。これにより、図２１に示すように、第２素子形成領域ＥＦＲ２に、エピタキシャル層ＮＥＬの表面から深さＤＨ２にわたり、Ｐ−領域ＰＭが形成される。
次に、所定の写真製版処理を行うことにより、第１素子形成領域を露出し、第２素子形成領域を覆うレジストパターン（図示せず）が形成される。次に、そのレジストパターンを注入マスクとして、注入Ａの注入エネルギよりも低い注入エネルギをもってＰ型の不純物が注入される（注入Ｂ）。その後、レジストパターンが除去される。これにより、図２２に示すように、第１素子形成領域ＥＦＲ１に、エピタキシャル層ＮＥＬの表面から深さＤＨ１（＜ＤＨ２）にわたり、Ｐ−領域ＰＭが形成される。その後、図９〜図１３に示す工程と同様の工程を経て半導体装置が完成する。
変形例に係る半導体装置では、第１素子形成領域ＥＦＲ１のＰ−領域ＰＭの実質的な厚さは、第２素子形成領域ＥＦＲ２のＰ−領域ＰＭの実質的な厚さよりも薄くなることで、第１パワーＭＯＳトランジスタＱ１のオン抵抗をさらに下げることができる。これにより、スイッチとしての半導体装置のオン抵抗の低減に寄与することができる。
実施の形態２
ここでは、２４Ｖのバッテリーに適用される半導体装置について説明する。この半導体装置では、２つのパワーＭＯＳトランジスタとして、それぞれＳＪ構造のパワーＭＯＳトランジスタを用いる。
図２３および図２４に示すように、第２パワーＭＯＳトランジスタＱ２が形成されている第２素子形成領域ＥＦＲ２では、Ｐ−領域ＰＭに接する態様で、半導体基板ＳＵＢの側に向かって延在するように第２カラムＣＬＭ２が形成されている。第２カラムＣＬＭ２の長さＬＣ２は、たとえば、約２．５μｍ程度とされる。
また、第１パワーＭＯＳトランジスタＱ１が形成されている第１素子形成領域ＥＦＲ１では、Ｐ−領域ＰＭに接する態様で、半導体基板ＳＵＢの側に向かって延在するように第１カラムＣＬＭ１が形成されている。第１カラムＣＬＭ１の長さＬＣ１は、第２カラムＣＬＭ２の長さＬＣ２よりも短く設定されている。
第１素子形成領域ＥＦＲ１のエピタキシャル層ＮＥＬの厚さＥＬＴ１と、第２素子形成領域ＥＦＲ２のエピタキシャル層ＮＥＬの厚さＥＬＴ２とは、同じ厚さとされ、たとえば、３μｍ程度とされる。第１素子形成領域ＥＦＲ１のＰ−領域ＰＭの深さＤＨ１と、第２素子形成領域ＥＦＲ２のＰ−領域ＰＭの深さＤＨ２とは、同じ深さとされる。なお、これ以外の構成については、図２および図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
バッテリーの電圧が２４Ｖの場合、ロードダンプサージを考慮すると、パワーＭＯＳトランジスタでは、６０Ｖ程度の耐圧を確保しておく必要がある。一方、バッテリーが逆接続された場合に、電流の逆流を阻止するためには、パワーＭＯＳトランジスタでは、バッテリーの電圧よりも少し高い電圧（２４Ｖ＋数Ｖ程度）の耐圧があればよい。この半導体装置では、カラムの長さが相対的に長いＳＪ構造の第２パワーＭＯＳトランジスタＱ２によって、６０Ｖ程度の耐圧が確保される。一方、カラムの長さが相対的に短いＳＪ構造の第１パワーＭＯＳトランジスタＱ１によって、バッテリーの電圧よりも少し高い電圧の耐圧が確保されることになる。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図５に示す工程と同様の工程を経た後、エピタキシャル層ＮＥＬを覆うように、マスク材となるシリコン酸化膜等の絶縁膜（図示せず）が形成される。次に、その絶縁膜に写真製版処理およびエッチング処理を行うことにより、図２５に示すように、第１素子形成領域ＥＦＲ１において、カラムが形成される部分を露出する開口部と、第２素子形成領域ＥＦＲ２において、カラムが形成される部分を露出する開口部とを有する絶縁膜ＺＭ２が形成される。
次に、その絶縁膜ＺＭ２を注入マスクとして、Ｐ型の不純物を注入（注入Ｃ）することによって、第１素子形成領域ＥＦＲ１では、半導体基板ＳＵＢの側へ向かって延在するＰ型の第１カラムＣＬＭ１が形成される。第２素子形成領域ＥＦＲ２では、半導体基板ＳＵＢの側へ向かって延在するＰ型の第２カラム第１部ＣＬＭ２Ａが形成される。その後、絶縁膜ＺＭ２が除去される。
次に、エピタキシャル層ＮＥＬを覆うように、マスク材となるシリコン酸化膜等の絶縁膜（図示せず）が形成される。次に、その絶縁膜に写真製版処理およびエッチング処理を行うことにより、図２６に示すように、第２素子形成領域ＥＦＲ２において、カラムが形成される部分を露出する開口部を有する絶縁膜ＺＭ３が形成される。
次に、絶縁膜ＺＭ３を注入マスクとして、注入Ｃの注入エネルギよりも高い注入エネルギをもってＰ型の不純物を注入（注入Ｄ）することによって、第２素子形成領域ＥＦＲ２では、第２カラム第１部ＣＬＭ２Ａに接続されるように、半導体基板ＳＵＢの側へ向かって延在するＰ型の第２カラム第２部ＣＬＭ２Ｂが形成される。第２カラム第１部ＣＬＭ２Ａ（注入Ｃ）と第２カラム第２部ＣＬＭ２Ｂ（注入Ｄ）とによって、第２カラムＣＬＭ２が形成されることになる。その後、絶縁膜ＺＭ３が除去され、図７〜図１３に示す工程と同様の工程を経て、図２７に示すように、半導体装置が完成する。
上述した半導体装置の動作について、簡単に説明する。２４Ｖのバッテリが適切に接続されている場合において、第１パワーＭＯＳトランジスタＱ１および第２パワーＭＯＳトランジスタＱ２がオン状態では、バッテリーＢＡから負荷ＬＡＤへ電力が供給されることになる。一方、第２パワーＭＯＳトランジスタＱ２がオフ状態では、６０Ｖ程度の耐圧を有する第２パワーＭＯＳトランジスタＱ２によって耐圧が保持されて、回路に電流が流れるのを阻止することができる（図１参照）。
次に、２４Ｖのバッテリーが逆接続された場合には、第１パワーＭＯＳトランジスタＱ１がオフ状態であれば、第２パワーＭＯＳトランジスタＱ２の状態（オン状態またはオフ状態）によらず、寄生ダイオードＰＤＤ２を電流が流れて、共通のドレインＤ１２の電位が上昇する。このとき、第１カラムＣＬＭ１が形成された第１パワーＭＯＳトランジスタＱ１によって耐圧が保持されて、回路に電流が逆流するのを阻止することができる。
こうして、上述したスイッチとしての半導体装置では、２４ＶのバッテリーＢＡが半導体装置に適切に接続されている場合と、２４ＶのバッテリーＢＡが半導体装置に逆接続されている場合との双方において、回路に電流が流れるのを阻止することができる。
さらに、上述した半導体装置では、第１素子形成領域ＥＦＲ１に形成されている第１カラムＣＬＭ１の長さは、第２素子形成領域ＥＦＲ２に形成されている第２カラムＣＬＭ２の長さよりも短く設定されている。これにより、比較例に係る半導体装置のように、第１素子形成領域ＥＦＲ１に形成されるカラムＣＬＭ１の長さと、第２素子形成領域ＥＦＲ２に形成されるカラムＣＬＭ２の長さとが、同じ長さである場合と比べると、第１カラムＣＬＭ１の長さが第２カラムＣＬＭ２の長さよりも短い分、電流を流しやすくすることができ、より多くの電流を流すことができる。
こうして、実施の形態に係る半導体装置では、２４ＶのバッテリーＢＡが逆接続された場合に、電流が逆流するのを確実に阻止することができるとともに、２４ＶのバッテリーＢＡが適切に接続されている場合のオン抵抗を低減することができる。また、実施の形態１に係る半導体装置と同様に、比較例に係る半導体装置と比べて、半導体装置のコストの低減と小型化に寄与することができる。
（変形例）
ここでは、実施の形態１の場合と同様に、変形例として、第１パワーＭＯＳトランジスタＱ１と第２パワーＭＯＳトランジスタＱ１とで、Ｐ−領域ＰＭの深さが異なる半導体装置の一例について説明する。
図２８に示すように、変形例に係る半導体装置では、第１素子形成領域ＥＦＲ１（第１パワーＭＯＳトランジスタＱ１）のＰ−領域ＰＭの深さＤＨ１は、第２素子形成領域ＥＦＲ２（第２パワーＭＯＳトランジスタＱ２）のＰ−領域ＰＭの深さＤＨ２よりも浅く、第１素子形成領域ＥＦＲ１のＰ−領域ＰＭの実質的な厚さは、第２素子形成領域ＥＦＲ２のＰ−領域ＰＭの実質的な厚さよりも薄い。なお、これ以外の構成については図２４に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した変形例に係る半導体装置は、実施の形態１の変形例の場合と同様に、Ｐ−領域ＰＭを形成する注入工程を、二つの工程（注入Ａと注入Ｂ）に合わけることで、製造することができる。
変形例に係る半導体装置では、第１素子形成領域ＥＦＲ１のＰ−領域ＰＭの実質的な厚さは、第２素子形成領域ＥＦＲ２のＰ−領域ＰＭの実質的な厚さよりも薄くなることで、第１パワーＭＯＳトランジスタＱ１のオン抵抗をさらに下げることができる。これにより、スイッチとしての半導体装置のオン抵抗の低減に寄与することができる。
実施の形態３
ここでは、４８Ｖのバッテリーに適用される半導体装置について説明する。この半導体装置では、２つのパワーＭＯＳトランジスタとして、それぞれＳＪ構造のパワーＭＯＳトランジスタを用いる。
図２９に示すように、第２パワーＭＯＳトランジスタＱ２が形成されている第２素子形成領域ＥＦＲ２では、Ｐ−領域ＰＭに接する態様で、半導体基板ＳＵＢの側に向かって延在するように第２カラムＣＬＭ２が形成されている。第２カラムＣＬＭ２の長さＬＣ２は、たとえば、約３．５μｍ程度とされる。
また、第１パワーＭＯＳトランジスタＱ１が形成されている第１素子形成領域ＥＦＲ１では、Ｐ−領域ＰＭに接する態様で、半導体基板ＳＵＢの側に向かって延在するように第１カラムＣＬＭ１が形成されている。第１カラムＣＬＭ１の長さＬＣ１は、第２カラムＣＬＭ２の長さＬＣ２よりも短く設定されている。
第１素子形成領域ＥＦＲ１のエピタキシャル層ＮＥＬの厚さＥＬＴ１と、第２素子形成領域ＥＦＲ２のエピタキシャル層ＮＥＬの厚さＥＬＴ２とは、同じ厚さとされ、たとえば、４μｍ程度とされる。第１素子形成領域ＥＦＲ１のＰ−領域ＰＭの深さＤＨ１と、第２素子形成領域ＥＦＲ２のＰ−領域ＰＭの深さＤＨ２とは、同じ深さとされる。なお、平面構造は、図２３に示す平面構造と実質的に同じである。これ以外の構成については、図２および図３に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
バッテリーの電圧が４８Ｖの場合、ロードダンプサージを考慮すると、パワーＭＯＳトランジスタでは、１００Ｖ程度の耐圧を確保しておく必要がある。一方、バッテリーが逆接続された場合に、電流の逆流を阻止するためには、パワーＭＯＳトランジスタでは、バッテリーの電圧よりも少し高い電圧（４８Ｖ＋数Ｖ程度）の耐圧があればよい。この半導体装置では、カラムの長さが相対的に長いＳＪ構造の第２パワーＭＯＳトランジスタＱ２によって、１００Ｖ程度の耐圧が確保される。一方、カラムの長さが相対的に短いＳＪ構造の第１パワーＭＯＳトランジスタＱ１によって、バッテリーの電圧よりも少し高い電圧の耐圧が確保されることになる。
次に、上述した半導体装置の製造方法の一例について説明する。まず、図５に示す工程と同様の工程を経た後、エピタキシャル層ＮＥＬを覆うように、マスク材となるシリコン酸化膜等の絶縁膜（図示せず）が形成される。次に、その絶縁膜に写真製版処理およびエッチング処理を行うことにより、図３０に示すように、第１素子形成領域ＥＦＲ１において、カラムが形成される部分を露出する開口部と、第２素子形成領域ＥＦＲ２において、カラムが形成される部分を露出する開口部とを有する絶縁膜ＺＭ２が形成される。
次に、その絶縁膜ＺＭ２を注入マスクとして、Ｐ型の不純物を注入（注入Ｅ）することによって、第１素子形成領域ＥＦＲ１では、半導体基板ＳＵＢの側へ向かって延在するＰ型の第１カラムＣＬＭ１が形成される。第２素子形成領域ＥＦＲ２では、半導体基板ＳＵＢの側へ向かって延在するＰ型の第２カラム第１部ＣＬＭ２Ａが形成される。その後、絶縁膜ＺＭ２が除去される。
次に、エピタキシャル層ＮＥＬを覆うように、マスク材となるシリコン酸化膜等の絶縁膜（図示せず）が形成される。次に、その絶縁膜に写真製版処理およびエッチング処理を行うことにより、図３１に示すように、第２素子形成領域ＥＦＲ２において、カラムが形成される部分を露出する開口部を有する絶縁膜ＺＭ３が形成される。
次に、絶縁膜ＺＭ３を注入マスクとして、注入Ｅの注入エネルギよりも高い注入エネルギをもってＰ型の不純物を注入（注入Ｆ）することによって、第２素子形成領域ＥＦＲ２では、第２カラム第１部ＣＬＭ２Ａに接続されるように、半導体基板ＳＵＢの側へ向かって延在するＰ型の第２カラム第２部ＣＬＭ２Ｂが形成される。第２カラム第１部ＣＬＭ２Ａ（注入Ｅ）と第２カラム第２部ＣＬＭ２Ｂ（注入Ｆ）とによって、第２カラムＣＬＭ２が形成されることになる。その後、絶縁膜ＺＭ３が除去され、図７〜図１３に示す工程と同様の工程を経て、図３２に示すように、半導体装置が完成する。
上述した半導体装置の動作について、簡単に説明する。４８Ｖのバッテリが適切に接続されている場合において、第１パワーＭＯＳトランジスタＱ１および第２パワーＭＯＳトランジスタＱ２がオン状態では、バッテリーＢＡから負荷ＬＡＤへ電力が供給されることになる。一方、第２パワーＭＯＳトランジスタＱ２がオフ状態では、１００Ｖ程度の耐圧を有する第２パワーＭＯＳトランジスタＱ２によって耐圧が保持されて、回路に電流が流れるのを阻止することができる（図１参照）。
次に、４８Ｖのバッテリーが逆接続された場合には、第１パワーＭＯＳトランジスタＱ１がオフ状態であれば、第２パワーＭＯＳトランジスタＱ２の状態（オン状態またはオフ状態）によらず、寄生ダイオードＰＤＤ２を電流が流れて、共通のドレインＤ１２の電位が上昇する。このとき、第１カラムＣＬＭ１が形成された第１パワーＭＯＳトランジスタＱ１によって耐圧が保持されて、回路に電流が流れるのを阻止することができる。
こうして、上述したスイッチとしての半導体装置では、４８ＶのバッテリーＢＡが半導体装置に適切に接続されている場合と、４８ＶのバッテリーＢＡが半導体装置に逆接続されている場合との双方において、回路に電流が流れるのを阻止することができる。
さらに、上述した半導体装置では、第１素子形成領域ＥＦＲ１に形成されている第１カラムＣＬＭ１の長さは、第２素子形成領域ＥＦＲ２に形成されている第２カラムＣＬＭ２の長さよりも短く設定されている。これにより、比較例に係る半導体装置のように、第１素子形成領域ＥＦＲ１に形成されるカラムＣＬＭ１の長さと、第２素子形成領域ＥＦＲ２に形成されるカラムＣＬＭ２の長さとが、同じ長さである場合と比べると、第１カラムＣＬＭ１の長さが第２カラムＣＬＭ２の長さよりも短い分、電流を流しやすくすることができ、より多くの電流を流すことができる。
こうして、実施の形態に係る半導体装置では、４８ＶのバッテリーＢＡが逆接続された場合に、電流が逆流するのを確実に阻止することができるとともに、４８ＶのバッテリーＢＡが適切に接続されている場合のオン抵抗を低減することができる。また、実施の形態１に係る半導体装置と同様に、比較例に係る半導体装置と比べて、半導体装置のコストの低減と小型化に寄与することができる。
（変形例）
ここでは、実施の形態１の場合と同様に、変形例として、第１パワーＭＯＳトランジスタＱ１と第２パワーＭＯＳトランジスタＱ１とで、Ｐ−領域ＰＭの深さが異なる半導体装置の一例について説明する。
図３３に示すように、変形例に係る半導体装置では、第１素子形成領域ＥＦＲ１（第１パワーＭＯＳトランジスタＱ１）のＰ−領域ＰＭの深さＤＨ１は、第２素子形成領域ＥＦＲ２（第２パワーＭＯＳトランジスタＱ２）のＰ−領域ＰＭの深さＤＨ２よりも浅く、第１素子形成領域ＥＦＲ１のＰ−領域ＰＭの実質的な厚さは、第２素子形成領域ＥＦＲ２のＰ−領域ＰＭの実質的な厚さよりも薄い。なお、これ以外の構成については図２４に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述した変形例に係る半導体装置は、実施の形態１の変形例の場合と同様に、Ｐ−領域ＰＭを形成する注入工程を、二つの工程（注入Ａと注入Ｂ）に合わけることで、製造することができる。
変形例に係る半導体装置では、第１素子形成領域ＥＦＲ１のＰ−領域ＰＭの実質的な厚さは、第２素子形成領域ＥＦＲ２のＰ−領域ＰＭの実質的な厚さよりも薄くなることで、第１パワーＭＯＳトランジスタＱ１のオン抵抗をさらに下げることができる。これにより、スイッチとしての半導体装置のオン抵抗の低減に寄与することができる。
なお、上述した各実施の形態では、カラムＣＬＭ、第１カラムＣＬＭ１、第２カラムＣＬＭ２を、Ｐ型の不純物を注入することによって形成する場合を例に挙げて説明した。カラムＣＬＭ等を形成する方法としては、このようなイオン注入法に限られるものではなく、たとえば、エピタキシャル層ＮＥＬにエッチング処理によって開口部を形成し、その開口部に、Ｐ型のエピタキシャル層を成長させてカラムを形成するようにしてもよい。
また、カラムの横断面の形状として、円形を例に挙げて説明したが、円形に限られるものではなく、たとえば、正方形またはストライプ状等でもよく、チャージバランスが取れていれば、形状に制限はない。さらに、第１パワーＭＯＳトランジスタＱ１および第２パワーＭＯＳトランジスタＱ２として、ｎチャネル型のパワーＭＯＳトランジスタを例に挙げて説明したが、ｐチャネル型のパワーＭＯＳトランジスタにも適用することが可能である。
各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。また、各実施の形態において示した厚さ等の数値は、一例であって、これらの数値に限定されるものではない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
上述した実施の形態１〜３は、以下の態様を含む。
（付記１）
回路装置であって、
第１ゲート電極、第１ドレイン、第１ソースを含む第１スイッチング素子と、
第２ゲート電極、第２ドレイン、第２ソースを含む第２スイッチング素子と
を備え、
前記第１スイッチング素子と前記第２スイッチング素子とは、前記第１ドレインと前記第２ドレインとを共通のドレインとして、一の半導体基板において直列に接続され、
前記第１スイッチング素子は、電流が流れる経路に第１カラムが形成された第１スーパージャンクション構造とされ、
前記第２スイッチング素子は、電流が流れる経路に第２カラムが形成された第２スーパージャンクション構造とされ、
前記第１カラムの長さは前記第２カラムの長さよりも短い。
（付記２）
付記１に記載の回路装置であって、
正極と負極とを有し、前記正極が第１ソースに電気的に接続され、前記負極が前記第２ソースに電気的に接続されるバッテリーと、
前記バッテリーの前記負極と前記第２ソースとの間に電気的に接続される負荷と
を備える。
（付記３）
半導体装置の製造方法であって、
第１導電型の半導体基板の表面上に、第１導電型のエピタキシャル層を成長させる工程と、
前記エピタキシャル層に、互いに距離を隔てて第１領域および第２領域をそれぞれ規定する工程と、
前記第１領域に位置する前記エピタキシャル層に第１トレンチを形成するとともに、前記第２領域に位置する前記エピタキシャル層に第２トレンチを形成する工程と、
前記第２領域に位置する前記エピタキシャル層に、前記第２トレンチの底よりも浅い位置から前記半導体基板の側に向かって、第２導電型の柱状体を形成する工程と、
前記第１トレンチ内に第１絶縁膜を介在させて第１電極を形成するとともに、前記第２トレンチ内に第２絶縁膜を介在させて第２電極を形成する工程と、
前記第１領域に位置する前記エピタキシャル層における、前記第１トレンチの底よりも浅い位置に、前記第１絶縁膜に接する態様で、第２導電型の第１不純物領域第１部を形成する工程と、
前記第２領域に位置する前記エピタキシャル層における、前記第２トレンチの前記底よりも浅い位置に、前記第２絶縁膜に接するとともに前記柱状体に接する態様で、第２導電型の第１不純物領域第２部を形成する工程と、
前記第１領域に位置する前記エピタキシャル層における、前記第１不純物領域第１部よりも浅い位置に、前記第１不純物領域第１部に接する態様で、第１導電型の第２不純物領域第１部を形成するとともに、前記第２領域に位置する前記エピタキシャル層における、前記第１不純物領域第２部よりも浅い位置に、前記第１不純物領域第２部に接する態様で、第１導電型の第２不純物領域第２部を形成する工程と
を備える。
（付記４）
付記３に記載の半導体装置の製造方法であって、
前記第１不純物領域第１部を形成する工程および前記第１不純物領域第２部を形成する工程では、前記第１不純物領域第１部は、前記第１不純物領域第２部よりも薄く形成される。
（付記５）
付記３または４に記載の半導体装置の製造方法であって、
前記柱状体を形成する工程は、
前記第２領域に位置する前記エピタキシャル層の表面を露出する開口パターンを有するマスク材を形成する工程と、
前記マスク材を導入マスクとして、第２導電型の不純物を導入する工程と
を含む。
（付記６）
半導体装置の製造方法であって、
第１導電型の半導体基板の表面上に、第１導電型のエピタキシャル層を成長させる工程と、
前記エピタキシャル層に、互いに距離を隔てて第１領域および第２領域をそれぞれ規定する工程と、
前記第１領域に位置する前記エピタキシャル層に第１トレンチを形成するとともに、前記第２領域に位置する前記エピタキシャル層に第２トレンチを形成する工程と、
前記第１領域に位置する前記エピタキシャル層に、前記第１トレンチの底よりも浅い位置から前記半導体基板の側に向かって、第２導電型の第１柱状体を形成し、前記第２領域に位置する前記エピタキシャル層に、前記第２トレンチの底よりも浅い位置から前記第１柱状体よりも深い位置にわたり、第２導電型の第２柱状体を形成する工程を含む、柱状体を形成する工程と、
前記第１トレンチ内に第１絶縁膜を介在させて第１電極を形成するとともに、前記第２トレンチ内に第２絶縁膜を介在させて第２電極を形成する工程と、
前記第１領域に位置する前記エピタキシャル層における、前記第１トレンチの底よりも浅い位置に、前記第１絶縁膜に接するとともに前記第１柱状体に接する態様で、第２導電型の第１不純物領域第１部を形成する工程と、
前記第２領域に位置する前記エピタキシャル層における、前記第２トレンチの前記底よりも浅い位置に、前記第２絶縁膜に接するとともに前記第２柱状体に接する態様で、第２導電型の第１不純物領域第２部を形成する工程と、
前記第１領域に位置する前記エピタキシャル層における、前記第１不純物領域第１部よりも浅い位置に、前記第１不純物領域第１部に接する態様で、第１導電型の第２不純物領域第１部を形成するとともに、前記第２領域に位置する前記エピタキシャル層における、前記第１不純物領域第２部よりも浅い位置に、前記第１不純物領域第２部に接する態様で、第１導電型の第２不純物領域第２部を形成する工程と
を備える。
（付記７）
付記６に記載の半導体装置の製造方法であって、
前記第１不純物領域第１部を形成する工程および前記第１不純物領域第２部を形成する工程では、前記第１不純物領域第１部は、前記第１不純物領域第２部よりも薄く形成される。
（付記８）
付記６または７に記載の半導体装置の製造方法であって、
前記柱状体を形成する工程は、
前記第１領域に位置する前記エピタキシャル層の第１部分の表面を露出するとともに、前記第２領域に位置する前記エピタキシャル層の第２部分の表面を露出する第１開口パターンを有する第１マスク材を形成する工程と、
前記第１マスク材を導入マスクとして、第２導電型の不純物を導入することにより、前記第１領域に前記第１柱状体を形成し、前記第２領域に第２柱状体第１部を形成する工程と、
前記第１領域を覆い、前記第２領域に位置する前記エピタキシャル層の前記第２部分の表面を露出する第２開口パターンを有する第２マスク材を形成する工程と、
前記第２マスク材を導入マスクとして、第２導電型の不純物を導入することにより、前記第２柱状体第１部に接続される態様で、前記第２柱状体第１部よりも深い位置にわたり、第２柱状体第２部を形成することで、前記第２柱状体を形成する工程と
を含む。
ＳＵＢ Ｎ＋半導体基板、ＤＮ Ｎ＋領域、ＮＥＬ Ｎ−エピタキシャル層、ＴＭＲ 外周領域、ＴＳ 外周構造部、ＴＭＲ１ 第１外周領域、ＴＳ１ 第１外周構造部、ＴＭＲ２ 第２外周領域、ＴＳ２ 第２外周構造部、ＥＦＲ１ 第１素子形成領域、ＥＦＲ２ 第２素子形成領域、Ｑ１ 第１パワーＭＯＳトランジスタ、ＰＤＤ１ 寄生ダイオード、Ｓ１ ソース、Ｄ１２ ドレイン、Ｇ１ ゲート、Ｑ２ 第２パワーＭＯＳトランジスタ、ＰＤＤ２ 寄生ダイオード、Ｓ２ ソース、Ｄ１２ ドレイン、Ｇ２ ゲート、ＰＭ Ｐ−領域、ＳＮ Ｎ＋領域、ＰＰ Ｐ＋領域、ＣＬＭ カラム、ＣＬＭ１ 第１カラム、ＣＬＭ２ 第２カラム、ＣＬＭ２Ａ 第２カラム第１部、ＣＬＭ２Ｂ 第２カラム第２部、ＴＲＣ トレンチ、ＧＺ ゲート絶縁膜、ＧＥ ゲート電極、ＺＭ１、ＺＭ２、ＺＭ３ 絶縁膜、ＺＦ 層間絶縁膜、ＫＰ 開口部、ＡＨ アルミニウム配線、ＬＥＦ リードフレーム、ＣＶ カバー、ＢＡ バッテリ、ＬＡＤ 負荷、ＥＬＴ１、ＥＬＴ２ 厚さ、ＬＣ１、ＬＣ２ 長さ、ＤＨ１、ＤＨ２ 深さ。

Claims (9)

  1. 第１導電型の半導体基板と、
    前記半導体基板の表面に接するように形成された第１導電型のエピタキシャル層と、
    前記エピタキシャル層に、互いに距離を隔ててそれぞれ規定された第１領域および第２領域と、
    前記第１領域に形成され、前記半導体基板に電気的に接続される第１スイッチング素子と、
    前記第２領域に形成され、前記第１スイッチング素子と直列に接続される態様で、前記半導体基板に電気的に接続される第２スイッチング素子と
    を有し、
    前記第１スイッチング素子は、
    前記エピタキシャル層に形成された第１トレンチ内に、第１絶縁膜を介在させて形成された第１電極と、
    前記エピタキシャル層における、前記第１トレンチの底よりも浅い位置に、第１厚さをもって前記第１絶縁膜に接する態様で形成された第２導電型の第１不純物領域第１部と、
    前記エピタキシャル層における、前記第１不純物領域第１部よりも浅い位置に、前記第１不純物領域第１部に接する態様で形成された第１導電型の第２不純物領域第１部と
    を備え、
    前記第２スイッチング素子は、
    前記エピタキシャル層に形成された第２トレンチ内に、第２絶縁膜を介在させて形成された第２電極と、
    前記エピタキシャル層における、前記第２トレンチの底よりも浅い位置に、第２厚さをもって前記第２絶縁膜に接する態様で形成された第２導電型の第１不純物領域第２部と、
    前記エピタキシャル層における、前記第１不純物領域第２部よりも浅い位置に、前記第１不純物領域第２部に接する態様で形成された第１導電型の第２不純物領域第２部と、
    前記第１不純物領域第２部から前記半導体基板の側へ向かって延在する第２導電型の柱状体と
    を備えた、半導体装置。
  2. 前記第１不純物領域第１部の前記第１厚さは、前記第１不純物領域第２部の前記第２厚さよりも薄い、請求項１記載の半導体装置。
  3. 前記第２トレンチは一方向に沿って形成され、
    前記柱状体は、前記一方向に沿って、互いに間隔を隔てて配置された、請求項１記載の半導体装置。
  4. 第１導電型の半導体基板と、
    前記半導体基板の表面に接するように形成された第１導電型のエピタキシャル層と、
    前記エピタキシャル層に、互いに距離を隔ててそれぞれ規定された第１領域および第２領域と、
    前記第１領域に形成され、前記半導体基板に電気的に接続される第１スイッチング素子と、
    前記第２領域に形成され、前記第１スイッチング素子と直列に接続される態様で、前記半導体基板に電気的に接続される第２スイッチング素子と
    を有し、
    前記第１スイッチング素子は、
    前記エピタキシャル層に形成された第１トレンチ内に、第１絶縁膜を介在させて形成された第１電極と、
    前記エピタキシャル層における、前記第１トレンチの底よりも浅い位置に、第１厚さをもって前記第１絶縁膜に接する態様で形成された第２導電型の第１不純物領域第１部と、
    前記エピタキシャル層における、前記第１不純物領域第１部よりも浅い位置に、前記第１不純物領域第１部に接する態様で形成された第１導電型の第２不純物領域第１部と、
    前記第１不純物領域第１部から前記半導体基板の側へ向かって延在する第２導電型の第１柱状体と
    を備え、
    前記第２スイッチング素子は、
    前記エピタキシャル層に形成された第２トレンチ内に、第２絶縁膜を介在させて形成された第２電極と、
    前記エピタキシャル層における、前記第２トレンチの底よりも浅い位置に、第２厚さをもって前記第２絶縁膜に接する態様で形成された第２導電型の第１不純物領域第２部と、
    前記エピタキシャル層における、前記第１不純物領域第２部よりも浅い位置に、前記第１不純物領域第２部に接する態様で形成された第１導電型の第２不純物領域第２部と、
    前記第１不純物領域第２部から前記半導体基板の側へ向かって延在する第２導電型の第２柱状体と
    を備え、
    前記第１柱状体の長さは、前記第２柱状体の長さよりも短い、半導体装置。
  5. 前記第１不純物領域第１部の前記第１厚さは、前記第１不純物領域第２部の前記第２厚さよりも薄い、請求項４記載の半導体装置。
  6. 前記第１トレンチおよび前記第２トレンチのそれぞれは一方向に沿って形成され、
    前記第１柱状体および前記第２柱状体のそれぞれは、前記一方向に沿って、互いに間隔を隔てて配置された、請求項４記載の半導体装置。
  7. 請求項１〜６のいずれかに記載の半導体装置をスイッチとして適用した回路装置であって、
    正極と負極とを有し、前記正極が前記第２不純物領域第１部に電気的に接続され、前記負極が前記第２不純物領域第２部に電気的に接続されるバッテリーと、
    前記バッテリーの前記負極と前記スイッチとの間に電気的に接続された負荷と
    を備えた、回路装置。
  8. 第１ゲート電極、第１ドレイン、第１ソースを含むトレンチゲート型の第１スイッチング素子と、
    第２ゲート電極、第２ドレイン、第２ソースを含むトレンチゲート型の第２スイッチング素子と
    を備え、
    前記第１スイッチング素子と前記第２スイッチング素子とは、前記第１ドレインと前記第２ドレインとを共通のドレインとして、一の半導体基板において直列に接続され、
    前記第１スイッチング素子は、電流が流れる経路にカラムが形成されていないカラムレス構造とされ、
    前記第２スイッチング素子は、電流が流れる経路にカラムが形成されたスーパージャンクション構造とされた、回路装置。
  9. 正極と負極とを有し、前記正極が第１ソースに電気的に接続され、前記負極が前記第２ソースに電気的に接続されるバッテリーと、
    前記バッテリーの前記負極と前記第２ソースとの間に電気的に接続される負荷と
    を備えた、請求項８記載の回路装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7144277B2 (ja) * 2018-10-19 2022-09-29 ルネサスエレクトロニクス株式会社 半導体装置
JP7742782B2 (ja) * 2022-02-01 2025-09-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7766507B2 (ja) * 2022-02-03 2025-11-10 ルネサスエレクトロニクス株式会社 半導体装置および回路装置
JP7728714B2 (ja) 2022-02-03 2025-08-25 ルネサスエレクトロニクス株式会社 半導体装置および回路装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1227104B (it) 1988-09-27 1991-03-15 Sgs Thomson Microelectronics Circuito integrato autoprotetto da inversioni di polarita' della batteria di alimentazione
JP3485655B2 (ja) 1994-12-14 2004-01-13 株式会社ルネサステクノロジ 複合型ｍｏｓｆｅｔ
JP4270773B2 (ja) 2001-06-08 2009-06-03 三洋電機株式会社 １チップデュアル型絶縁ゲート型半導体装置
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP4825424B2 (ja) 2005-01-18 2011-11-30 株式会社東芝 電力用半導体装置
JP4815885B2 (ja) * 2005-06-09 2011-11-16 トヨタ自動車株式会社 半導体装置の制御方法
JP5073992B2 (ja) * 2006-08-28 2012-11-14 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP5297706B2 (ja) * 2008-07-07 2013-09-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2011258686A (ja) 2010-06-08 2011-12-22 Fuji Electric Co Ltd Ｍｏｓｆｅｔモジュール
JP5849882B2 (ja) * 2011-09-27 2016-02-03 株式会社デンソー 縦型半導体素子を備えた半導体装置
JP2014150113A (ja) 2013-01-31 2014-08-21 Toyota Motor Corp 半導体装置及び半導体装置の製造方法
US9515137B2 (en) 2013-02-21 2016-12-06 Infineon Technologies Austria Ag Super junction semiconductor device with a nominal breakdown voltage in a cell area
CN104241376B (zh) * 2014-09-01 2017-12-05 矽力杰半导体技术(杭州)有限公司 超结结构及其制备方法和半导体器件
JP6296166B2 (ja) * 2014-10-24 2018-03-20 富士電機株式会社 半導体装置

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