JP6528366B2 - 縦型トレンチｍｏｓｆｅｔの製造方法 - Google Patents

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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
半導体装置（半導体デバイス、半導体素子）としては、窒化ガリウム（ＧａＮ）から主に成る半導体を用いたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が知られている。このようなＧａＮ系のＭＯＳＦＥＴは、ＧａＮから主になる半導体層と、半導体層の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備える。ＭＯＳＦＥＴでは、チャネル移動度を十分に確保するとともに、ゲートリーク電流を抑制することが求められる。ここで、チャネル移動度は、半導体層のチャネル領域を移動するキャリアの移動しやすさであり、ゲートリーク電流は、半導体層からゲート絶縁膜を越えてゲート電極へと流れる電流である。
特許文献１には、ＧａＮ系のＭＯＳＦＥＴにおいて、ゲート絶縁膜の形成に起因するチャネル移動度の低下を抑制するために、シリコン窒化物から成る第１のゲート絶縁膜の上に、酸化物から成る第２のゲート絶縁膜を形成する技術が記載されている。特許文献１には、第１のゲート絶縁膜を形成する方法として、触媒化学気相成長法（Ｃａｔ−ＣＶＤ：Catalytic Chemical Vapor Deposition）が記載されている。
特許文献２には、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）においてゲートリーク電流を抑制するために、ゲート絶縁膜である上部絶縁膜と下部絶縁膜との間にｐ型半導体である酸化物膜を形成する技術が記載されている。特許文献２には、上部絶縁膜および下部絶縁膜を形成する方法として、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）、プラズマ化学気相成長（PlasmaＣＶＤ：Plasma-enhanced Chemical Vapor Deposition）、および、スパッタリング（Sputtering）が記載されている。
特開２００８−１０３４０８号公報 特開２０１３−７４０６９号公報
特許文献１の技術では、ゲート絶縁膜の膜質を向上させるためにＡＬＤを用いてゲート絶縁膜を形成する場合、ＡＬＤによって窒化物膜を形成するには、酸化物膜を形成するよりも大きなプラズマエネルギーが必要になるため、かえってチャネル移動度を低下させてしまうという課題があった。また、特許文献２の技術では、上部絶縁膜と下部絶縁膜との間にｐ型半導体を形成するため、ゲート絶縁膜の構造および製造工程が複雑になるという課題があった。そのため、ＧａＮ系のＭＯＳＦＥＴにおいて、キャリア移動度の向上およびゲートリーク電流の低減を実現できる技術が望まれていた。そのほか、半導体装置およびその製造方法においては、微細化、低コスト化、省資源化、製造の容易化、使い勝手の向上、耐久性の向上などが望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の第１の形態は、
縦型トレンチＭＯＳＦＥＴの製造方法であって、
窒化ガリウム（ＧａＮ）から成る半導体層に、ドライエッチングによってトレンチを形成し、
前記ドライエッチングによって損傷した前記半導体層の表面を、ＴＭＡＨによるウェットエッチングによって除去し、
前記ウェットエッチングが行なわれた前記半導体層の上に、酸化物から主に成る第１のゲート絶縁膜を、オゾンを酸化剤として用いた原子層堆積法によって形成し、
前記第１のゲート絶縁膜の上に、酸化物から主に成る第２のゲート絶縁膜を、酸素プラズマを酸化剤として用いた原子層堆積法によって形成し、
前記第２のゲート絶縁膜の上にゲート電極を形成し、
前記第１のゲート絶縁膜を形成する工程では、以下の工程ａ１〜ａ４を繰り返し、
（工程ａ１）反応室に原料ガスを投入
（工程ａ２）反応室から原料ガスをパージ
（工程ａ３）反応室に酸化剤としてオゾンを投入
（工程ａ４）反応室からオゾンをパージ
前記第２のゲート絶縁膜を形成する工程では、以下の工程ｂ１〜ｂ５を繰り返し、
（工程ｂ１）反応室に原料ガスを投入
（工程ｂ２）反応室から原料ガスをパージ
（工程ｂ３）反応室に酸化剤として酸素を投入
（工程ｂ４）高周波電源によって反応室内にプラズマを生成
（工程ｂ５）反応室から酸素をパージ
前記第１のゲート絶縁膜および前記第２のゲート絶縁膜に対してアニール処理を行うことにより、前記第２のゲート絶縁膜の炭素濃度を、１×１０１９原子／ｃｍ３未満、かつ前記第１のゲート絶縁膜の水素濃度の低下の幅を、前記第２のゲート絶縁膜側の水素濃度の低下の幅よりも大きくし、前記半導体層のキャリア移動度は１０ｃｍ２／Ｖ・ｓを超える、縦型トレンチＭＯＳＦＥＴの製造方法である。また、本発明は以下の形態として実現することもできる。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、窒化ガリウム（ＧａＮ）から主に成る半導体層と；オゾンを酸化剤として用いた原子層堆積法によって前記半導体層の上に形成され、酸化物から主に成る第１のゲート絶縁膜と；酸素プラズマを酸化剤として用いた原子層堆積法によって前記第１の絶縁膜の上に形成され、酸化物から主に成り、前記第１の絶縁膜より低い濃度で炭素（Ｃ）を含有する第２のゲート絶縁膜と；前記第２のゲート絶縁膜の上に形成されたゲート電極とを備える。この形態によれば、第１のゲート絶縁膜によって第２のゲート絶縁膜の形成に起因するチャネル移動度の低下を抑制できるとともに、第２のゲート絶縁膜によってゲートリーク電流を抑制できる。したがって、キャリア移動度の向上およびゲートリーク電流の低減を実現できる。
（２）上記形態の半導体装置において、前記第２のゲート絶縁膜の炭素濃度は、１×１０１９原子／ｃｍ３未満であってもよい。この形態によれば、第２のゲート絶縁膜によってゲートリーク電流を十分に抑制できる。
（３）上記形態の半導体装置において、前記第１のゲート絶縁膜の厚さは、２ｎｍ以上２０ｎｍ以下であってもよい。この形態によれば、第１のゲート絶縁膜の膜厚が不足することに起因するチャネル移動度の低下を防止するとともに、第１のゲート絶縁膜の膜厚が過剰になることに起因するゲートリーク電流の増加を抑制することができる。
（４）上記形態の半導体装置において、前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜より厚くてもよい。この形態によれば、第２のゲート絶縁膜によってゲートリーク電流をいっそう抑制できる。
（５）上記形態の半導体装置において、前記半導体層は、前記半導体層の厚さ方向に落ち込んだ溝部を有し、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜は、前記溝部の外側から内側にわたって形成されていてもよい。この形態によれば、溝部に形成された第１および第２のゲート絶縁膜によって、チャネル移動度の低下を抑制するとともにゲートリーク電流を抑制することができる。
（６）上記形態の半導体装置において、前記第１のゲート絶縁膜の主成分は、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）および酸化ジルコニウム（ＺｒＯ２）のいずれかであり、前記第２のゲート絶縁膜の主成分は、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）および酸化ジルコニウム（ＺｒＯ２）のいずれかであってもよい。この形態によれば、第１および第２のゲート絶縁膜を容易に実現できる。
（７）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、窒化ガリウム（ＧａＮ）から主に成る半導体層の上に、酸化物から主に成る第１のゲート絶縁膜を、オゾンを酸化剤として用いた原子層堆積法によって形成し；前記第１の絶縁膜の上に、酸化物から主に成る第２のゲート絶縁膜を、酸素プラズマを酸化剤として用いた原子層堆積法によって形成し；前記第２のゲート絶縁膜の上にゲート電極を形成する。この形態によれば、第１のゲート絶縁膜によって第２のゲート絶縁膜の形成に起因するチャネル移動度の低下を抑制できるとともに、第２のゲート絶縁膜によってゲートリーク電流を抑制できる。したがって、キャリア移動度の向上およびゲートリーク電流の低減を実現できる。
（８）上記形態における半導体装置の製造方法において、２ｎｍ以上２０ｎｍ以下の膜厚で前記第１のゲート絶縁膜を形成してもよい。この形態によれば、第１のゲート絶縁膜の膜厚が不足することに起因するチャネル移動度の低下を防止するとともに、第１のゲート絶縁膜の膜厚が過剰になることに起因するゲートリーク電流の増加を抑制することができる。
（９）上記形態における半導体装置の製造方法において、前記第２のゲート絶縁膜を前記第１のゲート絶縁膜より厚く形成してもよい。この形態によれば、第２のゲート絶縁膜によってゲートリーク電流をいっそう抑制できる。
（１０）上記形態における半導体装置の製造方法において、前記第１のゲート絶縁膜を形成する前に、前記半導体層の厚さ方向に落ち込んだ溝部を前記半導体層に形成し、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜を、前記溝部の外側から内側にわたって形成してもよい。この形態によれば、溝部に形成された第１および第２のゲート絶縁膜によって、チャネル移動度の低下を抑制するとともにゲートリーク電流を抑制することができる。
（１１）上記形態における半導体装置の製造方法において、前記第１のゲート絶縁膜を形成する前に、前記半導体層の表面をウェットエッチングによって処理してもよい。この形態によれば、第１のゲート絶縁膜を形成する前に形成された半導体層の損傷を除去できる。したがって、半導体層におけるチャネル移動度を向上させることができる。
（１２）上記形態における半導体装置の製造方法において、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜を形成する際、前記半導体層の温度を２００℃以上６００℃以下に維持してもよい。この形態によれば、第１および第２のゲート絶縁膜を形成する際の温度不足に起因するゲートリーク電流の増加を抑制するとともに、第１および第２のゲート絶縁膜を形成する際の温度過剰に起因する第１および第２のゲート絶縁膜における膜質の低下を抑制することができる。
（１３）上記形態における半導体装置の製造方法において、２原子％以上３０原子％以下のオゾンを含有する酸化剤を用いた原子層堆積法によって前記第１のゲート絶縁膜を形成してもよい。この形態によれば、オゾン不足に起因する第１のゲート絶縁膜の形成不良を防止するとともに、オゾン過剰に起因する第１のゲート絶縁膜における膜質の低下を抑制することができる。
（１４）上記形態における半導体装置の製造方法において、２００Ｗ以上２０００Ｗ以下の高周波電源による酸素プラズマを酸化剤として用いた原子層堆積法によって前記第２のゲート絶縁膜を形成してもよい。この形態によれば、高周波電源の電力不足に起因するゲートリーク電流の増加を防止するとともに、高周波電源の電力過剰に起因する第２のゲート絶縁膜における膜質の低下を抑制することができる。
（１５）上記形態における半導体装置の製造方法において、前記第１のゲート絶縁膜および前記第２のゲート絶縁膜に対して３００℃以上９００℃以下でアニール処理を行ってもよい。この形態によれば、不十分なアニール処理によって第１および第２の絶縁膜に残留する炭素に起因するゲートリーク電流の増加を防止するとともに、過剰なアニール処理による第１および第２の絶縁膜の変質に起因するゲートリーク電流の増加を防止することができる。
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。
本願発明の半導体装置およびその製造方法によれば、第１のゲート絶縁膜によって第２のゲート絶縁膜の形成に起因するチャネル移動度の低下を抑制できるとともに、第２のゲート絶縁膜によってゲートリーク電流を抑制できる。したがって、キャリア移動度の向上およびゲートリーク電流の低減を実現できる。
第１実施形態における半導体装置の構成を模式的に示す断面図である。 第１実施形態における半導体装置の製造方法を示す工程図である。 第２実施形態における半導体装置の構成を模式的に示す断面図である。 第２実施形態における半導体装置の製造方法を示す工程図である。 第１評価試験に用いた半導体装置の構成を模式的に示す断面図である。 第１評価試験におけるキャリア移動度に関する評価結果を示すグラフである。 第１評価試験におけるゲートリーク電流に関する評価結果を示すグラフである。 第２評価試験に用いた試料の構成を模式的に示す断面図である。 第２評価試験におけるアニール処理前の元素分析結果を示すグラフである。 第２評価試験におけるアニール処理後の元素分析結果を示すグラフである。
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１００は、横型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
半導体装置１００は、基板１１０と、バッファ層１１１と、半導体層１１４と、半導体層１１６と、半導体層１１７と、半導体層１１８とを備える。半導体装置１００は、更に、ゲート絶縁膜１３０と、ソース電極１４１と、ゲート電極１４２と、ドレイン電極１４３とを備える。
半導体装置１００の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す。本実施形態では、基板１１０は、ケイ素（Ｓｉ）から主に成る。
半導体装置１００のバッファ層１１１は、基板１１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる層である。バッファ層１１１は、基板１１０と半導体層１１４との間に介在する。バッファ層１１１は、エピタキシャル成長（結晶成長）によって基板１１０の上に形成された層である。本実施形態では、バッファ層１１１は、基板１１０の上に形成された窒化アルミニウム（ＡｌＮ）から主に成るアンドープ層と、その層の上に形成された窒化ガリウム（ＧａＮ）から主に成るアンドープ層とを備える。
半導体装置１００の半導体層１１４は、窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層である。半導体層１１４は、バッファ層１１１の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる層である。半導体層１１４は、エピタキシャル成長によってバッファ層１１１の上に形成された層である。本実施形態では、半導体層１１４は、マグネシウム（Ｍｇ）をアクセプタとして含有する。
半導体装置１００の半導体層１１６は、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層である。半導体層１１６は、半導体層１１４の＋Ｚ軸方向側の一部に対するイオン注入によって形成された領域である。本実施形態では、半導体層１１６は、ケイ素（Ｓｉ）をドナーとして含有する。
半導体装置１００の半導体層１１７は、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層である。半導体層１１７は、半導体層１１４の＋Ｚ軸方向側の一部に対するイオン注入によって形成された領域である。本実施形態では、半導体層１１７は、半導体層１１６より＋Ｘ軸方向側に位置し、半導体層１１６と半導体層１１７との間には、半導体層１１４が介在する。本実施形態では、半導体層１１７は、半導体層１１６，１１８より低い濃度で、ケイ素（Ｓｉ）をドナーとして含有する。
半導体装置１００の半導体層１１８は、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層である。半導体層１１８は、半導体層１１６と同様に、半導体層１１４の＋Ｚ軸方向側の一部に対するイオン注入によって形成された領域である。本実施形態では、半導体層１１８は、半導体層１１７の＋Ｘ軸方向側に隣接する。本実施形態では、半導体層１１８は、半導体層１１６と同等の濃度で、ケイ素（Ｓｉ）をドナーとして含有する。
半導体装置１００のゲート絶縁膜１３０は、電気絶縁性を有する膜である。ゲート絶縁膜１３０は、半導体層１１４，１１６，１１７，１１８の各半導体層における＋Ｚ軸方向側の界面を覆う。ゲート絶縁膜１３０は、第１のゲート絶縁膜１３１と、第２のゲート絶縁膜１３２とを備える。
第１のゲート絶縁膜１３１は、電気絶縁性を有し、酸化物から主に成る絶縁膜である。本実施形態では、第１のゲート絶縁膜１３１の主成分は、二酸化ケイ素（ＳｉＯ２）である。第１のゲート絶縁膜１３１は、半導体層１１４，１１６，１１７，１１８の各半導体層の上に、オゾンを酸化剤として用いた原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって形成された膜である。第１のゲート絶縁膜１３１は、第２のゲート絶縁膜１３２より高い濃度で炭素（Ｃ）を含有する。
第１のゲート絶縁膜１３１の厚さ（Ｚ軸方向の長さ）は、キャリア移動度の向上およびゲートリーク電流の低減を実現する観点から、２ｎｍ（ナノメートル）以上２０ｎｍ以下であることが好ましい。発明者が実施した評価試験によれば、第１のゲート絶縁膜１３１の厚さが２ｎｍ未満では、キャリア移動度が低下する傾向があり、第１のゲート絶縁膜１３１の厚さが２０ｎｍ超過では、ゲートリーク電流が増加する傾向があった。
第２のゲート絶縁膜１３２は、電気絶縁性を有し、酸化物から主に成る絶縁膜である。本実施形態では、第２のゲート絶縁膜１３２の主成分は、第１のゲート絶縁膜１３１と同様に、二酸化ケイ素（ＳｉＯ２）である。第２のゲート絶縁膜１３２は、第１のゲート絶縁膜１３１の上に、酸素プラズマを酸化剤として用いた原子層堆積法（ＡＬＤ）によって形成された膜である。
第２のゲート絶縁膜１３２は、第１のゲート絶縁膜１３１より低い濃度で炭素（Ｃ）を含有する。第２のゲート絶縁膜１３２によってゲートリーク電流を十分に抑制する観点から、第２のゲート絶縁膜１３２における炭素濃度は、１×１０１９原子／ｃｍ３未満であることが好ましい。本実施形態では、ゲート絶縁膜１３０における炭素（Ｃ）の平均濃度は、第１のゲート絶縁膜１３１では約４×１０１９原子／ｃｍ３であり、第２のゲート絶縁膜１３２では約３×１０１８原子／ｃｍ３である。
第２のゲート絶縁膜１３２の厚さ（Ｚ軸方向の長さ）は、ゲートリーク電流の低減を実現する観点から、第１のゲート絶縁膜１３１より厚いことが好ましい。発明者が実施した評価試験によれば、第２のゲート絶縁膜１３２の厚さは、第１のゲート絶縁膜１３１の４倍以上であることがさらに好ましく、９倍以上であることがいっそう好ましい。
ゲート絶縁膜１３０は、コンタクトホール１２１と、コンタクトホール１２３とを有する。コンタクトホール１２１は、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２を貫通して半導体層１１６に至る貫通孔である。コンタクトホール１２３は、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２を貫通して半導体層１１８に至る貫通孔である。本実施形態では、コンタクトホール１２１，１２３は、ゲート絶縁膜１３０に対するエッチングによって形成された構造である。
半導体装置１００のソース電極１４１は、コンタクトホール１２１に形成された電極である。ソース電極１４１は、半導体層１１６に対してオーミック接触する。本実施形態では、ソース電極１４１は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）によって合金化した電極である。
半導体装置１００のゲート電極１４２は、ソース電極１４１とドレイン電極１４３との間におけるゲート絶縁膜１３０の上に形成された電極である。ゲート電極１４２は、半導体層１１６と半導体層１１７との間に挟まれた半導体層１１４の領域に対して＋Ｚ軸方向側に位置する。本実施形態では、ゲート電極１４２は、アルミニウム（Ａｌ）から主に成る。ゲート電極１４２に電圧が印加された場合、半導体層１１６と半導体層１１７との間に挟まれた半導体層１１４の領域に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１４１とドレイン電極１４３との間に導通経路が形成される。
半導体装置１００のドレイン電極１４３は、コンタクトホール１２３に形成された電極である。ドレイン電極１４３は、半導体層１１８に対してオーミック接触する。本実施形態では、ドレイン電極１４３は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）によって合金化した電極である。
Ａ−２．半導体装置の製造方法
図２は、第１実施形態における半導体装置１００の製造方法を示す工程図である。まず、製造者は、エピタキシャル成長によって、基板１１０の上にバッファ層１１１を形成し、その後、バッファ層１１１の上に半導体層１１４を形成する（工程Ｐ１１０）。
基板１１０上に半導体層１１４を形成した後（工程Ｐ１１０）、製造者は、半導体層１１４に対してイオン注入を行うことによって、半導体層１１６，１１７，１１８を形成する（工程Ｐ１２０）。他の実施形態では、製造者は、不純物拡散および選択再成長などの他の方法を用いて、半導体層１１６，１１７，１１８の少なくとも１つの半導体層を形成してもよい。
イオン注入を行った後（工程Ｐ１２０）、製造者は、ウェットエッチングによって半導体層１１４，１１６，１１７，１１８の各表面を処理する（工程Ｐ１４０）。これによって、イオン注入（工程Ｐ１２０）によって形成された各半導体層の損傷を除去できる。本実施形態では、製造者は、水酸化テトラメチルアンモニウム（ＴＭＡＨ：Tetramethylammonium hydroxide）をエッチング液として用いる。他の実施形態では、製造者は、ウェットエッチング（工程Ｐ１４０）を省略してもよい。
ウェットエッチングを行った後（工程Ｐ１４０）、製造者は、半導体層１１４，１１６，１１７，１１８の各半導体層の上に、オゾン（Ｏ３）を酸化剤として用いた原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって、第１のゲート絶縁膜１３１を形成する（工程Ｐ１５２）。本実施形態では、製造者は、半導体層１１４，１１６，１１７，１１８の各半導体層の上に、第１のゲート絶縁膜１３１として二酸化ケイ素（ＳｉＯ２）を堆積させる。キャリア移動度の向上およびゲートリーク電流の低減を実現する観点から、第１のゲート絶縁膜１３１の厚さは、２ｎｍ以上２０ｎｍ以下であることが好ましい。
本実施形態では、オゾン（Ｏ３）を酸化剤として用いたＡＬＤ（工程Ｐ１５２）において、製造者は、製造途中の半導体装置１００を反応室に配置した後、第１のゲート絶縁膜１３１が所望の厚さになるまで、次の工程ａ１〜ａ４を繰り返す。
（工程ａ１）反応室に原料ガスを投入
（工程ａ２）反応室から原料ガスをパージ
（工程ａ３）反応室に酸化剤としてオゾン（Ｏ３）を投入
（工程ａ４）反応室からオゾンをパージ
オゾン（Ｏ３）を酸化剤として用いたＡＬＤ（工程Ｐ１５２）において、酸化剤のオゾン濃度は、２原子％以上３０原子％以下であることが好ましい。発明者が実施した評価試験によれば、オゾン濃度が２原子％未満である場合、成膜が不安定となる傾向があり、オゾン濃度が３０原子％超過である場合、膜厚が不均一になる傾向があった。本実施形態では、酸化剤のオゾン濃度は、８原子％である。
第１のゲート絶縁膜１３１を形成した後（工程Ｐ１５２）、製造者は、酸素プラズマを酸化剤として用いた原子層堆積法（ＡＬＤ）によって、第１のゲート絶縁膜１３１の上に第２のゲート絶縁膜１３２を形成する（工程Ｐ１５４）。本実施形態では、製造者は、第１のゲート絶縁膜１３１の上に、第２のゲート絶縁膜１３２として二酸化ケイ素（ＳｉＯ２）を堆積させる。ゲートリーク電流の低減を実現する観点から、第２のゲート絶縁膜１３２の厚さは、第１のゲート絶縁膜１３１より厚いことが好ましく、第１のゲート絶縁膜１３１の４倍以上であることがさらに好ましく、９倍以上であることがいっそう好ましい。
本実施形態では、酸素プラズマを酸化剤として用いたＡＬＤ（工程Ｐ１５４）において、製造者は、オゾン（Ｏ３）を酸化剤として用いたＡＬＤ（工程Ｐ１５２）に引き続き、第２のゲート絶縁膜１３２が所望の厚さになるまで、次の工程ｂ１〜ｂ５を繰り返す。
（工程ｂ１）反応室に原料ガスを投入
（工程ｂ２）反応室から原料ガスをパージ
（工程ｂ３）反応室に酸化剤として酸素（Ｏ２）を投入
（工程ｂ４）高周波電源によって反応室内にプラズマを生成
（工程ｂ５）反応室から酸素をパージ
酸素プラズマを酸化剤として用いたＡＬＤ（工程Ｐ１５４）において、プラズマを発生させる高周波電源の電力は、２００Ｗ（ワット）以上２０００Ｗ以下であることが好ましい。発明者が実施した評価試験によれば、高周波電源の電力が２００Ｗ未満である場合、ゲートリーク電流が増加する傾向があり、高周波電源の電力が２０００Ｗ超過である場合、膜厚が不均一になる傾向があった。本実施形態では、高周波電源の電力は、５００Ｗである。
酸素プラズマを用いたＡＬＤ（工程Ｐ１５４）の酸化力は、オゾンを用いたＡＬＤ（工程Ｐ１５２）より強力である。そのため、酸素プラズマを用いたＡＬＤ（工程Ｐ１５４）の成膜率は、オゾンを用いたＡＬＤ（工程Ｐ１５２）より高い。そのため、大気中から第２のゲート絶縁膜１３２に取り込まれる炭素（Ｃ）の量は、第１のゲート絶縁膜１３１より少なくなると考えられる。本実施形態では、オゾンを用いたＡＬＤ（工程Ｐ１５２）の成膜率は、約３．３×１０−２ｎｍ／サイクルであり、酸素プラズマを用いたＡＬＤ（工程Ｐ１５４）の成膜率は、約６．６×１０−２ｎｍ／サイクルである。本実施形態では、オゾンを用いたＡＬＤ（工程Ｐ１５２）による炭素濃度は、約８．０×１０２１原子／ｃｍ３であり、酸素プラズマを用いたＡＬＤ（工程Ｐ１５４）による炭素濃度は、約１．０×１０２１原子／ｃｍ３である。
第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２を形成する際（工程Ｐ１５２，Ｐ１５４）、半導体層１１４，１１６，１１７，１１８の各半導体層の温度を２００℃以上６００℃以下に維持することが好ましい。発明者が実施した評価試験によれば、各半導体層の温度が２００℃未満である場合、ゲートリーク電流が増加する傾向があり、各半導体層の温度が６００℃超過である場合、成膜途中に原料が分解するため膜厚が不均一になる傾向があった。本実施形態では、製造者は、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２を形成する際（工程Ｐ１５２，Ｐ１５４）、製造途中の半導体装置１００を載置するステージ（台）の温度を３５０℃に調整することによって、半導体層１１４，１１６，１１７，１１８の各半導体層の温度を３５０℃に維持する。
第２のゲート絶縁膜１３２を形成した後（工程Ｐ１５４）、製造者は、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２に対してアニール処理（熱処理）を行う（工程Ｐ１５８）。第２のゲート絶縁膜１３２によってゲートリーク電流を十分に抑制する観点から、アニール処理（工程Ｐ１５８）では、第２のゲート絶縁膜１３２における炭素濃度を１×１０１９原子／ｃｍ３未満にすることが好ましい。本実施形態では、アニール処理（工程Ｐ１５８）によって、第１のゲート絶縁膜１３１における炭素濃度は、約４×１０１９原子／ｃｍ３になり、第２のゲート絶縁膜１３２における炭素濃度は、約３×１０１８原子／ｃｍ３になる。
本実施形態では、アニール処理（工程Ｐ１５８）の温度は、３００℃以上９００℃以下であることが好ましい。発明者が実施した評価試験によれば、アニール処理（工程Ｐ１５８）の温度が３００℃未満である場合、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２に残留する炭素に起因してゲートリーク電流が増加する傾向があり、アニール処理（工程Ｐ１５８）の温度が９００℃超過である場合、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２の変質に起因してゲートリーク電流が増加する傾向があった。
アニール処理（工程Ｐ１５８）を行った後、製造者は、ソース電極１４１と、ゲート電極１４２と、ドレイン電極１４３とを形成する（工程Ｐ１８０）。本実施形態では、製造者は、コンタクトホール１２１，１２３にソース電極１４１およびドレイン電極１４３を形成した後、第２のゲート絶縁膜１３２の上にゲート電極１４２を形成する。製造者は、各電極に対してアニール処理（熱処理）を行う。これらの工程を経て、半導体装置１００が完成する。
以上説明した第１実施形態によれば、第１のゲート絶縁膜１３１によって第２のゲート絶縁膜１３２の形成に起因するチャネル移動度の低下を抑制できるとともに、第２のゲート絶縁膜１３２によってゲートリーク電流を抑制できる。したがって、キャリア移動度の向上およびゲートリーク電流の低減を実現できる。
また、第１のゲート絶縁膜１３１の厚さが２ｎｍ以上２０ｎｍ以下である場合、第１のゲート絶縁膜１３１の膜厚が不足することに起因するチャネル移動度の低下を防止するとともに、第１のゲート絶縁膜１３１の膜厚が過剰になることに起因するゲートリーク電流の増加を抑制することができる。
また、第２のゲート絶縁膜１３２が第１のゲート絶縁膜１３１より厚い場合、第２のゲート絶縁膜１３２によってゲートリーク電流をいっそう抑制できる。
また、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２の主成分が二酸化ケイ素（ＳｉＯ２）であるため、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２を容易に実現できる。
また、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２を形成する際（工程Ｐ１５２，Ｐ１５４）、半導体層１１４，１１６，１１７，１１８の温度を２００℃以上６００℃以下に維持することによって、温度不足に起因するゲートリーク電流の増加を抑制するとともに、温度過剰に起因する第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２における膜質の低下を抑制することができる。
また、２００Ｗ以上２０００Ｗ以下の高周波電源による酸素プラズマを酸化剤として用いた原子層堆積法によって第２のゲート絶縁膜１３２を形成する場合（工程Ｐ１５４）、高周波電源の電力不足に起因するゲートリーク電流の増加を防止するとともに、高周波電源の電力過剰に起因する第２のゲート絶縁膜１３２における膜質の低下を抑制することができる。
また、第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２に対して３００℃以上９００℃以下でアニール処理（工程Ｐ１５８）を行うことによって、不十分なアニール処理によって第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２に残留する炭素に起因するゲートリーク電流の増加を防止するとともに、過剰なアニール処理による第１のゲート絶縁膜１３１および第２のゲート絶縁膜１３２の変質に起因するゲートリーク電流の増加を防止することができる。
Ｂ．第２実施形態
Ｂ−１．半導体装置の構成
図３は、第２実施形態における半導体装置２００の構成を模式的に示す断面図である。半導体装置２００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置２００は、縦型トレンチＭＯＳＦＥＴである。本実施形態では、半導体装置２００は、電力制御に用いられ、パワーデバイスとも呼ばれる。図３には、図１と同様に、ＸＹＺ軸が図示されている。
半導体装置２００は、基板２１０と、半導体層２１２と、半導体層２１４と、半導体層２１６とを備える。半導体装置２００は、これらの半導体層２１２，２１４，２１６に形成された構造として、トレンチ２２２と、リセス２２４とを有する。半導体装置２００は、更に、ゲート絶縁膜２３０と、ソース電極２４１と、ゲート電極２４２と、ドレイン電極２４３と、ボディ電極２４４とを備える。本実施形態では、半導体装置２００の構造は、トレンチ２２２を中心に＋Ｘ軸方向側と−Ｘ軸方向側とで線対称である。
半導体装置２００の基板２１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す。基板２１０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、基板２１０は、ケイ素（Ｓｉ）をドナーとして含有する。
半導体装置２００の半導体層２１２は、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層である。半導体層２１２は、基板２１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる層である。半導体層２１２は、エピタキシャル成長によって基板２１０の上に形成された層である。本実施形態では、半導体層２１２は、基板２１０より低い濃度でケイ素（Ｓｉ）をドナーとして含有する。
半導体装置２００の半導体層２１４は、窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層である。半導体層２１４は、半導体層２１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる層である。半導体層２１４は、エピタキシャル成長によって半導体層２１２の上に形成された層である。本実施形態では、半導体層２１４は、マグネシウム（Ｍｇ）をアクセプタとして含有する。
半導体装置２００の半導体層２１６は、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層である。半導体層２１６は、半導体層２１４の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる層である。半導体層２１６は、エピタキシャル成長によって半導体層２１４の上に形成された層である。本実施形態では、半導体層２１６は、半導体層２１２より高い濃度でケイ素（Ｓｉ）をドナーとして含有する。
半導体装置２００のトレンチ２２２は、半導体層２１２，２１４，２１６に形成され、半導体層２１２，２１４，２１６の厚さ方向（−Ｚ軸方向）に落ち込んだ溝部である。トレンチ２２２は、半導体層２１６の＋Ｚ軸方向側から半導体層２１４を貫通し半導体層２１２に至る。本実施形態では、トレンチ２２２は、半導体層２１２，２１４，２１６に対するエッチングによって形成された構造である。
半導体装置２００のゲート絶縁膜２３０は、電気絶縁性を有する膜である。ゲート絶縁膜２３０は、トレンチ２２２の外側から内側にわたって形成されている。ゲート絶縁膜２３０は、トレンチ２２２を画定する半導体層２１２，２１４，２１６の各界面と、半導体層２１６における＋Ｚ軸方向側の界面とを覆う。ゲート絶縁膜２３０は、第１のゲート絶縁膜２３１と、第２のゲート絶縁膜２３２とを備える。
第１のゲート絶縁膜２３１は、半導体層２１２，２１４，２１６の上に形成されている点を除き、第１実施形態における第１のゲート絶縁膜１３１と同様である。第１のゲート絶縁膜２３１は、オゾンを酸化剤として用いた原子層堆積法（ＡＬＤ）によって形成された膜である。
第２のゲート絶縁膜２３２は、第１のゲート絶縁膜２３１の上に形成されている点を除き、第１実施形態における第２のゲート絶縁膜１３２と同様である。第２のゲート絶縁膜２３２は、酸素プラズマを酸化剤として用いた原子層堆積法（ＡＬＤ）によって形成された膜である。
ゲート絶縁膜２３０は、コンタクトホール２２１を有する。コンタクトホール２２１は、第１のゲート絶縁膜２３１および第２のゲート絶縁膜２３２を貫通して半導体層２１６に至る貫通孔である。本実施形態では、コンタクトホール２２１は、トレンチ２２２より＋Ｘ軸方向側および−Ｘ軸方向側の２箇所に形成されている。本実施形態では、コンタクトホール２２１は、ゲート絶縁膜２３０に対するエッチングによって形成された構造である。
半導体装置２００のリセス２２４は、第１のゲート絶縁膜２３１、第２のゲート絶縁膜２３２および半導体層２１６を貫通して半導体層２１４に至るまで落ち込んだ凹部である。本実施形態では、リセス２２４は、トレンチ２２２を中心として２つのコンタクトホール２２１より外側の２箇所に形成されている。本実施形態では、リセス２２４は、ゲート絶縁膜２３０および半導体層２１４，２１６に対するエッチングによって形成された構造である。
半導体装置２００のソース電極２４１は、コンタクトホール２２１に形成された電極である。ソース電極２４１は、半導体層２１６に対してオーミック接触する。本実施形態では、ソース電極２４１は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）によって合金化した電極である。
半導体装置２００のゲート電極２４２は、ゲート絶縁膜２３０を介してトレンチ２２２に形成された電極である。本実施形態では、ゲート電極２４２は、アルミニウム（Ａｌ）から主に成る。ゲート電極２４２に電圧が印加された場合、半導体層２１４に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極２４１とドレイン電極２４３との間に導通経路が形成される。
半導体装置２００のドレイン電極２４３は、基板２１０の−Ｚ軸方向側の界面に形成された電極である。ドレイン電極２４３は、基板２１０に対してオーミック接触する。本実施形態では、ドレイン電極２４３は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）によって合金化した電極である。
半導体装置２００のボディ電極２４４は、リセス２２４に形成された電極である。ボディ電極２４４は、半導体層２１４にオーミック接触する。本実施形態では、ボディ電極２４４は、パラジウム（Ｐｄ）から成る層に金（Ａｕ）から成る層を積層した後にアニール処理（熱処理）によって合金化した電極である。
Ｂ−２．半導体装置の製造方法
図４は、第２実施形態における半導体装置２００の製造方法を示す工程図である。まず、製造者は、エピタキシャル成長によって、基板２１０の上に半導体層２１２，２１４，２１６を順に形成する（工程Ｐ２１０）。
基板２１０上に半導体層２１２，２１４，２１６を形成した後（工程Ｐ２１０）、製造者は、ドライエッチングによってトレンチ２２２を形成する（工程Ｐ２３０）。本実施形態では、トレンチ２２２を形成するドライエッチングは、誘電結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）ドライエッチングである。
ドライエッチングを行った後（工程Ｐ２３０）、製造者は、ウェットエッチングによって半導体層２１２，２１４，２１６の各表面を処理する（工程Ｐ２４０）。これによって、ドライエッチング（工程Ｐ２３０）によって形成された各半導体層の損傷を除去できる。本実施形態では、製造者は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）をエッチング液として用いる。他の実施形態では、製造者は、ウェットエッチング（工程Ｐ２４０）を省略してもよい。
ウェットエッチングを行った後（工程Ｐ２４０）、製造者は、第１実施形態における第１のゲート絶縁膜１３１の形成（工程Ｐ１５２）と同様に、半導体層２１２，２１４，２１６の各半導体層の上に、オゾン（Ｏ３）を酸化剤として用いた原子層堆積法（ＡＬＤ）によって、第１のゲート絶縁膜２３１を形成する（工程Ｐ２５２）。
第１のゲート絶縁膜２３１を形成した後（工程Ｐ２５２）、製造者は、第１実施形態における第２のゲート絶縁膜１３２の形成（工程Ｐ１５４）と同様に、酸素プラズマを酸化剤として用いた原子層堆積法（ＡＬＤ）によって、第１のゲート絶縁膜２３１の上に第２のゲート絶縁膜２３２を形成する（工程Ｐ２５４）。
第２のゲート絶縁膜２３２を形成した後（工程Ｐ２５４）、製造者は、第１実施形態におけるアニール処理（工程Ｐ１５８）と同様に、第１のゲート絶縁膜２３１および第２のゲート絶縁膜２３２に対してアニール処理（熱処理）を行う（工程Ｐ２５８）。
アニール処理（工程Ｐ２５８）を行った後、製造者は、ソース電極２４１と、ゲート電極２４２と、ドレイン電極２４３と、ボディ電極２４４とを形成する（工程Ｐ２８０）。本実施形態では、製造者は、コンタクトホール２２１にソース電極２４１を形成し、リセス２２４にボディ電極２４４を形成し、その後、第２のゲート絶縁膜２３２の上にゲート電極２４２を形成する。その後、製造者は、基板２１０の上にドレイン電極２４３を形成する。製造者は、各電極に対してアニール処理（熱処理）を行う。これらの工程を経て、半導体装置２００が完成する。
以上説明した第２実施形態によれば、第１実施形態と同様に、第１のゲート絶縁膜２３１によって第２のゲート絶縁膜２３２の形成に起因するチャネル移動度の低下を抑制できるとともに、第２のゲート絶縁膜２３２によってゲートリーク電流を抑制できる。したがって、キャリア移動度の向上およびゲートリーク電流の低減を実現できる。また、トレンチ２２２に形成された第１のゲート絶縁膜２３１および第２のゲート絶縁膜２３２によって、チャネル移動度の低下を抑制するとともにゲートリーク電流を抑制することができる。
Ｃ．第１評価試験
図５は、第１評価試験に用いた半導体装置３００の構成を模式的に示す断面図である。半導体装置３００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。半導体装置３００の製造方法は、第２実施形態に準ずる。図５には、図１と同様に、ＸＹＺ軸が図示されている。
半導体装置３００は、半導体層３１４と、半導体層３１６とを備える。半導体装置３００は、これらの半導体層３１４，３１６に形成された構造として、トレンチ３２２とリセス３２４とを有する。半導体装置３００は、更に、ゲート絶縁膜３３０と、ソース電極３４１と、ゲート電極３４２と、ドレイン電極３４３と、ボディ電極３４４とを備える。
半導体装置３００の半導体層３１４は、窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層である。半導体層３１４は、Ｘ軸およびＹ軸に沿って広がる層である。半導体層３１４は、マグネシウム（Ｍｇ）をアクセプタとして含有する。
半導体装置３００の半導体層３１６は、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層である。半導体層３１６は、半導体層３１４の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる層である。半導体層３１６は、エピタキシャル成長によって半導体層３１４の上に形成された層である。半導体層３１６は、ケイ素（Ｓｉ）をドナーとして含有する。
半導体装置３００のトレンチ３２２は、半導体層３１４，３１６に形成され、半導体層３１４，３１６の厚さ方向（−Ｚ軸方向）に落ち込んだ溝部である。トレンチ３２２は、半導体層３１６の＋Ｚ軸方向側から半導体層３１４に至る。トレンチ３２２は、半導体層３１４，３１６に対するエッチングによって形成された構造である。
半導体装置３００のゲート絶縁膜３３０は、電気絶縁性を有する膜である。ゲート絶縁膜３３０は、トレンチ３２２の外側から内側にわたって形成されている。ゲート絶縁膜３３０は、トレンチ３２２を画定する半導体層３１４，３１６の各界面と、半導体層３１６における＋Ｚ軸方向側の界面の一部とを覆う。ゲート絶縁膜３３０は、第１のゲート絶縁膜３３１と、第２のゲート絶縁膜３３２とを備える。
第１のゲート絶縁膜３３１は、半導体層３１４，３１６の上に形成されている点を除き、第１実施形態における第１のゲート絶縁膜１３１と同様である。第１のゲート絶縁膜３３１は、オゾンを酸化剤として用いた原子層堆積法（ＡＬＤ）によって形成された膜である。
第２のゲート絶縁膜３３２は、第１のゲート絶縁膜３３１の上に形成されている点を除き、第１実施形態における第２のゲート絶縁膜１３２と同様である。第２のゲート絶縁膜３３２は、酸素プラズマを酸化剤として用いた原子層堆積法（ＡＬＤ）によって形成された膜である。
半導体装置３００のリセス３２４は、半導体層３１４，３１６に形成され、半導体層３１４，３１６の厚さ方向（−Ｚ軸方向）に落ち込んだ凹部である。リセス３２４は、半導体層３１４，３１６に対するエッチングによって形成された構造である。
半導体装置３００のソース電極３４１は、トレンチ３２２より−Ｘ軸方向側に位置し、半導体層３１６およびボディ電極３４４の上に形成された電極である。ソース電極３４１は、半導体層３１６に対してオーミック接触する。ソース電極３４１は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）によって合金化した電極である。
半導体装置３００のゲート電極３４２は、ゲート絶縁膜３３０を介してトレンチ３２２に形成された電極である。ゲート電極３４２は、アルミニウム（Ａｌ）から主に成る。ゲート電極３４２に電圧が印加された場合、半導体層３１４に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極３４１とドレイン電極３４３との間に導通経路が形成される。
半導体装置３００のドレイン電極３４３は、トレンチ３２２より＋Ｘ軸方向側に位置し、半導体層３１６の上に形成された電極である。ドレイン電極３４３は、半導体層３１６に対してオーミック接触する。ドレイン電極３４３は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）によって合金化した電極である。
半導体装置３００のボディ電極３４４は、リセス３２４に形成された電極である。ボディ電極３４４は、半導体層３１４にオーミック接触する。ボディ電極３４４は、パラジウム（Ｐｄ）から成る層に金（Ａｕ）から成る層を積層した後にアニール処理（熱処理）によって合金化した電極である。
図６は、第１評価試験におけるキャリア移動度に関する評価結果を示すグラフである。図７は、第１評価試験におけるゲートリーク電流に関する評価結果を示すグラフである。第１評価試験では、試験者は、第１のゲート絶縁膜３３１および第２のゲート絶縁膜３３２の各膜厚が異なる３種類の試料Ｓ１，Ｓ２，Ｓ３，Ｓ４を１０個ずつ用意した。各試料における膜厚は、次のとおりである。
＜試料Ｓ１＞
第２のゲート絶縁膜３３２：５０ｎｍ
第１のゲート絶縁膜３３１：０ｎｍ
＜試料Ｓ２＞
第２のゲート絶縁膜３３２：４０ｎｍ
第１のゲート絶縁膜３３１：１０ｎｍ
＜試料Ｓ３＞
第２のゲート絶縁膜３３２：４５ｎｍ
第１のゲート絶縁膜３３１：５ｎｍ
＜試料Ｓ４＞
第２のゲート絶縁膜３３２：０ｎｍ
第１のゲート絶縁膜３３１：５０ｎｍ
試験者は、試料Ｓ１，Ｓ２，Ｓ３についてキャリア移動度を測定し、図６の評価結果を得た。図６には、キャリア移動度について、試料の種類ごとに、最大値、最低値および平均値が示されている。図６の評価結果によれば、第１のゲート絶縁膜３３１によってキャリア移動度が向上することが分かる。また、第１のゲート絶縁膜３３１の膜厚が５ｎｍ以上である場合、１０ｃｍ２／Ｖ・ｓを越えるキャリア移動度を確保できることが分かる。
試験者は、試料Ｓ２，Ｓ３，Ｓ４について、ゲートリーク電流が１０−６Ａ／ｃｍ２を超える際の絶縁破壊電圧を測定し、図７の評価結果を得た。図７には、絶縁破壊電圧について、試料の種類ごとに、最大値、最低値および平均値が示されている。絶縁破壊電圧の値は、大きいほどゲートリーク電流が小さくなることを示す。図７の評価試験によれば、第２のゲート絶縁膜３３２によって絶縁破壊電圧が向上することが分かる。言い換えると、第１のゲート絶縁膜３３１の上に形成された第２のゲート絶縁膜３３２によってゲートリーク電流を抑制できることが分かる。また、第２のゲート絶縁膜３３２の膜厚が５ｎｍ以上である場合、６ｍＶ／ｃｍを越える絶縁破壊電圧を確保できることが分かる。
Ｄ．第２評価試験
図８は、第２評価試験に用いた試料４００の構成を模式的に示す断面図である。図８には、図１と同様に、ＸＹＺ軸が図示されている。試料４００は、基板４１０と、第１の絶縁膜４３１と、第２の絶縁膜４３２とを備える。
試料４００の基板４１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す。基板４１０は、ケイ素（Ｓｉ）から主に成る。基板４１０の厚さ（Ｚ軸方向の長さ）は、約２８０μｍ（マイクロメートル）である。
試料４００における第１の絶縁膜４３１は、基板４１０の上に、オゾンを酸化剤として用いた原子層堆積法（ＡＬＤ）によって形成された膜である。第１の絶縁膜４３１は、二酸化ケイ素（ＳｉＯ２）から主に成る。第１の絶縁膜４３１の厚さ（Ｚ軸方向の長さ）は、１００ｎｍである。
試料４００における第２の絶縁膜４３２は、第１の絶縁膜４３１の上に、酸素プラズマを酸化剤として用いた原子層堆積法（ＡＬＤ）によって形成された膜である。第２の絶縁膜４３２は、二酸化ケイ素（ＳｉＯ２）から主に成る。第２の絶縁膜４３２の厚さ（Ｚ軸方向の長さ）は、１００ｎｍである。
図９は、第２評価試験におけるアニール処理前の元素分析結果を示すグラフである。図１０は、第２評価試験におけるアニール処理後の元素分析結果を示すグラフである。試験者は、二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）によって、アニール処理前の試料４００における第１の絶縁膜４３１および第２の絶縁膜４３２を分析し、図９の元素分析結果を得た。試験者は、ＳＩＭＳによってアニール処理後の試料４００における第１の絶縁膜４３１および第２の絶縁膜４３２を分析し、図１０の元素分析結果を得た。第２評価試験では、アニール温度は７００℃であり、アニール処理の時間は３０分である。
第１の絶縁膜４３１の炭素濃度は、アニール処理前に約１×１０２０原子／ｃｍ３であり、アニール処理後に約４×１０１９原子／ｃｍ３に低下した。第１の絶縁膜４３１の水素濃度は、アニール処理前に約２×１０２１原子／ｃｍ３であり、アニール処理後に約７×１０２０原子／ｃｍ３に低下した。
第２の絶縁膜４３２の炭素濃度は、アニール処理前に約１×１０１９原子／ｃｍ３であり、アニール処理後に約３×１０１８原子／ｃｍ３に低下した。第２の絶縁膜４３２の水素濃度は、アニール処理前に約１×１０２１原子／ｃｍ３であり、アニール処理後に約５×１０２０原子／ｃｍ３に低下した。
第２評価試験の結果によれば、アニール処理の前後において、炭素濃度および水素濃度ともに、第１の絶縁膜４３１より第２の絶縁膜４３２の方が低いことが分かる。また、アニール処理によって、第１の絶縁膜４３１および第２の絶縁膜４３２ともに、炭素濃度および水素濃度が低下することが分かる。また、アニール処理によって、第１の絶縁膜４３１では炭素濃度が１９乗の桁まで低減し、第２の絶縁膜４３２では炭素濃度が１８乗の桁まで低減することが分かる。このように、第２の絶縁膜４３２の炭素濃度が第１の絶縁膜４３１より低いため、第２の絶縁膜４３２は、第１の絶縁膜４３１よりゲートリーク電流を抑制できると考えられる。
また、酸素プラズマを用いた第２の絶縁膜４３２の炭素濃度は、アニール処理前には１９乗の桁であったが、アニール処理後には１８乗の桁まで低減したため、ゲートリーク電流を抑制可能になった。他方、オゾンを用いた第１の絶縁膜４３１の炭素濃度は、アニール処理後であっても１９乗の桁に留まり、１８乗の桁まで低減しなかった。このことから、炭素濃度を１９乗の桁未満にまで低減可能な第２の絶縁膜４３２（酸素プラズマを用いて成膜された絶縁膜）を、第１の絶縁膜４３１（オゾンを用いて成膜された絶縁膜）の上に積層することによって、ゲートリーク電流を抑制できると考えられる。
Ｅ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）、ケイ素（Ｓｉ）、サファイア（Ａｌ２Ｏ３）および炭化ケイ素（ＳｉＣ）などのいずれであってもよい。
上述の実施形態において、ｎ型半導体層に含まれるドナーは、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。
上述の実施形態において、ｐ型半導体層に含まれるアクセプタは、マグネシウム（Ｍｇ）に限らず、亜鉛（Ｚｎ）、炭素（Ｃ）などであってもよい。
上述の実施形態において、ゲート絶縁膜の材質は、二酸化ケイ素（ＳｉＯ２）に限らず、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）および酸化ジルコニウム（ＺｒＯ２）などの他の酸化膜であってもよい。上述の実施形態において、第２のゲート絶縁膜は、酸化膜に限らず、酸窒化膜（例えば、ＳｉＯＮ、ＡｌＯＮ、ＺｒＯＮなど）、並びに、窒化膜（ＳｉＮ、ＡｌＮなど）であってもよい。
上述の実施形態において、トレンチおよびリセスを形成する手法は、ＩＣＰドライエッチングに限らず、電子サイクロトロン共鳴−反応性イオンエッチング（ＥＣＲ−ＲＩＥ：Electron Cyclotron Resonance - Reactive Ion Etching）など他のドライエッチングであってもよい。
上述の実施形態において、各電極の材質は、上述の材質に限らず、他の材質であってもよい。
１００…半導体装置
１１０…基板
１１１…バッファ層
１１４，１１６，１１７，１１８…半導体層
１２１，１２３…コンタクトホール
１３０…ゲート絶縁膜
１３１…第１のゲート絶縁膜
１３２…第２のゲート絶縁膜
１４１…ソース電極
１４２…ゲート電極
１４３…ドレイン電極
２００…半導体装置
２１０…基板
２１２，２１４，２１６…半導体層
２２１…コンタクトホール
２２２…トレンチ
２２４…リセス
２３０…ゲート絶縁膜
２３１…第１のゲート絶縁膜
２３２…第２のゲート絶縁膜
２４１…ソース電極
２４２…ゲート電極
２４３…ドレイン電極
２４４…ボディ電極
３００…半導体装置
３１４，３１６…半導体層
３２２…トレンチ
３２４…リセス
３３０…ゲート絶縁膜
３３１…第１のゲート絶縁膜
３３２…第２のゲート絶縁膜
３４１…ソース電極
３４２…ゲート電極
３４３…ドレイン電極
３４４…ボディ電極
４００…試料
４１０…基板
４３１…第１の絶縁膜
４３２…第２の絶縁膜

Claims (9)

  1. 縦型トレンチＭＯＳＦＥＴの製造方法であって、
    窒化ガリウム（ＧａＮ）から成る半導体層に、ドライエッチングによってトレンチを形成し、
    前記ドライエッチングによって損傷した前記半導体層の表面を、ＴＭＡＨによるウェットエッチングによって除去し、
    前記ウェットエッチングが行なわれた前記半導体層の上に、酸化物から主に成る第１のゲート絶縁膜を、オゾンを酸化剤として用いた原子層堆積法によって形成し、
    前記第１のゲート絶縁膜の上に、酸化物から主に成る第２のゲート絶縁膜を、酸素プラズマを酸化剤として用いた原子層堆積法によって形成し、
    前記第２のゲート絶縁膜の上にゲート電極を形成し、
    前記第１のゲート絶縁膜を形成する工程では、以下の工程ａ１〜ａ４を繰り返し、
    （工程ａ１）反応室に原料ガスを投入
    （工程ａ２）反応室から原料ガスをパージ
    （工程ａ３）反応室に酸化剤としてオゾンを投入
    （工程ａ４）反応室からオゾンをパージ
    前記第２のゲート絶縁膜を形成する工程では、以下の工程ｂ１〜ｂ５を繰り返し、
    （工程ｂ１）反応室に原料ガスを投入
    （工程ｂ２）反応室から原料ガスをパージ
    （工程ｂ３）反応室に酸化剤として酸素を投入
    （工程ｂ４）高周波電源によって反応室内にプラズマを生成
    （工程ｂ５）反応室から酸素をパージ
    前記第１のゲート絶縁膜および前記第２のゲート絶縁膜に対してアニール処理を行うことにより、前記第２のゲート絶縁膜の炭素濃度を、１×１０１９原子／ｃｍ３未満、かつ前記第１のゲート絶縁膜の水素濃度の低下の幅を、前記第２のゲート絶縁膜側の水素濃度の低下の幅よりも大きくし、前記半導体層のキャリア移動度は１０ｃｍ２／Ｖ・ｓを超える、縦型トレンチＭＯＳＦＥＴの製造方法。
  2. ２ｎｍ以上２０ｎｍ以下の膜厚で前記第１のゲート絶縁膜を形成する、請求項１に記載の縦型トレンチＭＯＳＦＥＴの製造方法。
  3. 前記第２のゲート絶縁膜を前記第１のゲート絶縁膜より厚く形成する、請求項１または請求項２に記載の縦型トレンチＭＯＳＦＥＴの製造方法。
  4. 請求項１から請求項３までのいずれか一項に記載の縦型トレンチＭＯＳＦＥＴの製造方法であって、
    前記第１のゲート絶縁膜を形成する前に、前記半導体層の厚さ方向に落ち込んだ溝部を前記半導体層に形成し、
    前記第１のゲート絶縁膜および前記第２のゲート絶縁膜を、前記溝部の外側から内側にわたって形成する、縦型トレンチＭＯＳＦＥＴの製造方法。
  5. 前記第１のゲート絶縁膜および前記第２のゲート絶縁膜を形成する際、前記半導体層の温度を２００℃以上６００℃以下に維持する、請求項１から請求項４までのいずれか一項に記載の縦型トレンチＭＯＳＦＥＴの製造方法。
  6. ２原子％以上３０原子％以下のオゾンを含有する酸化剤を用いた原子層堆積法によって前記第１のゲート絶縁膜を形成する、請求項１から請求項５までのいずれか一項に記載の縦型トレンチＭＯＳＦＥＴの製造方法。
  7. ２００Ｗ以上２０００Ｗ以下の高周波電源による酸素プラズマを酸化剤として用いた原子層堆積法によって前記第２のゲート絶縁膜を形成する、請求項１から請求項６までのいずれか一項に記載の縦型トレンチＭＯＳＦＥＴの製造方法。
  8. 前記第１のゲート絶縁膜および前記第２のゲート絶縁膜に対して３００℃以上９００℃以下でアニール処理を行う、請求項１から請求項７までのいずれか一項に記載の縦型トレンチＭＯＳＦＥＴの製造方法。
  9. 前記アニール処理前における前記第２のゲート絶縁膜の炭素濃度は、１×１０１９原子／ｃｍ３以上であり、
    前記アニール処理後における前記第２のゲート絶縁膜の炭素濃度は、１×１０１９原子／ｃｍ３未満である、請求項１から請求項８までのいずれか一項に記載の縦型トレンチＭＯＳＦＥＴの製造方法。
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