JP6540228B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
近年、ＨＰＣ（High Performance Computing）やサーバの高機能化などに伴って、半導体チップを積層させて実装する３次元実装やインタポーザを用いて半導体チップを積層させて実装する２．５次元実装といった高集積技術が注目されている。
これらの３次元実装や２．５次元実装では、半導体チップ同士又は半導体チップとインタポーザとを電気的に接続するのにフリップチップ接続が用いられる。
そして、半導体チップやインタポーザに、半導体基板の裏面側から半導体基板を貫通する貫通電極を設け、この貫通電極を半導体基板の表面側に設けられた配線層に含まれる配線に接続することが行なわれる。
特開２０１４−１１２４８号公報 特開２０１０−１０３４３３号公報
しかしながら、貫通電極は、体積が大きい。また、貫通電極の材料は半導体基板の材料に比べて熱膨張係数が大きい。このため、例えば製造プロセス中の熱によって膨張・収縮が繰り返されることで、貫通電極と配線との接続部の界面に応力が生じ、接続部の界面で剥離が生じてしてしまう場合があり（例えば図１３、図１４参照）、歩留まりや信頼性の低下を招くことになる。
この場合、例えば、貫通電極と配線との接続部の界面に生じる応力を緩和し、接続部の界面で剥離が生じてしまうのを抑制するために、貫通電極が接続される配線に貫通電極の側へ突出する突起部を設けることが考えられる。
しかしながら、突起部を構成する材料の熱膨張係数が貫通電極の材料の熱膨張係数よりも大きいと、貫通電極と配線との接続部の界面に生じる応力は緩和されず、接続部の界面で剥離が生じてしまうのを抑制することはできない。
また、突起部が金属材料によって形成されていると、貫通電極を形成する領域をエッチングする際に、金属材料からなる突起部に電界が集中し（例えば図１５参照）、突起部が設けられている配線を介してトランジスタなどを含む回路にダメージ（チャージダメージ）を与えるおそれがあり、歩留まりや信頼性の低下を招くことになる。
そこで、貫通電極と配線との接続部の界面に生じる応力を緩和し、接続部の界面で剥離が生じてしまうのを抑制して、歩留まりや信頼性を向上させたい。
本半導体装置は、半導体基板と、半導体基板の表面側に設けられた配線層と、半導体基板の裏面側から半導体基板を貫通し、配線層に含まれる配線に接続される貫通電極と、配線層に含まれる配線の貫通電極に接続される部分に貫通電極の側へ突出するように設けられ、貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部と、半導体基板の表面側に設けられ、トランジスタ、半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域、トランジスタに接続されたプラグ及び絶縁膜を含む回路層とを備え、応力緩和部は、素子分離領域を構成する絶縁材料と同一の絶縁材料からなる部分と、絶縁膜の材料と同一の絶縁材料からなる部分と、プラグの材料と同一の材料からなる部分とを備える。
本半導体装置の製造方法は、表面側に配線層を備える半導体基板の裏面側から半導体基板を貫通し、配線層に含まれる配線に接続される貫通電極を形成する領域をエッチングして、配線層に含まれる配線の貫通電極に接続される部分に貫通電極の側へ突出し、貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部が形成されるように、貫通穴を形成する工程と、貫通電極を形成する領域に形成された貫通穴に貫通電極の材料を埋め込んで貫通電極を形成する工程と、半導体基板の表面側に、トランジスタ、半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域、トランジスタに接続されたプラグ及び絶縁膜を含む回路層を形成する工程とを含み、回路層を形成する工程において、素子分離領域を形成する際に、応力緩和部の素子分離領域を構成する絶縁材料と同一の絶縁材料からなる部分を形成し、プラグを形成する際に、応力緩和部の素子分離領域を構成する絶縁材料と同一の絶縁材料からなる部分の上に、プラグの材料と同一の材料からなる部分を形成し、その後、絶縁膜で覆い、貫通穴を形成する工程において、素子分離領域を構成する絶縁材料と同一の絶縁材料からなる部分と、絶縁膜の材料と同一の絶縁材料からなる部分と、プラグの材料と同一の材料からなる部分とを備える応力緩和部が形成される。
したがって、本半導体装置及びその製造方法によれば、貫通電極と配線との接続部の界面に生じる応力を緩和し、接続部の界面で剥離が生じてしまうのを抑制して、歩留まりや信頼性を向上させることができるという利点がある。
（Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の構成を示す模式図であり、（Ａ）は断面図であり、（Ｂ）は応力緩和部が設けられた配線（パッド）を貫通電極が設けられる側から見た平面図である。 （Ａ）〜（Ｃ）は、本実施形態にかかる半導体装置に備えられる、応力緩和部が設けられた配線（パッド）を、貫通電極が設けられる側から見た模式的平面図である。 本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本発明の課題を説明するための模式的断面図である。 （Ａ）、（Ｂ）は、本発明の課題を説明するための図であり、（Ｂ）は（Ａ）の四角で囲った部分の拡大図である。 本発明の課題を説明するための模式的断面図である。 本実施形態にかかる半導体装置の第１変形例の構成を示す模式的断面図である。 本実施形態にかかる半導体装置の第２変形例の構成を示す模式的断面図である。
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図１５を参照しながら説明する。
本実施形態にかかる半導体装置は、図１（Ａ）に示すように、半導体基板１と、半導体基板１の表面側に設けられた配線層２と、半導体基板１の裏面側から半導体基板１を貫通し、配線層２に含まれる配線２Ｘに接続される貫通電極３とを備える。なお、図１（Ａ）では、貫通電極３の周囲、即ち、貫通穴の側壁に形成される絶縁層は図示を省略している。また、図１中、符号５Ｆはゲート電極を示している。
そして、配線層２に含まれる配線２Ｘの貫通電極３に接続される部分に貫通電極３の側へ突出するように設けられ、貫通電極３の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部４を備える。
ここでは、応力緩和部４は突起形状（突起状構造）になっている。このため、応力緩和部４を突起部ともいう。
また、ここでは、図１（Ａ）、図１（Ｂ）に示すように、応力緩和部４として、複数の応力緩和部４が設けられている。つまり、配線層２に含まれる配線の中の貫通電極３に接続されるパッド（電極）２Ｘに、突起形状の応力緩和部４として、柱状の応力緩和部４Ｘが複数設けられている。
なお、これに限られるものではなく、例えば図２（Ａ）に示すように、配線層２に含まれる配線の中の貫通電極３に接続されるパッド（電極）２Ｘに、突起形状の応力緩和部４として、貫通電極３の径方向に延び、かつ、直交するように設けられた板状の応力緩和部４Ｙを設けても良い。また、例えば図２（Ｂ）に示すように、配線層２に含まれる配線の中の貫通電極３に接続される複数の配線２Ｙに、突起形状の応力緩和部４として、柱状の応力緩和部４Ｘを複数設けても良い。また、例えば図２（Ｃ）に示すように、配線層２に含まれる配線の中の貫通電極３に接続される複数の配線２Ｙに、突起形状の応力緩和部４として、複数の配線２Ｙに直交する方向へ延びるように設けられた板状の応力緩和部４Ｚを複数設けても良い。但し、抵抗の増加を抑えながら、応力緩和効果を得るためには、貫通電極３と配線２Ｘ，２Ｙとの接続部の界面に沿う方向のサイズ（例えば直径）を小さくした柱状の応力緩和部４Ｘを複数設けるのが好ましい。
この応力緩和部４は、貫通電極３と配線２Ｘとの接続部の界面に生じる応力を緩和する部分である。この応力緩和部４は、貫通電極３の材料よりも熱膨張係数の小さい材料からなる部分を含むため、貫通電極３と配線２Ｘとの接続部の界面に生じる応力（熱応力）が緩和される。
特に、この応力緩和部４によって、体積の大きい貫通電極３の長さ方向の変形に起因して生じる応力を緩和することができる。つまり、応力緩和部４によって、体積の大きい貫通電極３の長さ方向の変形に起因して生じる応力を貫通電極３と配線２Ｘとの接続部の界面に沿う方向（面内方向）に逃がすことで、この応力を緩和することができる。これにより、貫通電極３と配線２Ｘとの接続部（接合部）の界面で剥離が生じてしまうのを抑制することができる。
また、この応力緩和部４は、絶縁材料からなる部分４Ａ，４Ｂを含み、突起形状の応力緩和部４と配線２Ｘとが電気的に分離されるため、貫通電極３を形成する領域をエッチングする際に突起形状の応力緩和部４に電界が集中してトランジスタなどを含む回路にダメージを与えるのを防止することができる。
このように、回路にダメージを与えるのを防止しながら、貫通電極３と配線２Ｘとの接続部の界面に生じる応力を緩和し、接続部の界面で剥離が生じてしまうのを抑制して、歩留まりや信頼性を向上させることができる。
本実施形態では、図１（Ａ）に示すように、半導体基板１の表面側に設けられ、トランジスタ５Ａ、半導体基板１に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域５Ｂ及び絶縁膜５Ｃを含む回路層５を備える。
そして、応力緩和部４は、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａと、絶縁膜５Ｃの材料と同一の絶縁材料からなる部分４Ｂとを備える。この場合、応力緩和部４は、先端部に絶縁材料からなる部分４Ａを備えることになる。また、応力緩和部４は、複数の絶縁材料からなる部分４Ａ，４Ｂを備えることになる。この場合、応力緩和部４の素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａは、素子分離領域５Ｂと同じ厚さ方向位置に設けられることになる。このため、配線層２に含まれる配線２Ｘの貫通電極３が接続される部分に貫通電極３の側へ突出するように設けられる応力緩和部４の高さ（突出高さ）を高くすることができる。これにより、応力緩和効果を高めることができる。
ここでは、半導体基板１は、シリコン（Ｓｉ）基板である。また、貫通電極３は、銅（Ｃｕ）からなる貫通電極（金属貫通電極）である。つまり、貫通電極３の材料は銅である。このように、貫通電極３は、シリコン基板１を貫通するシリコン貫通電極（ＴＳＶ；Through Silicon Via）である。なお、貫通電極３は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮなどのシード層３Ａを備えるものとしても良い。
また、配線層２に含まれる配線２Ａ（２Ｘ）は、銅（Ｃｕ）からなる配線（Ｃｕ配線；金属配線）である。つまり、配線層２は、Ｃｕ配線２Ａ（２Ｘ）を絶縁膜（層間絶縁膜）２Ｂで埋め込んだ構造になっている。なお、ここでは、配線層２は、多層配線構造になっているため、多層配線層ともいう。
ここで、配線２Ａとしては、例えば、Ｃｕ、Ａｌ、ＣｕＡｌ、ＣｕＭｎ、Ｗ、Ｍｏ、Ｒｕなどからなる配線が用いられる。また、配線２Ａは、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｃｏ、Ｒｕなどからなるバリア層や例えばＮｉＰ、ＮｉＰＷ、ＣｏＷ、ＣｏＷＰ、Ｒｕなどからなるキャップ層を備えるものとしても良い。また、配線層２を構成する絶縁膜２Ｂとしては、例えば、酸化シリコン（ＳｉＯ）、酸窒化シリコン（ＳｉＯＮ）、酸炭化シリコン（ＳｉＯＣ）、炭窒化シリコン（ＳｉＣＮ）などからなる膜やこれらのポーラス膜などの絶縁膜が用いられる。
また、シリコン基板１の表面側に、トランジスタ５Ａなどを含む回路（ここではＬＳＩ）が設けられている。また、シリコン基板１に設けられた素子分離用溝を絶縁材料である酸化シリコン（例えばＳｉＯ２）で埋め込んで素子分離領域５Ｂが設けられている。さらに、これらが絶縁膜５Ｃであるシリコン酸化膜（例えばＳｉＯＸ膜）で覆われている。このようにして、シリコン基板１の表面側に、トランジスタ５Ａ、素子分離領域５Ｂ及び絶縁膜５Ｃを含む回路層５が設けられている。
また、応力緩和部４は、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料である酸化シリコン（例えばＳｉＯ２）からなる部分４Ａと、絶縁膜５Ｃであるシリコン酸化膜（例えばＳｉＯＸ膜）の材料と同一の絶縁材料からなる部分４Ｂとを備える。
なお、素子分離領域５Ｂを構成する絶縁材料としては、例えば、酸化シリコン（ＳｉＯ；例えばＳｉＯ２）、窒化シリコン（ＳｉＮ；例えばＳｉ３Ｎ４）などの絶縁材料を用いることができる。また、絶縁膜５Ｃの材料には、例えば、酸化シリコン（ＳｉＯ；例えばＳｉＯＸ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、フッ素ドープ酸化シリコン［例えばＦＳＧ（Fluorosilicate glass）］、リンドープ酸化シリコン［例えばＰＳＧ（Phosphosilicate glass）］、ボロンリンドープ酸化シリコン［例えばＢＰＳＧ（Borophosphosilicate glass）］などの絶縁材料が用いられる。
また、応力緩和部４は、貫通電極３の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含んでいれば良く、例えば、貫通電極３の材料よりも熱膨張係数の小さい絶縁材料からなる部分には、Ｓｉ、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＡｌＯ、Ｃなどの絶縁材料を用いることができる。
ところで、上述のように構成しているのは、以下の理由による。
まず、貫通電極３（例えばＴＳＶ）は、体積が大きい。また、貫通電極３の材料（例えばＣｕ）は半導体基板１の材料（例えばＳｉ）に比べて熱膨張係数が大きい。このため、例えば裏面プロセスやその後の３次元積層の接合プロセスなどの製造プロセス中の熱によって、図１３（Ａ）、図１３（Ｂ）に示すように、膨張・収縮が繰り返されることで、貫通電極３と配線２Ｘとの接続部の界面に応力が生じ、接続部の界面で剥離が生じてしてしまう場合がある。例えば、図１４（Ａ）の四角で囲んだ部分を拡大して示す図１４（Ｂ）の矢印で示す位置に示すように、接続部の界面で剥離が生じてしまうことになる。また、貫通電極が塑性変形してしまう場合もある。これにより、歩留まりや信頼性の低下を招くことになる。
また、例えば後述するように、ビアラスト方式で貫通電極を形成する場合、貫通電極を形成する領域をエッチングすることによって形成された貫通穴の底面、即ち、貫通電極と配線層に含まれる配線との接合面をクリーンな状態にすることが難しい。このため、貫通電極と配線層に含まれる配線との接続部の界面の密着性を良くするのが難しい。したがって、上述のように、貫通電極と配線との接続部の界面で剥離が生じてしまうことになる。
また、例えば、貫通電極と配線との接続部の界面に生じる応力を緩和し、接続部の界面で剥離が生じてしまうのを抑制するために、例えば図１５に示すように、貫通電極が接続される配線２Ｘに貫通電極の側へ突出する突起部２０を設けることも考えられる。
しかしながら、突起部２０を構成する材料の熱膨張係数が貫通電極の材料の熱膨張係数よりも大きいと、貫通電極と配線との接続部の界面に生じる応力は緩和されず、接続部の界面で剥離が生じてしまうのを抑制することはできない。この場合、突起部２０に生じる応力が大きくなり、接続部の界面での剥離の起点となってしまう場合もある。
また、突起部２０が金属材料によって形成されていると、貫通電極を形成する領域をエッチングする際に、図１５に示すように、金属材料からなる突起部２０に電界が集中し、突起部２０が設けられている配線２Ｘを介してトランジスタ５Ａなどを含む回路にダメージ（チャージダメージ）を与えるおそれがあり、歩留まりや信頼性の低下を招くことになる。
そこで、貫通電極３と配線２Ｘとの接続部の界面に生じる応力を緩和し、接続部の界面で剥離が生じてしまうのを抑制して、歩留まりや信頼性を向上させるべく、上述のような構成を採用している。つまり、配線層２に含まれる配線２Ｘの貫通電極３に接続される部分に貫通電極３の側へ突出するように設けられ、貫通電極３の材料よりも熱膨張係数の小さい絶縁材料からなる部分４Ａ，４Ｂを含む応力緩和部４を設けている。
次に、本実施形態にかかる半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、表面側に配線層２を備える半導体基板１の裏面側から半導体基板１を貫通し、配線層２に含まれる配線２Ｘに接続される貫通電極３を形成する領域をエッチングして、配線層２に含まれる配線２Ｘの貫通電極３に接続される部分に貫通電極３の側へ突出し、貫通電極３の材料よりも熱膨張係数の小さい絶縁材料からなる部分４Ａ，４Ｂを含む応力緩和部４が形成されるように、貫通穴３Ｘを形成する工程（図４参照）と、貫通電極３を形成する領域に形成された貫通穴３Ｘに貫通電極３の材料を埋め込んで貫通電極３を形成する工程（図６参照）とを含む。
本実施形態では、半導体基板１の表面側に、トランジスタ５Ａ、半導体基板１に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域５Ｂ及び絶縁膜５Ｃを含む回路層５を形成する工程（図３参照）を含む。そして、回路層５を形成する工程において、素子分離領域５Ｂを形成する際に、応力緩和部４の素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａを形成する（図３参照）。また、貫通穴３Ｘを形成する工程において、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａと、絶縁膜５Ｃの材料と同一の絶縁材料からなる部分４Ｂとを備える応力緩和部４が形成される（図４参照）。
以下、図３〜図１２を参照しながら、具体的に説明する。
ここでは、ビアラスト方式でＴＳＶ（貫通電極）を有するＬＳＩチップ（半導体チップ）を形成し、２つのＬＳＩチップを積層し、これをパッケージ基板上に実装して、３次元積層ＬＳＩパッケージを製造する場合を例に挙げて説明する。
まず、図７（Ａ）に示すように、シリコンウェハ（シリコン基板；半導体基板）１上に、トランジスタ等を含む回路（ＬＳＩ）を形成し、この回路面上に、配線層２を形成する。
ここでは、図３に示すように、シリコンウェハ１の表面側にトランジスタ５Ａやプラグ５Ｄなどを含む回路（ＬＳＩ）を形成する。また、シリコンウェハ１に素子分離用溝を形成し、これを絶縁材料である酸化シリコン（例えばＳｉＯ２）で埋め込んで素子分離領域５Ｂを形成する。そして、これらを絶縁膜５Ｃであるシリコン酸化膜（例えばＳｉＯＸ膜）で覆って、シリコンウェハ１の表面側に、トランジスタ５Ａ、素子分離領域５Ｂ及び絶縁膜５Ｃを含む回路層５を形成する。ここでは、プラグ５Ｄの材料はタングステン（Ｗ）である。また、絶縁膜５Ｃの厚さは約０．３μｍである。なお、図３中、符号５Ｆはゲート電極を示している。
特に、本実施形態では、素子分離領域５Ｂを形成する際に、これと同時に、かつ、同様の方法で、ウェハ１のＴＳＶ３を形成する領域に、応力緩和部４を形成するための溝を形成し、これを絶縁材料である酸化シリコン（例えばＳｉＯ２）で埋め込んで、応力緩和部４の素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料である酸化シリコン（例えばＳｉＯ２）からなる部分４Ａを形成する。このように、応力緩和部４の一部分を素子分離領域５Ｂと同様に形成することで、配線層２に含まれる最下層のＣｕ配線２ＸのＴＳＶ３が接続される部分にＴＳＶ３の側へ突出するように設けられる応力緩和部４の高さ（突出高さ）を高くすることができる［図１（Ａ）参照］。これにより、応力緩和効果を高めることができる。
また、この回路層５上に、配線層２として、パッド（電極）２Ｘを含むＣｕ配線２Ａを絶縁膜２Ｂで埋め込んだ多層配線構造を有する多層配線層を形成する。ここでは、Ｃｕ配線２Ａのバリア層（バリアメタル）２ＣとしてＴｉＮ／Ｔｉ積層膜を形成している。また、一層の配線２Ａの厚さは約０．３μｍである。
そして、図７（Ａ）に示すように、配線層２上に、端子としてマイクロバンプ６を形成する。ここでは、配線層２上に、Ｃｕピラー６Ａを形成し、このＣｕピラー６Ａ上にはんだ６Ｂを設けることによって、マイクロバンプ６を形成する。このようにして、マイクロバンプ６を有するウェハ（ＬＳＩウェハ）１を作製する。
ここで、シリコンウェハ１は、厚さが約７７５μｍであり、サイズが約３００ｍｍである。また、マイクロバンプ６は、径が約４０μｍであり、ピッチが約８０μｍである。また、マイクロバンプ６の高さは、Ｃｕピラー部分が約２０μｍであり、はんだ部分が約１５μｍである。
次に、図７（Ｂ）に示すように、例えばＳｉやガラス等のサポート基板（サポートウェハ）７上に、仮接着剤８を用いて、上述のマイクロバンプ６を有するウェハ１を、マイクロバンプ６が設けられている側を下側にして、仮接着（Temporary bonding）する。ここで、仮接着剤８の厚さは約６０μｍである。また、サポート基板７の厚さは約７７５μｍである。
次に、図８（Ａ）に示すように、例えばバックグラインディング（ＢＧ：Back grinding）やＣＭＰ（Chemical Mechanical Polishing）によって、ウェハ１の裏面を研磨して、ウェハ１を薄化する。ここでは、ウェハ１の厚さを約１００μｍにする。
次に、図８（Ｂ）、図４に示すように、ウェハ１の裏面側からウェハ１及び絶縁膜５Ｃをエッチングして、ＴＳＶ３を形成する領域に貫通穴３Ｘを形成する。ここでは、まず、ウェハ１の裏面側にハードマスクを形成し、レジストをパターニングし、ハードマスクをエッチングし、パターニングされたハードマスクを用いてウェハ１及び絶縁膜５Ｃをエッチングして、ＴＳＶ３を形成する領域に貫通穴３Ｘを形成する。ここで、ハードマスクは厚さ約１μｍのＳｉＯ膜である。また、ＴＳＶ３を形成する領域に形成される貫通穴３Ｘの径は約１０μｍである。
特に、本実施形態では、上述のように、ＴＳＶ３を形成する領域に、応力緩和部４の素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料である酸化シリコン（例えばＳｉＯ２）からなる部分４Ａが形成されている（図３参照）。このため、図４に示すように、ＴＳＶ３を形成する領域をエッチングして貫通穴３Ｘを形成する際に、応力緩和部４の素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料である酸化シリコン（例えばＳｉＯ２）からなる部分４Ａはエッチングされずに残り、さらに、この部分４Ａがマスクとなって、この部分４Ａに対応する箇所の絶縁膜５Ｃであるシリコン酸化膜（例えばＳｉＯＸ膜）も残る。
これにより、ＴＳＶ３を形成する領域に、配線層２に含まれる最下層のＣｕ配線２Ｘから突出するように、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料である酸化シリコン（例えばＳｉＯ２）からなる部分４Ａと、絶縁膜５Ｃであるシリコン酸化膜（例えばＳｉＯＸ膜）の材料と同一の絶縁材料からなる部分４Ｂとを備える応力緩和部４が形成される。ここでは、応力緩和部４として、配線層２に含まれるＣｕ配線２Ａの中のＴＳＶ３に接続されるＣｕパッド（Ｃｕ電極）２Ｘに、ＴＳＶ３を形成する領域に突出するように、柱状の応力緩和部４Ｘが複数形成される［図１（Ｂ）参照］。
次に、図９（Ａ）、図５に示すように、ウェハ１の裏面上に、例えばＣＶＤ法によって、絶縁層９を形成する。この場合、ウェハ１の裏面側にはＴＳＶ３を形成する領域に貫通穴３Ｘが形成されているため、この貫通穴３Ｘの内側（側壁及び底面）にも、絶縁層９が形成される（図５中、点線参照）。そして、ウェハ１の表面側に形成された配線層２に含まれる配線２Ｘとの接合部を開口すべく、貫通穴３Ｘの底面に形成された絶縁層９をエッチングによって除去する。この場合、貫通穴３Ｘの側壁に形成された絶縁層９は薄くなって、貫通穴３Ｘの側壁に残る。
次に、図９（Ｂ）、図６に示すように、ＴＳＶ３を形成する領域に形成された貫通穴３Ｘを含むウェハ１の裏面上に、例えばスパッタ法又はＣＶＤ法によって、シード層３Ａを形成し、ＴＳＶ３を形成する領域に形成された貫通穴３Ｘが埋め込まれるように、電解めっきによって、Ｃｕめっき層３Ｂを形成することで、ＴＳＶ３を形成する。ここでは、シード層３Ａは、Ｔｉ層、Ｃｕ層を積層して形成され、これらの厚さは、ＴＳＶ３を形成する領域に形成された貫通穴３Ｘの内壁で、それぞれ、約５０ｎｍ、約２００ｎｍである。
特に、本実施形態では、上述のように、ウェハ１のＴＳＶ３を形成する領域に、配線層２に含まれる最下層のＣｕ配線２Ｘから突出するように、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料である酸化シリコン（例えばＳｉＯ２）からなる部分４Ａと、絶縁膜５Ｃであるシリコン酸化膜（例えばＳｉＯＸ膜）の材料と同一の絶縁材料からなる部分４Ｂとを備える応力緩和部４が形成されている（図４参照）。
このため、図６に示すように、ＴＳＶ３を形成する領域に形成された貫通穴３ＸをＣｕめっき層３Ｂで埋め込んでＴＳＶ３を形成すると、この応力緩和部４もＣｕめっき層３Ｂで埋め込まれる。
これにより、配線層２に含まれるＣｕ配線２ＸのＴＳＶ３に接続される部分にＴＳＶ３の側へ突出するように、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料である酸化シリコン（例えばＳｉＯ２）からなる部分４Ａと、絶縁膜５Ｃであるシリコン酸化膜（例えばＳｉＯＸ膜）の材料と同一の絶縁材料からなる部分４Ｂとを備える応力緩和部４が形成される。
つまり、配線層２に含まれるＣｕ配線２ＸのＴＳＶ３に接続される部分にＴＳＶ３の側へ突出するように、ＴＳＶ３の材料よりも熱膨張係数の小さい絶縁材料からなる部分４Ａ，４Ｂを含む応力緩和部４が形成される。ここでは、応力緩和部４として、配線層２に含まれるＣｕ配線２Ａの中のＴＳＶ３に接続されるＣｕパッド（Ｃｕ電極）２Ｘに、ＴＳＶ３の側へ突出するように、柱状の応力緩和部４Ｘが複数形成される［図１（Ｂ）参照］。
次に、図１０（Ａ）に示すように、例えばＣＭＰによって、表面に形成されているＣｕめっき層３Ｂ及びＣｕシード層３Ａを除去して、各ＴＳＶ３を分離する。
次に、図１０（Ｂ）に示すように、ＴＳＶ３に接続されるように再配線１０を形成し、絶縁層１１で覆い、絶縁層１１に開口を設け、この開口にアンダーバンプメタル（ＵＢＭ；Under bump metal）１２を形成することで、再配線層１３を形成する。
ここでは、再配線１０は、例えばセミアディティブ法（ＳＡＰ；Semi additive process）によって形成される。つまり、例えばスパッタ法や無電解めっき法などによって、Ｔｉ層、Ｃｕ層を積層してシード層を形成した後、レジストでパターンを形成し、レジストパターンのない部分に例えば電解めっき法などによってＣｕ層を堆積させ、レジストを剥離し、残っているシード層を例えばウェットエッチング等によって除去して、再配線１０を形成する。ここでは、Ｔｉ層、Ｃｕ層の厚さは、それぞれ、約０．１μｍ、約５μｍである。また、絶縁層１１は、ポリイミド樹脂（感光性樹脂）からなり、厚さは約１０μｍである。また、アンダーバンプメタル１２は、例えばセミアディティブ法によって、Ｔｉ層、Ｃｕ層、Ｎｉ層、Ａｕ層を積層して形成され、これらの厚さは、それぞれ、約０．１μｍ、約２μｍ、約３μｍ、約０．０５μｍである。
次に、図１１（Ａ）に示すように、サポート基板７を剥離し（Debonding）、ダイシングして個片化する。これにより、ＴＳＶ３を有するＬＳＩチップが形成される。ここでは、再配線層１３の側にダイシングテープを貼り付け、サポート基板７から剥離した後、チップに個片化している。
次に、図１１（Ｂ）に示すように、個片化されたＬＳＩチップ１４を、別に用意したＬＳＩチップ１５上に載せ、リフロー処理を行なって接合して、積層チップ１６を作製する。ここでは、別に用意したＬＳＩチップ１５は、裏面研磨後にＴＳＶ３や再配線層１３を形成せずにチップ化したものである。ここで、別に用意したＬＳＩチップ１５のシリコン基板１の厚さは約３００μｍである。
次に、図１２に示すように、上述のようにして作製した積層チップ１６を、はんだバンプ１７を介して、パッケージ基板１８上に実装して、３次元積層ＬＳＩパッケージ１９を製造する。
ここでは、パッケージ基板１８上にはんだバンプ１７を形成し、その上に積層チップ１６を搭載し、リフロー炉でリフロー処理を行なって、パッケージ基板１８上に、はんだバンプ１７を介して、積層チップ１６を接合した後、アンダーフィルを注入し、樹脂封止して、３次元積層ＬＳＩパッケージ１９を製造する。ここで、はんだバンプ１７の径は約１００μｍである。また、リフロー炉でのリフロー処理は約２５０℃で約５分行なう。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、貫通電極３と配線２Ｘとの接続部の界面に生じる応力を緩和し、接続部の界面で剥離が生じてしまうのを抑制して、歩留まりや信頼性を向上させることができるという利点がある。
なお、上述の実施形態［図１（Ａ）参照］では、半導体装置を、半導体基板１の表面側に設けられ、トランジスタ５Ａ、半導体基板１に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域５Ｂ及び絶縁膜５Ｃを含む回路層５を備えるものとし、応力緩和部４を、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａと、絶縁膜５Ｃの材料と同一の絶縁材料からなる部分４Ｂとを備えるものとしているが、これに限られるものではない。
例えば図１６に示すように、半導体装置を、半導体基板１の表面側に設けられ、トランジスタ５Ａ、半導体基板１に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域５Ｂ、トランジスタ５Ａに接続されたプラグ５Ｄ及び絶縁膜５Ｃを含む回路層５を備えるものとし、応力緩和部４を、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａと、絶縁膜５Ｃの材料と同一の絶縁材料からなる部分４Ｂと、プラグ５Ｄの材料と同一の材料からなる部分４Ｃとを備えるものとしても良い。これを第１変形例という。なお、図１６中、符号５Ｆはゲート電極を示している。
この場合も、応力緩和部４は、先端部に絶縁材料からなる部分４Ａを備えることになる。また、応力緩和部４は、複数の絶縁材料からなる部分４Ａ，４Ｂを備えることになる。ここでは、プラグ５Ｄの材料は、例えばタングステン（Ｗ）などの金属材料である。このように、応力緩和部４に備えられるプラグ５Ｄの材料は金属材料であるため、配線２Ｘとの接続部における密着性を高めることができる。
この場合、プラグ５Ｄの材料と同一の材料からなる部分４Ｃは、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａ及び絶縁膜５Ｃの材料と同一の絶縁材料からなる部分４Ｂによって覆われているものとするのが好ましい。これにより、突起形状の応力緩和部４の表面側とプラグ５Ｄの材料と同一の材料からなる部分４Ｃとが電気的に分離されるため、貫通電極３を形成する領域をエッチングする際に突起形状の応力緩和部４に電界が集中してトランジスタ５Ａなどを含む回路にダメージを与えるのを防止することができる。
なお、ここでは、応力緩和部４を、プラグ５Ｄの材料である金属材料と同一の金属材料からなる部分４Ｃを含むものとしているが、これに限られるものではなく、他の金属材料からなる部分を含むものとしても良い。例えば、バリア膜の材料である金属材料（例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＴｉＷ、ＴｉＮ／Ｔｉ等の積層構造）と同一の金属材料からなる部分を含むものとしても良いし、モリブデン（Ｍｏ）などの金属材料からなる部分を含むものとしても良い。
また、ここでは、図１６に示すように、配線層２に含まれる配線の中の貫通電極３に接続されるパッド２Ｘに、突起形状の応力緩和部４として、柱状の応力緩和部４Ｘが複数設けられている場合を例に挙げて説明しているが、これに限られるものではない。
つまり、上述の実施形態の変形例の場合と同様に、パッド２Ｘに、突起形状の応力緩和部４として、貫通電極３の径方向に延び、かつ、直交するように設けられた板状の応力緩和部４Ｙを設けても良い［図２（Ａ）参照］。また、複数の配線２Ｙに、突起形状の応力緩和部４として、柱状の応力緩和部４Ｘを複数設けても良い［図２（Ｂ）参照］。また、複数の配線２Ｙに、突起形状の応力緩和部４として、複数の配線２Ｙに直交する方向へ延びるように設けられた板状の応力緩和部４Ｚを複数設けても良い［図２（Ｃ）参照］。
この第１変形例のように構成する場合、その製造方法は、半導体基板１の表面側に、トランジスタ５Ａ、半導体基板１に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域５Ｂ、トランジスタ５Ａに接続されたプラグ５Ｄ及び絶縁膜５Ｃを含む回路層５を形成する工程を含むものとする。
また、回路層５を形成する工程において、素子分離領域５Ｂを形成する際に、応力緩和部４の素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａを形成し、プラグ５Ｄを形成する際に、応力緩和部４の素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａの上に、プラグ５Ｄの材料と同一の材料からなる部分４Ｃを形成し、その後、絶縁膜５Ｃで覆うようにすれば良い。
そして、貫通穴３Ｘを形成する工程において、素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａと、絶縁膜５Ｃの材料と同一の絶縁材料からなる部分４Ｂと、プラグ５Ｄの材料と同一の材料からなる部分４Ｃとを備える応力緩和部４（４Ｘ）が形成されるようにすれば良い。
特に、貫通穴３Ｘを形成する工程において、プラグ５Ｄの材料と同一の材料からなる部分４Ｃが素子分離領域５Ｂを構成する絶縁材料と同一の絶縁材料からなる部分４Ａ及び絶縁膜５Ｃの材料と同一の絶縁材料からなる部分４Ｂによって覆われている応力緩和部４（４Ｘ）が形成されるようにするのが好ましい。
また、例えば図１７に示すように、半導体装置を、半導体基板１の表面側に設けられ、ゲート絶縁膜５Ｅを含むトランジスタ５Ａ及び絶縁膜５Ｃを含む回路層５を備えるものとし、応力緩和部４を、ゲート絶縁膜５Ｅの材料と同一の絶縁材料からなる部分４Ｄと、絶縁膜５Ｃの材料と同一の絶縁材料からなる部分４Ｂとを備えるものとしても良い。これを第２変形例という。なお、図１７中、符号５Ｆはゲート電極を示している。
この場合も、応力緩和部４は、先端部に絶縁材料からなる部分４Ｄを備えることになる。また、応力緩和部４は、複数の絶縁材料からなる部分４Ｄ，４Ｂを備えることになる。ここで、ゲート絶縁膜５Ｅの材料としては、例えばＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＬａＯ、ＺｒＯ２などの絶縁材料（金属酸化物材料）が用いられる。
また、ここでは、図１７に示すように、配線層２に含まれる配線の中の貫通電極３に接続されるパッド２Ｘに、突起形状の応力緩和部４として、柱状の応力緩和部４Ｘが複数設けられている場合を例に挙げて説明しているが、これに限られるものではない。
つまり、上述の実施形態の変形例の場合と同様に、パッド２Ｘに、突起形状の応力緩和部４として、貫通電極３の径方向に延び、かつ、直交するように設けられた板状の応力緩和部４Ｙを設けても良い［図２（Ａ）参照］。また、複数の配線２Ｙに、突起形状の応力緩和部４として、柱状の応力緩和部４Ｘを複数設けても良い［図２（Ｂ）参照］。また、複数の配線２Ｙに、突起形状の応力緩和部４として、複数の配線２Ｙに直交する方向へ延びるように設けられた板状の応力緩和部４Ｚを複数設けても良い［図２（Ｃ）参照］。
この第２変形例のように構成する場合、その製造方法は、半導体基板１の表面側に、ゲート絶縁膜５Ｅを含むトランジスタ５Ａ及び絶縁膜５Ｃを含む回路層５を形成する工程を含むものとする。
また、回路層５を形成する工程において、ゲート絶縁膜５Ｅを形成する際に、応力緩和部４のゲート絶縁膜５Ｅの材料と同一の絶縁材料からなる部分４Ｄを形成し、その後、絶縁膜５Ｃで覆うようにすれば良い。
そして、貫通穴３Ｘを形成する工程において、ゲート絶縁膜５Ｅの材料と同一の絶縁材料からなる部分４Ｄと、絶縁膜５Ｃの材料と同一の絶縁材料からなる部分４Ｂとを備える応力緩和部４（４Ｘ）が形成されるようにすれば良い。
なお、本発明は、上述した実施形態及び各変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態及び各変形例に関し、更に、付記を開示する。
（付記１）
半導体基板と、
前記半導体基板の表面側に設けられた配線層と、
前記半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる配線に接続される貫通電極と、
前記配線層に含まれる配線の前記貫通電極に接続される部分に前記貫通電極の側へ突出するように設けられ、前記貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部とを備えることを特徴とする半導体装置。
（付記２）
前記応力緩和部は、先端部に前記絶縁材料からなる部分を備えることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記応力緩和部は、複数の前記絶縁材料からなる部分を備えることを特徴とする、付記１又は２に記載の半導体装置。
（付記４）
前記半導体基板の表面側に設けられ、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域及び絶縁膜を含む回路層を備え、
前記応力緩和部は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備えることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記半導体基板の表面側に設けられ、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域、前記トランジスタに接続されたプラグ及び絶縁膜を含む回路層を備え、
前記応力緩和部は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分と、前記プラグの材料と同一の材料からなる部分とを備えることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記６）
前記プラグの材料と同一の材料からなる部分は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分及び前記絶縁膜の材料と同一の絶縁材料からなる部分によって覆われていることを特徴とする、付記５に記載の半導体装置。
（付記７）
前記半導体基板の表面側に設けられ、ゲート絶縁膜を含むトランジスタ及び絶縁膜を含む回路層を備え、
前記応力緩和部は、前記ゲート絶縁膜の材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備えることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記８）
表面側に配線層を備える半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる配線に接続される貫通電極を形成する領域をエッチングして、前記配線層に含まれる配線の前記貫通電極に接続される部分に前記貫通電極の側へ突出し、前記貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部が形成されるように、貫通穴を形成する工程と、
前記貫通電極を形成する領域に形成された前記貫通穴に前記貫通電極の材料を埋め込んで前記貫通電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
（付記９）
前記半導体基板の表面側に、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域及び絶縁膜を含む回路層を形成する工程を含み、
前記回路層を形成する工程において、前記素子分離領域を形成する際に、前記応力緩和部の前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分を形成し、その後、前記絶縁膜で覆い、
前記貫通穴を形成する工程において、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備える前記応力緩和部が形成されることを特徴とする、付記８に記載の半導体装置の製造方法。
（付記１０）
前記半導体基板の表面側に、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域、前記トランジスタに接続されたプラグ及び絶縁膜を含む回路層を形成する工程を含み、
前記回路層を形成する工程において、前記素子分離領域を形成する際に、前記応力緩和部の前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分を形成し、前記プラグを形成する際に、前記応力緩和部の前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分の上に、前記プラグの材料と同一の材料からなる部分を形成し、その後、前記絶縁膜で覆い、
前記貫通穴を形成する工程において、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分と、前記プラグの材料と同一の材料からなる部分とを備える前記応力緩和部が形成されることを特徴とする、付記８に記載の半導体装置の製造方法。
（付記１１）
前記貫通穴を形成する工程において、前記プラグの材料と同一の材料からなる部分が前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分及び前記絶縁膜の材料と同一の絶縁材料からなる部分によって覆われている前記応力緩和部が形成されることを特徴とする、付記１０に記載の半導体装置の製造方法。
（付記１２）
前記半導体基板の表面側に、ゲート絶縁膜を含むトランジスタ及び絶縁膜を含む回路層を形成する工程を含み、
前記回路層を形成する工程において、前記ゲート絶縁膜を形成する際に、前記応力緩和部の前記ゲート絶縁膜の材料と同一の絶縁材料からなる部分を形成し、その後、前記絶縁膜で覆い、
前記貫通穴を形成する工程において、前記ゲート絶縁膜の材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分とを備える前記応力緩和部が形成されることを特徴とする、付記８に記載の半導体装置の製造方法。
１ 半導体基板（シリコン基板；シリコンウェハ）
２ 配線層
２Ａ 配線（Ｃｕ配線）
２Ｂ 絶縁膜
２Ｘ 配線（パッド；Ｃｕパッド）
２Ｙ 配線
３ 貫通電極（ＴＳＶ）
３Ｘ 貫通穴
３Ａ シード層
３Ｂ Ｃｕめっき層
４ 応力緩和部
４Ｘ 柱状の応力緩和部
４Ｙ、４Ｚ 板状の応力緩和部
４Ａ 素子分離領域を構成する絶縁材料と同一の絶縁材料からなる部分
４Ｂ 絶縁膜の材料と同一の絶縁材料からなる部分
４Ｃ プラグの材料と同一の材料からなる部分
４Ｄ ゲート絶縁膜の材料と同一の絶縁材料からなる部分
５ 回路層
５Ａ トランジスタ
５Ｂ 素子分離領域
５Ｃ 絶縁膜
５Ｄ プラグ
５Ｅ ゲート絶縁膜
５Ｆ ゲート電極
６ マイクロバンプ
６Ａ Ｃｕピラー
６Ｂ はんだ
７ サポート基板
８ 仮接着剤
９ 絶縁層
１０ 再配線
１１ 絶縁層
１２ アンダーバンプメタル
１３ 再配線層
１４ ＬＳＩチップ
１５ 別に用意したＬＳＩチップ
１６ 積層チップ
１７ はんだバンプ
１８ パッケージ基板
１９ ３次元積層ＬＳＩパッケージ
２０ 突起部

Claims (6)

  1. 半導体基板と、
    前記半導体基板の表面側に設けられた配線層と、
    前記半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる配線に接続される貫通電極と、
    前記配線層に含まれる配線の前記貫通電極に接続される部分に前記貫通電極の側へ突出するように設けられ、前記貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部と、
    前記半導体基板の表面側に設けられ、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域、前記トランジスタに接続されたプラグ及び絶縁膜を含む回路層とを備え、
    前記応力緩和部は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分と、前記プラグの材料と同一の材料からなる部分とを備えることを特徴とする半導体装置。
  2. 前記応力緩和部は、先端部に前記絶縁材料からなる部分を備えることを特徴とする、請求項１に記載の半導体装置。
  3. 前記応力緩和部は、複数の前記絶縁材料からなる部分を備えることを特徴とする、請求項１又は２に記載の半導体装置。
  4. 前記プラグの材料と同一の材料からなる部分は、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分及び前記絶縁膜の材料と同一の絶縁材料からなる部分によって覆われていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 表面側に配線層を備える半導体基板の裏面側から前記半導体基板を貫通し、前記配線層に含まれる配線に接続される貫通電極を形成する領域をエッチングして、前記配線層に含まれる配線の前記貫通電極に接続される部分に前記貫通電極の側へ突出し、前記貫通電極の材料よりも熱膨張係数の小さい絶縁材料からなる部分を含む応力緩和部が形成されるように、貫通穴を形成する工程と、
    前記貫通電極を形成する領域に形成された前記貫通穴に前記貫通電極の材料を埋め込んで前記貫通電極を形成する工程と、
    前記半導体基板の表面側に、トランジスタ、前記半導体基板に設けられた素子分離用溝を絶縁材料で埋め込んで設けられた素子分離領域、前記トランジスタに接続されたプラグ及び絶縁膜を含む回路層を形成する工程とを含み、
    前記回路層を形成する工程において、前記素子分離領域を形成する際に、前記応力緩和部の前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分を形成し、前記プラグを形成する際に、前記応力緩和部の前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分の上に、前記プラグの材料と同一の材料からなる部分を形成し、その後、前記絶縁膜で覆い、
    前記貫通穴を形成する工程において、前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分と、前記絶縁膜の材料と同一の絶縁材料からなる部分と、前記プラグの材料と同一の材料からなる部分とを備える前記応力緩和部が形成されることを特徴とする半導体装置の製造方法。
  6. 前記貫通穴を形成する工程において、前記プラグの材料と同一の材料からなる部分が前記素子分離領域を構成する前記絶縁材料と同一の絶縁材料からなる部分及び前記絶縁膜の材料と同一の絶縁材料からなる部分によって覆われている前記応力緩和部が形成されることを特徴とする、請求項５に記載の半導体装置の製造方法。
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