JP6608672B2 - 半導体装置及びその製造方法、リードフレーム及びその製造方法 - Google Patents

半導体装置及びその製造方法、リードフレーム及びその製造方法 Download PDF

Info

Publication number
JP6608672B2
JP6608672B2 JP2015214850A JP2015214850A JP6608672B2 JP 6608672 B2 JP6608672 B2 JP 6608672B2 JP 2015214850 A JP2015214850 A JP 2015214850A JP 2015214850 A JP2015214850 A JP 2015214850A JP 6608672 B2 JP6608672 B2 JP 6608672B2
Authority
JP
Japan
Prior art keywords
lead frame
semiconductor device
sealing resin
uneven
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015214850A
Other languages
English (en)
Other versions
JP2017085049A (ja
Inventor
真太郎 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2015214850A priority Critical patent/JP6608672B2/ja
Priority to US15/290,100 priority patent/US10043739B2/en
Priority to TW105133180A priority patent/TWI719067B/zh
Priority to CN201610915103.XA priority patent/CN106847782B/zh
Publication of JP2017085049A publication Critical patent/JP2017085049A/ja
Application granted granted Critical
Publication of JP6608672B2 publication Critical patent/JP6608672B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/657—Shapes or dispositions of interconnections on sidewalls or bottom surfaces of the package substrates, interposers or redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/464—Additional interconnections in combination with leadframes
    • H10W70/465—Bumps or wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/04—Manufacture or treatment of leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/04—Manufacture or treatment of leadframes
    • H10W70/042—Etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/04—Manufacture or treatment of leadframes
    • H10W70/048—Mechanical treatments, e.g. punching, cutting, deforming or cold welding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H10W70/417—Bonding materials between chips and die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/435—Shapes or dispositions of insulating layers on leadframes, e.g. bridging members
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/456—Materials
    • H10W70/457—Materials of metallic layers on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5525—Materials of bond wires comprising metals or metalloids, e.g. silver comprising copper [Cu]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/014—Manufacture or treatment using batch processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、半導体装置及びその製造方法、リードフレーム及びその製造方法に関する。
リードフレームに半導体チップを搭載し、樹脂で封止した半導体装置が知られている。一例として、円柱状又は角柱状の端子部の一端側を樹脂部で封止し、他端側を樹脂部から露出させた半導体装置を挙げることができる。この半導体装置では、端子部の一端側は樹脂部内でボンディングワイヤにより半導体チップと接続されており、端子部の他端側はめっき膜で被覆されて外部接続可能に構成されている。この半導体装置の製造工程では、金属製の板材を下面側からエッチングすることにより端子部を形成する。
特開２００１−２４１３５号公報
しかしながら、上記の半導体装置のように、金属製の板材を下面側からエッチングして端子部を形成する場合、端子部に抜け防止構造（アンカー）を設けることができない。そのため、端子部が樹脂部から脱落するおそれがあった。
本発明は、上記の点に鑑みてなされたものであり、端子部が樹脂部から脱落するおそれを低減させた半導体装置を提供することを課題とする。
本半導体装置は、柱状の端子部を備えたリードフレームと、前記リードフレームに搭載された半導体チップと、前記リードフレーム及び前記半導体チップを被覆する封止樹脂と、を有し、前記端子部の一方の端面側は前記封止樹脂に被覆され、他方の端面側は前記封止樹脂から突出し、前記端子部の側面に、前記一方の端面側に向いた段差面が形成され、前記段差面には凹凸部が形成され、前記段差面は前記封止樹脂に被覆され、前記凹凸部における凹部の平面形状は直径０．０２ｍｍ以上０．０６０ｍｍ以下の円、又は、直径０．０２ｍｍ以上０．０６０ｍｍ以下の外接円に接する多角形であり、表面積がＳ ０ の平坦面に凹凸部を形成し、凹凸部の表面積がＳであった場合のＳ ０ とＳとの比率Ｓ／Ｓ ０ が１．７以上であることを要件とする。
開示の技術によれば、端子部が樹脂部から脱落するおそれを低減させた半導体装置を提供できる。
第１の実施の形態に係る半導体装置を例示する図である。 Ｓレシオについて説明する図である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 第２の実施の形態に係る半導体装置を例示する図である。 第２の実施の形態に係る半導体装置の製造工程を例示する図である。 第３の実施の形態に係る半導体装置を例示する図である。 第３の実施の形態に係る半導体装置の製造工程を例示する図である。 第４の実施の形態に係る半導体装置を例示する図である。 第４の実施の形態に係る半導体装置の製造工程を例示する図である。 変形例１に係る半導体装置を例示する図である。 変形例２に係る半導体装置を例示する図である。 変形例２に係る半導体装置の製造工程を例示する図である。 変形例３に係る半導体装置を例示する図である。 変形例３に係る半導体装置の製造工程を例示する図である。 変形例４に係る半導体装置を例示する図である。 変形例４に係る半導体装置の製造工程を例示する図である。 変形例５に係る半導体装置を例示する図である。 変形例５に係る半導体装置の製造工程を例示する図である。 変形例６に係る半導体装置を例示する図である。 変形例７に係る半導体装置を例示する図である。 変形例７に係る半導体装置の製造工程を例示する図である。 変形例８に係る半導体装置を例示する図である。 変形例８に係る半導体装置の製造工程を例示する図である。 カップシェア試験の試験用サンプル等について説明する図である。 実施例１に係るカップシェア試験の結果を例示する図である。 実施例２に係るカップシェア試験の結果を例示する図である。 実施例３に係るカップシェア試験の結果を例示する図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る半導体装置の構造］
まず、第１の実施の形態に係る半導体装置の構造について説明する。図１は、第１の実施の形態に係る半導体装置を例示する図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿う断面図、図１（ｃ）は図１（ｂ）のＢの部分拡大断面図、図１（ｄ）は図１（ｂ）のＢの部分拡大平面図である。但し、図１（ａ）では、便宜上、金属線３０及び樹脂部４０の図示は省略されている。又、図１（ｄ）では、便宜上、樹脂部４０の図示は省略されている。
図１を参照するに、半導体装置１は、大略すると、リードフレーム１０と、半導体チップ２０と、金属線３０（ボンディングワイヤ）と、樹脂部４０とを有する。
なお、本実施の形態では、便宜上、半導体装置１の半導体チップ２０側を上側又は一方の側、リードフレーム１０側を下側又は他方の側とする。又、各部位の半導体チップ２０側の面を一方の面又は上面、リードフレーム１０側の面を他方の面又は下面とする。但し、半導体装置１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物をリードフレーム１０の一方の面の法線方向から視ることを指し、平面形状とは対象物をリードフレーム１０の一方の面の法線方向から視た形状を指すものとする。
半導体装置１において、リードフレーム１０は、半導体チップ２０が搭載されるダイパッド１１（チップ搭載部）と、複数のリード１２（端子部）とを備えている。リードフレーム１０の材料としては、例えば、銅（Ｃｕ）や銅合金、４２アロイ（ＦｅとＮｉとの合金）等を用いることができる。
ダイパッド１１の上面（半導体チップ２０が搭載されている領域を除く）は樹脂部４０に被覆され、側面と下面とは樹脂部４０から露出している。ダイパッド１１の下面には、金属膜１３が形成されている。金属膜１３としては、例えば、Ａｇ膜、Ａｕ膜、Ｎｉ／Ａｕ膜（Ｎｉ膜とＡｕ膜をこの順番で積膜した金属膜）、Ｎｉ／Ｐｄ／Ａｕ膜（Ｎｉ膜とＰｄ膜とＡｕ膜をこの順番で積膜した金属膜）等を用いることができる。
リード１２はダイパッド１１と電気的に独立しており、平面視において、ダイパッド１１の周囲に所定のピッチで複数個設けられている。但し、リード１２は必ずしもダイパッド１１の周囲に２列に設ける必要はなく、１列でも３列以上でもよい。又、ダイパッド１１の両側のみに設けてもよい。
リード１２は略円柱状に形成されており、リード１２には、側面の上面（一方の端面）側よりも下面（他方の端面）側が外周側に拡幅した段差部１２ｘが設けられている。段差部１２ｘは、平面形状が略円環状の段差面１２ｄを有する。つまり、リード１２の側面に、リード１２の上面側に向いた段差面１２ｄが形成されている。なお、段差部１２ｘは、段差面１２ｄを含む段差面１２ｄの近傍を示している。
リード１２の上面の直径（面積）より、リード１２の下面の直径（面積）の方が大きい。リード１２の上面の直径は、例えば、０．２〜０．２５ｍｍ程度とすることができる。段差面１２ｄの幅（円環の幅）は、例えば、５０〜７５μｍ程度とすることができる。
リード１２の上面には金属膜１４が形成され、リード１２の下面には金属膜１５が形成されている。金属膜１５は、リード１２の上面及び段差面１２ｄと平面視で重複する位置を含むように形成されている。金属膜１５の下面は、ダイパッド１１の下面に形成された金属膜１３の下面と略面一とすることができる。金属膜１４及び１５としては、例えば、Ａｇ膜、Ａｕ膜、Ｎｉ／Ａｕ膜（Ｎｉ膜とＡｕ膜をこの順番で積膜した金属膜）、Ｎｉ／Ｐｄ／Ａｕ膜（Ｎｉ膜とＰｄ膜とＡｕ膜をこの順番で積膜した金属膜）等を用いることができる。なお、ダイパッド１１の下面に形成された金属膜１３と、リード１２の上下面に形成された金属膜１４及び１５とは、便宜上別符号としているが、同一工程で同一材料から形成することができる。
半導体チップ２０は、ダイパッド１１上にフェイスアップ状態で搭載されている。半導体チップ２０は、例えば、ダイアタッチフィルム等の接着材１７を介してダイパッド１１上に搭載（ダイボンディング）することができる。接着材１７として、ダイアタッチフィルム等のフィルム状の接着材に代えて、ペースト状の接着材を用いてもよい。半導体チップ２０の上面側に形成された各電極端子は、金線や銅線等である金属線３０を介して、リード１２の上面に形成された金属膜１４と電気的に接続（ワイヤボンディング）されている。
樹脂部４０は、リードフレーム１０の一部、半導体チップ２０、及び金属線３０を被覆する封止樹脂である。すなわち、樹脂部４０は、ダイパッド１１及びリード１２の一部を露出するように半導体チップ２０等を封止している。リード１２の上面側は樹脂部４０に被覆され、下面側は樹脂部４０から突出している。リード１２の樹脂部４０から突出する部分（段差面１２ｄよりも下側の部分）は、外部接続端子となる。なお、段差面１２ｄは、樹脂部４０に被覆されている。樹脂部４０としては、例えば、エポキシ樹脂にフィラーを含有させた所謂モールド樹脂等を用いることができる。
図１（ｃ）及び図１（ｄ）に示すように、リード１２の段差面１２ｄ（樹脂部４０と接している面）には、高密度凹凸部１８が設けられている。なお、高密度凹凸部１８が設けられている領域は、図１（ａ）では梨地模様、図１（ｂ）では太線で模式的に示している。
高密度凹凸部１８は、例えば、平面形状が略円形の微小な凹部（ディンプル）が縦横に高密度に配列された部分である。高密度凹凸部１８は、例えば、面心格子等、格子状に配列することができる。
凹部の直径は、０．０２０〜０．０６０ｍｍとすることが好ましく、０．０２０〜０．０４０ｍｍとすることが更に好ましい。凹部のピッチは、０．０４０〜０．０８０ｍｍとすることが好ましい。凹部の深さは、リードフレーム１０の板厚の３５〜７０％程度とすることが好ましく、例えば、０．０１０〜０．０５０ｍｍ程度とすることができる。
但し、高密度凹凸部１８において、凹部の平面形状は略円形でなくてもよく、例えば、六角形等の多角形としてもよい。この場合には、多角形の外接円の直径は、０．０２０〜０．０６０ｍｍとすることが好ましく、０．０２０〜０．０４０ｍｍとすることが更に好ましい。多角形の外接円のピッチは、０．０４０〜０．０８０ｍｍとすることが好ましい。
なお、本願において、高密度凹凸部とは、凹凸部における凹部の平面形状が直径０．０２ｍｍ以上０．０６０ｍｍ以下の円、又は、直径０．０２ｍｍ以上０．０６０ｍｍ以下の外接円に接する多角形であって、凹凸部のＳレシオが１．７以上であるものを指す。ここで、Ｓレシオとは、図２に示すように、表面積がＳ０の平坦面に凹凸部を形成し、凹凸部の表面積がＳであった場合の、Ｓ０とＳとの比率である。つまり、Ｓレシオ＝Ｓ／Ｓ０である。
凹部の直径や多角形の外接円の直径が０．０２０ｍｍより小さい場合や、０．０６ｍｍよりも大きい場合、Ｓレシオを増加させることが困難であり、樹脂部４０との密着性が向上しない。
このように、リード１２に段差部１２ｘを設け、更に、段差部１２ｘの段差面１２ｄに高密度凹凸部１８を設けることにより、リード１２と樹脂部４０と接する部分の表面積が増加する。そのため、アンカー効果が生じ、リード１２と樹脂部４０との密着性を向上することができる。その結果、リード１２が樹脂部４０から脱落するおそれを低減することができる。
又、従来のような円柱状や角柱状のリードでは、リードの側面と樹脂部との界面から水分が侵入し、樹脂部内に達する場合があった。半導体装置の樹脂部内（樹脂部とリードフレームとの界面）に水分が侵入すると、半導体装置を実装基板へ実装する際のリフロー工程等で、樹脂部内の水分が急激に膨張及び気化し、樹脂部にクラック等が発生する問題（所謂ポップコーン現象）が生じる。ポップコーン現象が生じると、半導体装置は破壊される。
半導体装置１では、リード１２に段差部１２ｘを設け、更に、段差部１２ｘの段差面１２ｄに高密度凹凸部１８を設けている。そのため、水分が流入する経路を実質的に長くすることが可能となり、リード１２の側面と樹脂部４０との界面から水分が侵入して樹脂部４０内に達するおそれを低減できる。その結果、ポップコーン現象の発生を防止できる。
［第１の実施の形態に係る半導体装置の製造方法］
次に、第１の実施の形態に係る半導体装置の製造方法について説明する。図３〜図９は、第１の実施の形態に係る半導体装置の製造工程を例示する図である。
まず、図３に示す工程では、所定形状の金属製の板材１０Ｂを準備する。板材１０Ｂは、最終的に破線で示す切断ラインに沿って切断されて個片化領域Ｃ毎に個片化され、複数のリードフレーム１０（図１参照）となる部材である。板材１０Ｂの材料としては、例えば、銅（Ｃｕ）や銅合金、４２アロイ等を用いることができる。板材１０Ｂの厚さは、例えば、１００〜２００μｍ程度とすることができる。なお、図３（ａ）は平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿う断面図である。図３（ａ）の平面図において、便宜上、図３（ｂ）の断面図に対応するハッチングを施している。
次に、図４に示す工程では、板材１０Ｂの上面に感光性のレジスト３００を形成し、板材１０Ｂの下面に感光性のレジスト３１０を形成する。そして、レジスト３００を露光及び現像し、所定の位置に開口部３００ｘ及び３００ｙを形成する。
開口部３００ｘは、板材１０Ｂにダイパッド１１となる部分及びリード１２のとなる部分を形成するための開口部である。又、開口部３００ｙは、段差部１２ｘを形成するための開口部であり、例えば、多数の円形の開口が縦横に配列されたものである。円形の開口の直径は、０．０２０〜０．０４０ｍｍとすることができる。円形の開口のピッチは、例えば、０．０４０〜０．０８０ｍｍ程度とすることができる。
なお、図４は、図３の個片化領域Ｃの１つを示したものであり、図４（ａ）は平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線に沿う断面図、図４（ｃ）は図４（ｂ）のＢの部分拡大断面図、図４（ｄ）は図４（ｂ）のＢの部分拡大平面図である。又、図４（ａ）及び図４（ｄ）において、便宜上、図４（ｂ）の断面図に対応するハッチングを施している。又、段差部１２ｘ形成用の開口部３００ｙが設けられている領域は、図４（ａ）では梨地模様、図４（ｂ）では太線で模式的に示している。以降の図５及び図６についても同様である。
次に、図５に示す工程では、レジスト３００及び３１０をエッチングマスクとして板材１０Ｂをエッチング（例えば、ウェットエッチング）する。開口部３００ｘが形成されている部分では、板材１０Ｂがハーフエッチングされ、板材１０Ｂのダイパッド１１となる部分等が薄型化されると共に、板材１０Ｂの上面側にリード１２となる柱状の突起部１２Ｔが形成され、リードフレーム１０Ｓとなる。例えば、ダイパッド１１となる部分等が、エッチング前の板材１０Ｂの厚さの７０％程度の厚さに薄型化されるようにエッチングすることができる。なお、本実施の形態では、突起部１２Ｔは円柱状であるが、四角柱や六角柱等の角柱状としてもよい（後述の変形例参照）。
又、開口部３００ｙが形成されている部分では、各円形開口の周囲（レジスト３００が形成されている部分）では、エッチング初期にはエッチング液の侵入が制限されるため、板材１０Ｂが部分的にエッチングされない。その後、エッチング中期から末期にかけて周囲からエッチング液が侵入し開口部３００ｙの全面にわたって腐食される。その結果、各円形開口の周囲は、各円形開口内に比べてエッチング深さが浅くなるため、各円形開口内が各円形開口の周囲に比べて窪んで平面形状が円形の凹部となり、高密度凹凸部１８が形成されると共に、薄型化される。
開口部３００ｙにおいて、開口の平面形状や大きさ、ピッチを変えることにより、様々な形状や深さの凹部を有する高密度凹凸部１８を形成することができる。又、開口部３００ｙにおいて、開口の平面形状や大きさ、ピッチを変えることにより、エッチング量が変わるため、任意の厚さに薄型化できる。本実施の形態では、開口部３００ｙが形成されている部分が、開口部３００ｘが形成されている部分と同程度に薄型化されるように、開口の平面形状や大きさ、ピッチを設定している。そのため、高密度凹凸部１８の凹部の最深部とダイパッド１１となる部分の上面とが略同一高さとなる。なお、図５（ｃ）では、高密度凹凸部１８の各凹部の断面を矩形状に示しているが、実際には、凹部底面が下方に向かって湾曲した、曲面状の断面に形成される。
次に、図６に示す工程では、図５に示すレジスト３００及び３１０を除去する。次に、図７（ａ）に示す工程では、突起部１２Ｔの上面及び側面を含むリードフレーム１０Ｓの上面に感光性のレジスト３２０を形成し、リードフレーム１０Ｓの下面に感光性のレジスト３３０を形成する。そして、レジスト３２０及び３３０を露光及び現像し、開口部３２０ｘ、３３０ｘ、及び３３０ｙを形成する。開口部３２０ｘは、突起部１２Ｔの上面を露出するように形成する。又、開口部３３０ｘは、ダイパッド１１となる部分を露出するように形成する。
又、開口部３３０ｙは、突起部１２Ｔの上面及び高密度凹凸部１８の形成領域と平面視で重複するリードフレーム１０Ｓの下面を露出するように形成する。つまり、高密度凹凸部１８の形成領域が円環状であって、外径がφ１であれば、開口部３３０ｙとして直径がφ１の円形の開口部を形成する。但し、高密度凹凸部１８の形成領域の外径と開口部３３０ｙの直径とは完全に一致しなくてもよく、例えば、開口部３３０ｙは高密度凹凸部１８の円環の一部分のみを露出するように形成してもよい。又、開口部３３０ｙは高密度凹凸部１８の円環よりも大きくてもよい（この場合は、第３の実施の形態で示す）。
次に、図７（ｂ）に示す工程では、開口部３２０ｘ内に露出する突起部１２Ｔの上面に金属膜１４を、開口部３３０ｘ内に露出するダイパッド１１となる領域のリードフレーム１０Ｓの下面に金属膜１３を形成する。又、開口部３３０ｙ内に露出するリード１２となる部分のリードフレーム１０Ｓの下面に金属膜１５を形成する。金属膜１５は、突起部１２Ｔの上面及び高密度凹凸部１８の形成領域と平面視で重複するリードフレーム１０Ｓの下面を被覆するように形成される。
金属膜１３、１４、及び１５としては、例えば、Ａｇ膜、Ａｕ膜、Ｎｉ／Ａｕ膜（Ｎｉ膜とＡｕ膜をこの順番で積膜した金属膜）、Ｎｉ／Ｐｄ／Ａｕ膜（Ｎｉ膜とＰｄ膜とＡｕ膜をこの順番で積膜した金属膜）等を用いることができる。金属膜１３、１４、及び１５は、例えば、リードフレーム１０Ｓを給電経路とする電解めっき法により形成できる。
次に、図７（ｃ）に示す工程では、図７（ｂ）に示すレジスト３２０及び３３０を除去する。これにより、図８に示す平面形状のリードフレーム１０Ｓが完成する。
図８に示すリードフレーム１０Ｓは、金属製の板材にリードフレーム１０となる複数の個片化領域Ｃが行列状に配置された構造である。個片化領域Ｃの上面には、外部接続端子となる突起部１２Ｔ及び半導体チップが搭載されるチップ搭載領域を備えている。個片化領域Ｃの上面の突起部１２Ｔに囲まれた領域が、チップ搭載領域である。又、個片化領域Ｃの上面の各突起部１２Ｔの周囲には高密度凹凸部１８が形成されている。高密度凹凸部１８が形成された領域を含む個片化領域Ｃの上面は、樹脂部４０による被覆領域である。
引き続き半導体装置１を作製する工程について説明する。まず、図９（ａ）に示す工程では、各個片化領域Ｃのダイパッド１１となる部分上に半導体チップ２０をフェイスアップ状態で搭載する。半導体チップ２０は、例えば、ダイアタッチフィルム等の接着材１７を介してダイパッド１１となる部分上に搭載（ダイボンディング）することができる。この場合、所定の温度に加熱してダイアタッチフィルムを硬化させる。接着材１７として、ダイアタッチフィルム等のフィルム状の接着材に代えて、ペースト状の接着材を用いてもよい。そして、半導体チップ２０の上面側に形成された電極端子を、金線や銅線等である金属線３０を介して、金属膜１４と電気的に接続する。金属線３０は、例えば、ワイヤボンディング法により、半導体チップ２０の電極端子及び金属膜１４と接続できる。
次に、図９（ｂ）に示す工程では、リードフレーム１０Ｓ、半導体チップ２０、及び金属線３０を封止する樹脂部４０を形成する。樹脂部４０としては、例えば、エポキシ樹脂にフィラーを含有させた所謂モールド樹脂等を用いることができる。樹脂部４０は、例えば、トランスファーモールド法やコンプレッションモールド法等により形成できる。
次に、図９（ｃ）に示す工程では、リードフレーム１０Ｓを下面側からエッチング（例えば、ウェットエッチング）する。この時、金属膜１３及び１５（Ｎｉ／Ｐｄ／Ａｕめっき膜等）に対してリードフレーム１０Ｓ（Ｃｕ等）を選択的に除去できるエッチング液を選択することにより、金属膜１３及び１５がエッチングマスクとして機能する。そのため、金属膜１３及び１５が形成されていない部分のリードフレーム１０Ｓのみがエッチングされ、ダイパッド１１と複数のリード１２が独立すると共に樹脂部４０の下面から突出し、リードフレーム１０が形成される（エッチバック工程）。
その後、図９（ｃ）に示す構造体を切断ラインに沿って切断し、個片化領域Ｃ毎に個片化することにより、複数の半導体装置１（図１参照）が完成する。切断は、例えば、スライサー等により実行できる。
なお、半導体装置１を１つの製品として出荷してもよいし、図８に示した個片化前のリードフレーム１０Ｓを１つの製品として出荷してもよい。この場合には、個片化前のリードフレーム１０Ｓを製品として入手した者が図９に示す各工程を実行し、複数の半導体装置１を作製することができる。
このように、リードフレーム１０Ｓの製造工程では、板材をエッチングして突起部１２Ｔ等を形成する際に用いるエッチングマスクに高密度凹凸部１８を形成するための所定のパターンを作製する。これにより、突起部１２Ｔ等を形成する工程と同一工程で高密度凹凸部１８を形成できるため、製造工程を効率化することが可能となり、製造コストを低減できる。
又、１つのエッチングマスクで突起部１２Ｔ等及び高密度凹凸部１８を同時に形成できるため、これら各部の位置ずれが原理的に発生しない。従って、突起部１２Ｔ等の所望の位置に、高密度凹凸部１８を形成することができる。
なお、従来のように、突起部１２Ｔ等を形成するエッチングとは別に、表面を粗化するためのエッチングを行う方法では、製造工程が複雑化してコスト上昇に繋がると共に、粗化する領域の位置精度が悪くなる。
〈第２の実施の形態〉
第２の実施の形態では、第１の実施の形態とは段差面の位置が異なる例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１０は、第２の実施の形態に係る半導体装置を例示する図であり、図１０（ａ）は平面図、図１０（ｂ）は図１０（ａ）のＡ−Ａ線に沿う断面図、図１０（ｃ）は図１０（ｂ）のＢの部分拡大断面図、図１０（ｄ）は図１０（ｂ）のＢの部分拡大平面図である。但し、図１０（ａ）では、便宜上、金属線３０及び樹脂部４０の図示は省略されている。又、図１０（ｄ）では、便宜上、樹脂部４０の図示は省略されている。
第１の実施の形態に係る半導体装置１（図１参照）では、段差面１２ｄとダイパッド１１の上面とが略面一であり、高密度凹凸部１８の凹部の最深部とダイパッド１１の上面とが略同一高さであった。第２の実施の形態に係る半導体装置２では、段差面１２ｄはダイパッド１１の上面よりも上側に位置しており、段差面１２ｄ及び段差面１２ｄより下面側のリード１２の側面の一部が樹脂部４０で被覆されている。
このように、段差面１２ｄをダイパッド１１の上面よりも上側に配置することにより、図９（ｃ）に示したエッチバック工程でリード１２と樹脂部４０との間に隙間が生じることを防止できる。その結果、水分が流入する経路を実質的に更に長くすることが可能となり、リード１２の側面と樹脂部４０との界面から水分が侵入して樹脂部４０内に達するおそれを更に低減できる。
段差面１２ｄをダイパッド１１の上面よりも上側に位置させることは、第１の実施の形態の図５に示す工程において、開口部３００ｙの各開口の大きさを小さくするか、ピッチを狭くするか、或いはその両方を行うことにより実現できる。すなわち、図１１に示すように、レジスト３００及び３１０をエッチングマスクとして板材１０Ｂをエッチングすると、段差面１２ｄをダイパッド１１となる部分の上面よりも上側に位置させることができる。図１１では、突起部１２Ｔには、突起部１２Ｔの側面の板材１０Ｂの上面に近い側が板材１０Ｂの上面から遠い側よりも外周側に拡幅した段差部１２ｘが形成され、段差部１２ｘの段差面１２ｄに高密度凹凸部１８が形成される。段差面１２ｄ及び拡幅した段差部１２ｘの側面の一部は、樹脂部４０による被覆領域となる。
〈第３の実施の形態〉
第３の実施の形態では、リードが２つの段差面を備える例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１２は、第３の実施の形態に係る半導体装置を例示する図であり、図１２（ａ）は平面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ線に沿う断面図、図１２（ｃ）は図１２（ｂ）のＢの部分拡大断面図、図１２（ｄ）は図１２（ｂ）のＢの部分拡大平面図である。但し、図１２（ａ）では、便宜上、金属線３０及び樹脂部４０の図示は省略されている。又、図１２（ｄ）では、便宜上、樹脂部４０の図示は省略されている。
第３の実施の形態に係る半導体装置３は、リード１２の段差部１２ｙに２つの段差面１２ｄ及び１２ｅが設けられている点が、第２の実施の形態に係る半導体装置２と相違する。段差面１２ｄがダイパッド１１の上面よりも上側に位置している点は半導体装置２と同様である。
段差部１２ｙは、段差面１２ｄの外周側に段差面１２ｅ（第２の段差面）を備えた階段状に形成されており、段差面１２ｄ及び１２ｅは樹脂部４０に被覆されている。より詳しくは、段差面１２ｅは、平面視において、段差面１２ｄの外側に略円環状に設けられており、段差面１２ｅの幅（円環の幅）は、例えば、５０〜７５μｍ程度とすることができる。段差面１２ｅは、断面視において、段差面１２ｄよりも下側に設けられており、段差面１２ｅとダイパッド１１の上面とは略面一である。段差面１２ｅには高密度凹凸部１８は形成されていない。但し、段差面１２ｅに高密度凹凸部１８を形成することも可能である。
このように、リード１２の側面に、階段状の段差部１２ｙを設けることにより、第２の実施の形態に係る半導体装置２と同様に、図９（ｃ）に示したエッチバック工程でリード１２と樹脂部４０との間に隙間が生じることを防止できる。又、階段状の段差部１２ｙにより、水分が流入する経路を実質的に更に長くすることが可能となり、リード１２の側面と樹脂部４０との界面から水分が侵入しても、水分が樹脂部４０内に達するおそれを更に低減できる。
段差面１２ｄ及び１２ｅを備えた階段状の段差部１２ｙを形成することは、第２の実施の形態の図１１に示す工程を実行後、レジスト３００及び３１０を除去し、図１３（ａ）に示す工程を実行すればよい。
図１３（ａ）に示す工程では、第１の実施の形態の図７（ａ）に示す工程と同様に、レジスト３２０及び３３０を形成し、レジスト３２０及び３３０に開口部３２０ｘ、３３０ｘ、及び３３０ｙを形成する。但し、段差面１２ｄ（高密度凹凸部１８の形成領域）が円環状であって、外径がφ１であれば、開口部３３０ｙとして、段差面１２ｄの円環と中心が略同一で、段差面１２ｄの円環の外径φ１よりも直径φ２が大きな開口部を形成する。
次に、図７（ｂ）及び図７（ｃ）と同様の工程を実行することで、図１３（ｂ）に示すように、リードフレーム１０Ｓの下面の開口部３３０ｙが設けられていた位置に、直径がφ２の金属膜１５が形成される。
次に、図９（ａ）〜図９（ｃ）と同様の工程を実行することで、図１３（ｃ）に示すように、金属膜１５をエッチングマスクとしてエッチバックが行われるので、段差面１２ｅが、平面視において、段差面１２ｄの外側に略円環状に設けられる。これにより、段差面１２ｄ及び１２ｅを備えた階段状の段差部１２ｙが形成される。
〈第４の実施の形態〉
第４の実施の形態では、ダイパッドの半導体チップを搭載する面に高密度凹凸部を形成する例を示す。なお、第４の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図１４は、第４の実施の形態に係る半導体装置を例示する図であり、図１４（ａ）は平面図、図１４（ｂ）は図１４（ａ）のＡ−Ａ線に沿う断面図、図１４（ｃ）は図１４（ｂ）のＢの部分拡大断面図、図１４（ｄ）は図１４（ｂ）のＢの部分拡大平面図である。但し、図１４（ａ）では、便宜上、金属線３０及び樹脂部４０の図示は省略されている。又、図１４（ｄ）では、便宜上、樹脂部４０の図示は省略されている。
図１４を参照するに、第４の実施の形態に係る半導体装置４は、ダイパッド１１の上面に高密度凹凸部１８が設けられている点が、第１の実施の形態に係る半導体装置１（図１参照）と相違する。
このように、ダイパッド１１の上面に高密度凹凸部１８を設けることにより、第１の実施の形態の効果に加え、ダイパッド１１の上面と樹脂部４０との密着性を向上できるという効果を奏する。又、水分が流入する経路を実質的に長くすることが可能となり、ダイパッド１１の上面と樹脂部４０との界面から水分が侵入して樹脂部４０内に達するおそれを低減できる。又、ダイパッド１１の上面に高密度凹凸部１８を設けることにより、ダイパッド１１の上面に接着材（図示せず）によりダイボンディングされた半導体チップ２０の接合強度を、接着材のアンカー効果により向上できる。
ダイパッド１１の上面に高密度凹凸部１８を形成するには、第１の実施の形態の図４に示す工程に代えて図１５に示す工程を実行すればよい。図１５に示す工程では、図４に示す工程とは異なり、ダイパッド１１となる部分の板材１０Ｂ上に開口部３００ｙが形成されたレジスト３００を配している。次に、図５に示す工程と同様の工程を実行することで、突起部１２Ｔの周囲の板材１０Ｂ上に高密度凹凸部１８が形成されると共に、ダイパッド１１となる部分の板材１０Ｂ上（チップ搭載領域）に高密度凹凸部１８が形成される。以降の工程は、第１の実施の形態と同様である。
なお、図１５に示す工程において、ダイパッド１１となる部分の板材１０Ｂ上に形成された開口部３００ｙにおいて、開口の平面形状や大きさ、ピッチを変えることにより、ダイパッド１１の上面に、平坦なハーフエッチング面を形成することも可能である。つまり、ダイパッド１１の上面に高密度凹凸部１８を形成することなく、ハーフエッチングを行うことができる。例えば、ダイパッド１１となる部分の板材１０Ｂ上に形成された開口部３００ｙを、市松模様（チェッカー）状のレジストパターンとすることで、平面が平坦なハーフエッチング面を形成できる。この場合、製造工程は異なるが、図１に示す半導体装置１と同一の構造の半導体装置を形成できる。
〈変形例〉
ここでは、各実施の形態の変形例を示す。各変形例は、上記の何れの実施の形態に適用しても構わない。
図１６は、変形例１に係る半導体装置を例示する図である。図１６に示す半導体装置１Ａは、リード１２が四角柱である。このように、各実施の形態に係る半導体装置において、リード１２の形状は円柱状に限らず、四角柱や六角柱等の角柱状としてもよい。なお、図１６のＡ−Ａ線に沿う断面図は、図１（ｂ）と同様である。
図１７は、変形例２に係る半導体装置を例示する図である。図１７に示す半導体装置１Ｂは、ダイパッドを備えていない。このように、各実施の形態に係る半導体装置は、ダイパッドを備えていなくてもよい。
半導体装置１Ｂを作製するには、例えば、第１の実施の形態の図７（ｃ）の工程において、リード１２の形成部分のみに金属膜１４及び１５を設け、金属膜１３を設けなければよい。その後、図１８に示すように、図９と同様の工程を実行することで、ダイパッドを備えていない半導体装置１Ｂを作製できる。図１８（ｃ）に示す工程では、樹脂部４０から半導体チップ２０の下面（接着材１７の下面）が露出する。
図１９は、変形例３に係る半導体装置を例示する図である。図１９に示す半導体装置１Ｃでは、ダイパッド１１の上面と上面側側面とが樹脂部４０に被覆され、ダイパッド１１の上面に高密度凹凸部１８が形成されている。なお、図１９（ｂ）は、図１９（ａ）のＢ部の部分拡大断面図である。
半導体装置１Ｃを作製するには、例えば、第２の実施の形態の図１１の工程において、板材１０Ｂのダイパッド１１となる部分の上面に、開口部３００ｙを有するレジスト３００を設け、エッチングすればよい。これにより、図２０に示すように、ダイパッド１１となる部分の上面に高密度凹凸部１８が形成されると共に、ダイパッド１１となる部分の上面が段差面１２ｄと同程度の高さにエッチングされる。なお、図２０（ｂ）は、図２０（ａ）のＢ部の部分拡大断面図である。
図２１は、変形例４に係る半導体装置を例示する図である。図２１に示す半導体装置１Ｄでは、ダイパッド１１の上面と上面側側面とが樹脂部４０に被覆され、ダイパッド１１の側面に段差面１１ｄが形成され、段差面１１ｄに高密度凹凸部１８が形成されている。なお、図２１（ｂ）は、図２１（ａ）のＢ部の部分拡大断面図である。
半導体装置１Ｄを作製するには、例えば、第２の実施の形態の図１１の工程において、板材１０Ｂのダイパッド１１となる部分の上面に、周囲に開口部３００ｙを有するレジスト３００を設け、エッチングすればよい。これにより、図２２に示すように、ダイパッド１１となる部分の上面の周囲がエッチングされて段差面１２ｄと同程度の高さの段差面１１ｄが形成される。又、段差面１１ｄに高密度凹凸部１８が形成される。
図２３は、変形例５に係る半導体装置を例示する図である。図２３に示す半導体装置１Ｅは、ダイパッドを有していなく、リード１２のみを有している。そして、半導体チップ２０がフェイスダウンで、バンプ５０を介してリード１２の上面上の金属膜１４と接続（フリップチップ接続）されている。この場合、半導体装置１Ｅの薄型化や半導体チップ２０の放熱性向上のため、半導体チップ２０の背面（図２３では上側）を樹脂部４０から露出させることができる。但し、半導体チップ２０の背面を樹脂部４０で被覆してもよい。
半導体装置１Ｅを作製するには、例えば、図２４に示すように、第２の実施の形態の図１１の工程と同様に、リード１２のみを形成するレジスト３００を設け、エッチングすればよい。その後、レジスト３００を除去し、図１８（ａ）と同様に、リード１２の形成部分に金属膜１４及び１５を設け、金属膜１３を設けないようにし、半導体チップ２０をフェイスダウンで金属膜１４上にフリップチップ実装する。そして、図１８（ｂ）及び図１８（ｃ）と同様の工程を実行し、リード１２のみを有する半導体装置１Ｅを得ることができる。
図２５は、変形例６に係る半導体装置を例示する図である。図２５に示す半導体装置１Ｆは、図２４においてダイパッド１１に相当する位置にリード１１ｇを有し、リード１１ｇの上面に金属膜１４が形成され、金属膜１４がバンプ５０を介して半導体チップ２０とが接続されている。この場合、リード１１ｇは、グランドや電源系のリードとして使用することができる。又、リード１１ｇでは、リード１２の段差面１２ｄとほぼ同じ高さに段差面１１ｄが形成され、段差面１１ｄには高密度凹凸部１８が形成されている。
図２６は、変形例７に係る半導体装置を例示する図である。図２６に示す半導体装置１Ｇでは、リード１２の上面に高密度凹凸部１８が形成され、高密度凹凸部１８の凹凸表面に沿って金属膜１４が形成されている。
半導体装置１Ｇを作製するには、例えば、第１の実施の形態の図５の工程に代えて、図２７に示すように、突起部１２Ｔを形成するレジスト３００全体に開口部３００ｙを設けてエッチングすればよい。なお、図２７（ｂ）は、図２７（ａ）のＢ部の部分拡大断面図である。
図２８は、変形例８に係る半導体装置を例示する図である。図２８に示す半導体装置１Ｈは、図２３に示す半導体装置１Ｅにおいて、リード１２の上面全体に高密度凹凸部１８を設けたものである。図２６に示す半導体装置１Ｇと同様に、リード１２の上面に高密度凹凸部１８が形成され、高密度凹凸部１８の凹凸表面に沿って金属膜１４が形成されている。
半導体装置１Ｈを作製するには、例えば、図２９に示すように、突起部１２Ｔを形成するレジスト３００全体に開口部３００ｙを設けてエッチングすればよい。その後、レジスト３００を除去し、図１８（ａ）と同様に、リード１２の形成部分に金属膜１４及び１５を設け、金属膜１３を設けないようにし、半導体チップ２０をフェイスダウンで金属膜１４上にバンプ５０を介してフリップチップ実装する。そして、図１８（ｂ）及び図１８（ｃ）と同様の工程を実行し、リード１２のみを有する半導体装置１Ｈを得ることができる。
〈実施例１〉
まず、図３０に示す試験用サンプルを作製した。具体的には、銅からなる平坦な金属板であるリードフレーム材１００の上面に、凹部の平面形状が直径０．０２ｍｍ以上０．０６０ｍｍ以下の円である凹凸部を形成した。そして、凹凸部の表面にめっきを施さないで、凹凸部上に表１に示す作製条件で樹脂カップ１４０を形成した。なお、６種類のＳレシオにおいて、各々６個の試験用サンプルを作製し、６回測定を行った。但し、Ｓレシオ＝１は、凹凸部を形成しない試験用サンプル（比較例：従来品）である。又、Ｓレシオを求める際の表面積の測定は、３次元測定レーザ顕微鏡（オリンパス社製 LEXT OLS4100）を用いて行った。
なお、表１に示すように、試験用サンプルに、熱履歴として、窒素雰囲気中で１７５℃１時間、その後大気中で２３０℃１０分の熱を加えている。熱履歴は、リードフレームから半導体装置に至る製造工程中で、半導体チップ等を樹脂部で封止する前に行われる、半導体チップ搭載工程（ダイアタッチ工程）、及びワイヤボンディング工程での加熱を想定したものである。
すなわち、これらの工程での加熱により、少なからずリードフレームが酸化し、樹脂部とリードフレームとの密着力に影響がある。そのため、本試験でも、試験用サンプルのリードフレーム材１００に対し実際のダイアタッチ工程、及びワイヤボンディング工程の加熱に相当する熱履歴を加えた後、樹脂カップ１４０を形成している。これにより、信頼度の高い試験結果が得られる。
次に、ＳＥＭＩ標準規格Ｇ６９−０９９６により規定される手順に従って、カップシェア試験を実施した。具体的には、各試験用サンプルの樹脂カップ１４０にゲージ（図示せず）を押し付けて図３０（ｂ）の矢印方向に移動させ、せん断強さを測定した。試験は、室温（約２５℃）において、ゲージの高さ２０μｍ、速度２００μｍ／秒で行った。
結果を図３１に示す。図３１より、比較例に係る試験用サンプル（Ｓレシオ＝１）では、せん断強さが平均値で１３［Ｋｇｆ］程度であるのに対し、Ｓレシオが１．８以上の試験用サンプルでは、せん断強さが平均値で１７［Ｋｇｆ］以上となった。つまり、Ｓレシオが１．８以上で、リードフレームと樹脂との密着性が従来品より大幅に向上することがわかった。なお、Ｓレシオが２．５程度になると、せん断強さの上昇が飽和するが、これはリードフレームと樹脂との界面が剥がれる前に、樹脂の一部が剥がれてしまう（破壊してしまう）ためである。
〈実施例２〉
銅からなるリードフレーム材１００の上面に実施例１と同様の凹凸部を形成し、凹凸部の表面に銀めっきを施し、銀めっきを施した凹凸部上に樹脂カップ１４０を形成した以外は実施例１と同様にしてカップシェア試験を実施した。なお、銀めっき膜の厚さは約６μｍとした。
結果を図３２に示す。図３２より、比較例に係る試験用サンプル（Ｓレシオ＝１）では、せん断強さが平均値で１３［Ｋｇｆ］程度であるのに対し、Ｓレシオが１．７以上の試験用サンプルでは、せん断強さが平均値で１７［Ｋｇｆ］以上となった。つまり、Ｓレシオが１．７以上で、リードフレーム上に形成した銀めっき膜と樹脂との密着性が従来品より大幅に向上することがわかった。
〈実施例３〉
銅からなるリードフレーム材１００の上面に実施例１と同様の凹凸部を形成し、凹凸部の表面にＮｉ／Ｐｄ／Ａｕめっきを施し、Ｎｉ／Ｐｄ／Ａｕめっきを施した凹凸部上に樹脂カップ１４０を形成した以外は実施例１と同様にしてカップシェア試験を実施した。
なお、Ｎｉ／Ｐｄ／Ａｕめっきとは、リードフレーム材１００の上面にニッケルめっき膜、パラジウムめっき膜、及び金めっき膜をこの順番で積層したものである。本実施例では、ニッケルめっき膜の厚さは約０．８μｍ、パラジウムめっき膜の厚さは約０．０３μｍ、金めっき膜の厚さは約０．００６μｍとした。
結果を図３３に示す。図３３より、比較例に係る試験用サンプル（Ｓレシオ＝１）では、せん断強さが平均値で６［Ｋｇｆ］程度であるのに対し、Ｓレシオが１．８以上の試験用サンプルでは、せん断強さが平均値で１７［Ｋｇｆ］以上となった。つまり、Ｓレシオが１．８以上で、リードフレーム上に形成したＮｉ／Ｐｄ／Ａｕめっき膜と樹脂との密着性が大幅に向上することがわかった。
〈実施例のまとめ〉
銅からなるリードフレームの上面に、凹部の平面形状が直径０．０２ｍｍ以上０．０６０ｍｍ以下の円であって、Ｓレシオが１．７以上の凹凸部、すなわち高密度凹凸部を形成することにより、樹脂部と接する部分の表面積が増加する。そのため、アンカー効果が生じ、リードフレームと樹脂部との密着性を向上することができる。
又、高密度凹凸部は、銀めっきやＮｉ／Ｐｄ／Ａｕめっきを施した後も一定以上のＳレシオを維持できるため、めっき後の表面に樹脂部を形成した場合にも、リードフレームと樹脂部との密着性を向上することができる。
又、Ｓレシオは１．７〜２．５程度が好適に使用できる範囲であり、密着力向上効果や密着力向上の飽和を鑑みると、Ｓレシオの更に好適な範囲は１．８〜２．０程度である。
なお、凹凸部における凹部の平面形状が直径０．０２ｍｍ以上０．０６０ｍｍ以下の外接円に接する多角形である場合にも、同様の効果が確認されている。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
例えば、各実施の形態は、必要に応じて組み合わせてもよい。
以上の各実施の形態及び変形例に関し、更に以下の付記を開示する。
（付記１） 柱状の端子部を備えたリードフレームと、
前記リードフレームに搭載された半導体チップと、
前記リードフレーム及び前記半導体チップを被覆する封止樹脂と、を有し、
前記端子部の一方の端面側は前記封止樹脂に被覆され、他方の端面側は前記封止樹脂から突出し、
前記一方の端面に、凹凸部が形成されている半導体装置。
（付記２） 板材の一方の面に端子となる柱状の突起部を備え、
前記板材の一方の面の前記突起部の周囲に、前記一方の面が突出した段差面が形成され、
前記突起部及び前記段差面が形成された領域は、封止樹脂による被覆領域であるリードフレーム。
（付記３） 板材の一方の面に端子となる柱状の突起部を備え、
前記突起部の上端面に、凹凸部が形成され、
前記突起部が形成された領域は、封止樹脂による被覆領域であるリードフレーム。
１、１Ａ〜１Ｇ、２、３、４ 半導体装置
１０、１０Ｓ リードフレーム
１１ ダイパッド
１１ｇ、１２ リード
１２ｄ、１２ｅ 段差面
１２Ｔ 突起部
１２ｘ、１２ｙ 段差部
１３、１４、１５ 金属膜
１７ 接着材
１８ 高密度凹凸部
２０ 半導体チップ
３０ 金属線
４０ 樹脂部
５０ バンプ
３００、３１０、３２０、３３０ レジスト
３００ｘ、３００ｙ、３２０ｘ、３３０ｘ、３３０ｙ 開口部

Claims (14)

  1. 柱状の端子部を備えたリードフレームと、
    前記リードフレームに搭載された半導体チップと、
    前記リードフレーム及び前記半導体チップを被覆する封止樹脂と、を有し、
    前記端子部の一方の端面側は前記封止樹脂に被覆され、他方の端面側は前記封止樹脂から突出し、
    前記端子部の側面に、前記一方の端面側に向いた段差面が形成され、
    前記段差面には凹凸部が形成され、
    前記段差面は前記封止樹脂に被覆され、
    前記凹凸部における凹部の平面形状は直径０．０２ｍｍ以上０．０６０ｍｍ以下の円、又は、直径０．０２ｍｍ以上０．０６０ｍｍ以下の外接円に接する多角形であり、
    表面積がＳ ０ の平坦面に凹凸部を形成し、凹凸部の表面積がＳであった場合のＳ ０ とＳとの比率Ｓ／Ｓ ０ が１．７以上である半導体装置。
  2. 柱状の端子部を備えたリードフレームと、
    前記リードフレームに搭載された半導体チップと、
    前記リードフレーム及び前記半導体チップを被覆する封止樹脂と、を有し、
    前記端子部の一方の端面側は前記封止樹脂に被覆され、他方の端面側は前記封止樹脂から突出し、
    前記端子部の側面に、前記一方の端面側に向いた段差面が形成され、
    前記段差面には凹凸部が形成され、
    前記段差面の外周側に第２の段差面が階段状に形成され、
    前記段差面及び前記第２の段差面は、前記封止樹脂に被覆されている半導体装置。
  3. 前記凹凸部における凹部の平面形状は直径０．０２ｍｍ以上０．０６０ｍｍ以下の円、又は、直径０．０２ｍｍ以上０．０６０ｍｍ以下の外接円に接する多角形である請求項２に記載の半導体装置。
  4. 表面積がＳ０の平坦面に凹凸部を形成し、凹凸部の表面積がＳであった場合のＳ０とＳとの比率Ｓ／Ｓ０が１．７以上である請求項３に記載の半導体装置。
  5. 前記端子部において、前記段差面及び前記段差面よりも前記他方の端面側の側面の一部が前記封止樹脂に被覆されている請求項１乃至４の何れか一項に記載の半導体装置。
  6. 前記リードフレームは、半導体チップが搭載されるチップ搭載部を有し、
    前記チップ搭載部の前記半導体チップを搭載する面に、前記凹凸部が形成されている請求項１乃至５の何れか一項に記載の半導体装置。
  7. 板材の一方の面に接続端子となる柱状の突起部を備え、
    前記板材の一方の面の前記突起部の周囲には凹凸部が形成され、
    前記突起部及び前記凹凸部が形成された領域は、封止樹脂による被覆領域であり、
    前記凹凸部における凹部の平面形状は直径０．０２ｍｍ以上０．０６０ｍｍ以下の円、又は、直径０．０２ｍｍ以上０．０６０ｍｍ以下の外接円に接する多角形であり、
    表面積がＳ ０ の平坦面に凹凸部を形成し、凹凸部の表面積がＳであった場合のＳ ０ とＳとの比率Ｓ／Ｓ ０ が１．７以上であるリードフレーム。
  8. 前記突起部の周囲に、前記一方の面が突出した段差面が形成され、
    前記段差面に前記凹凸部が形成されている請求項７に記載のリードフレーム。
  9. 前記板材の他方の面に金属膜が形成され、
    前記金属膜は、前記板材の他方の面の、前記突起部及び前記段差面と平面視で重複する領域を含むように形成されている請求項８に記載のリードフレーム。
  10. 前記一方の面は、半導体チップが搭載されるチップ搭載領域を有し、
    前記チップ搭載領域に、前記凹凸部が形成されている請求項７乃至９の何れか一項に記載のリードフレーム。
  11. 金属製の板材をエッチングして、前記板材の一方の面に柱状の突起部を形成すると共に、前記板材の一方の面の前記突起部の周囲に凹凸部を形成する工程を有し、
    前記凹凸部が形成される領域は、封止樹脂による被覆領域であるリードフレームの製造方法。
  12. 前記凹凸部における凹部の平面形状は直径０．０２ｍｍ以上０．０６０ｍｍ以下の円、又は、直径０．０２ｍｍ以上０．０６０ｍｍ以下の外接円に接する多角形であり、
    表面積がＳ０の平坦面に凹凸部を形成し、凹凸部の表面積がＳであった場合のＳ０とＳとの比率Ｓ／Ｓ０が１．７以上である請求項１１に記載のリードフレームの製造方法。
  13. 前記板材の他方の面に金属膜を形成する工程を有し、
    前記金属膜は、前記板材の他方の面の、前記突起部及び前記凹凸部の形成領域と平面視で重複する領域を含むように形成される請求項１１又は１２に記載のリードフレームの製造方法。
  14. 一方の面上に形成された柱状の突起部と、前記突起部の周囲の一方の面上に形成された凹凸部と、他方の面の前記突起部及び前記凹凸部と重複する領域に形成された金属膜と、を有するリードフレームを用意する工程と、
    前記リードフレームの一方の面上に、前記突起部と電気的に接続して半導体チップを搭載する工程と、
    前記リードフレームの一方の面上に、前記突起部及び前記半導体チップを被覆する封止樹脂を形成する工程と、
    前記金属膜をマスクとして、前記リードフレームの他方の面側から前記リードフレームをエッチングし、一方の端面側が前記封止樹脂に被覆され、他方の端面側が前記封止樹脂から突出した柱状の接続端子を形成する工程と、を有する半導体装置の製造方法。
JP2015214850A 2015-10-30 2015-10-30 半導体装置及びその製造方法、リードフレーム及びその製造方法 Active JP6608672B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015214850A JP6608672B2 (ja) 2015-10-30 2015-10-30 半導体装置及びその製造方法、リードフレーム及びその製造方法
US15/290,100 US10043739B2 (en) 2015-10-30 2016-10-11 Semiconductor device and leadframe
TW105133180A TWI719067B (zh) 2015-10-30 2016-10-14 半導體裝置及其製造方法、引線框架及其製造方法
CN201610915103.XA CN106847782B (zh) 2015-10-30 2016-10-20 半导体装置及其制造方法、引线框架及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015214850A JP6608672B2 (ja) 2015-10-30 2015-10-30 半導体装置及びその製造方法、リードフレーム及びその製造方法

Publications (2)

Publication Number Publication Date
JP2017085049A JP2017085049A (ja) 2017-05-18
JP6608672B2 true JP6608672B2 (ja) 2019-11-20

Family

ID=58637396

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015214850A Active JP6608672B2 (ja) 2015-10-30 2015-10-30 半導体装置及びその製造方法、リードフレーム及びその製造方法

Country Status (4)

Country Link
US (1) US10043739B2 (ja)
JP (1) JP6608672B2 (ja)
CN (1) CN106847782B (ja)
TW (1) TWI719067B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101747226B1 (ko) * 2016-03-16 2017-06-27 해성디에스 주식회사 반도체 패키지 기판 및 그 제조 방법
JP6770853B2 (ja) * 2016-08-31 2020-10-21 新光電気工業株式会社 リードフレーム及び電子部品装置とそれらの製造方法
CN107579055A (zh) * 2017-08-30 2018-01-12 杰群电子科技（东莞）有限公司 一种叠合封装结构
JP6985072B2 (ja) * 2017-09-06 2021-12-22 新光電気工業株式会社 リードフレーム及びその製造方法
US10903148B2 (en) * 2018-04-10 2021-01-26 Microchip Technology Incorporated High performance multi-component electronics power module
JP2025075696A (ja) * 2023-10-31 2025-05-15 新電元工業株式会社 半導体モジュール

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0982876A (ja) * 1995-09-11 1997-03-28 Shinko Electric Ind Co Ltd リードフレーム及びリードフレームの製造方法
US6274927B1 (en) * 1999-06-03 2001-08-14 Amkor Technology, Inc. Plastic package for an optical integrated circuit device and method of making
JP3780122B2 (ja) 1999-07-07 2006-05-31 株式会社三井ハイテック 半導体装置の製造方法
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
JP2003258183A (ja) * 2002-03-04 2003-09-12 Shinko Electric Ind Co Ltd リードフレームの製造方法
JP4525277B2 (ja) * 2004-09-30 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
TWI264091B (en) * 2005-09-15 2006-10-11 Siliconware Precision Industries Co Ltd Method of manufacturing quad flat non-leaded semiconductor package
JP2006210941A (ja) * 2006-03-27 2006-08-10 Renesas Technology Corp 半導体装置
JP2006216993A (ja) * 2006-05-22 2006-08-17 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置
MY144694A (en) * 2006-06-22 2011-10-31 Dainippon Printing Co Ltd Resin-sealed semiconductor device, manufacturing method thereof, base material for the semiconductor device, and layered and resin-sealed semiconductor device
WO2008057770A2 (en) * 2006-10-27 2008-05-15 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
TW201021119A (en) * 2008-09-25 2010-06-01 Lg Innotek Co Ltd Structure and manufacture method for multi-row lead frame and semiconductor package
US7858443B2 (en) * 2009-03-09 2010-12-28 Utac Hong Kong Limited Leadless integrated circuit package having standoff contacts and die attach pad
JP5482743B2 (ja) * 2011-08-01 2014-05-07 大日本印刷株式会社 樹脂封止型半導体装置および半導体装置用回路部材
JP5566433B2 (ja) * 2012-09-24 2014-08-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5991712B2 (ja) * 2012-10-26 2016-09-14 Ｓｈマテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP6045356B2 (ja) * 2013-01-16 2016-12-14 三菱電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20170125328A1 (en) 2017-05-04
US10043739B2 (en) 2018-08-07
TWI719067B (zh) 2021-02-21
TW201715622A (zh) 2017-05-01
CN106847782A (zh) 2017-06-13
JP2017085049A (ja) 2017-05-18
CN106847782B (zh) 2021-05-18

Similar Documents

Publication Publication Date Title
JP6650723B2 (ja) リードフレーム及びその製造方法、半導体装置
TWI705543B (zh) 引線架及其製造方法
JP6608672B2 (ja) 半導体装置及びその製造方法、リードフレーム及びその製造方法
TW201037775A (en) Lead frame and manufacturing method thereof and manufacturing method of advanced quad flat non-leaded package
JP6284397B2 (ja) 半導体装置及びその製造方法
JP2018037504A (ja) リードフレーム及び電子部品装置とそれらの製造方法
JP2013225595A (ja) リードフレーム及び半導体パッケージ並びにそれらの製造方法
JP6576796B2 (ja) リードフレーム及びその製造方法、半導体装置
JP2017103365A (ja) リードフレーム及び電子部品装置とそれらの製造方法
US20160013122A1 (en) Methods of fabricating qfn semiconductor package and metal plate
CN108074903B (zh) 引线框架和电子元件装置
JP2010129591A (ja) リードフレーム、このリードフレームを用いた半導体装置及びその中間製品、並びにこれらの製造方法
JP6774531B2 (ja) リードフレーム及びその製造方法
JP2019047064A (ja) リードフレーム及びその製造方法
JP6083740B2 (ja) 半導体素子搭載用リードフレームの製造方法
US20260033348A1 (en) Electronic devices and methods of manufacturing electronic devices
JP6168589B2 (ja) 半導体素子搭載用基板及びその製造方法
JP7145414B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6889531B2 (ja) 半導体装置用基板およびその製造方法、半導体装置の製造方法
JP2020198454A (ja) 半導体装置用基板、半導体装置の製造方法
JP2010283147A (ja) 半導体装置の製造方法、基板の製造方法及び基板
JP2007109914A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180803

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190320

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190716

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190904

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191024

R150 Certificate of patent or registration of utility model

Ref document number: 6608672

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150