JP6621141B2 - アクティブスナバ回路 - Google Patents

Description

本発明は、アクティブスナバ回路に関する。

ＤＣ−ＤＣコンバータなどのスイッチング電源に利用される同期整流回路は、一般的に２つの電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を交互にＯＮ／ＯＦＦ制御するよう構成されることが多く、２つのＦＥＴの各ゲートに入力されるＰＷＭ信号によって所望の電圧の直流電力を安定的に出力することができる。この同期整流回路は、各ＦＥＴがＯＮ／ＯＦＦ制御されるスイッチング時において、ドレイン‐ソース間に大きなサージ電圧が発生することがある。このようなサージ電圧を低減する技術としてスナバ回路が広く知られており、スナバ回路を備える同期整流回路が公知である（例えば、特許文献１、２を参照）。

特開２０１３−９３９８０号公報 特表２００２−５３９７５１号公報

スナバ回路の中でもアクティブスナバ回路は、例えばパワー半導体素子によるスイッチング回路を利用し、サージ電圧が発生するタイミングでコンデンサにサージ電圧を吸収させることができる。より具体的には、例えば特許文献１に記載された従来技術は、逆阻止型半導体スイッチとコンデンサとを直列に接続したアクティブスナバ回路が、同期整流ＦＥＴのドレイン‐ソース間に対して並列に接続されるように構成されている。そしてその同期整流ＦＥＴにサージ電圧が発生するタイミングで逆阻止型半導体スイッチをＯＮにすることによって同期整流ＦＥＴのサージ電圧を抑制している。

しかしながら特許文献１に記載された従来技術は、同期整流ＦＥＴでサージ電圧が発生するタイミング以外においても半導体スイッチがＯＮになる場合がある。例えばコンデンサから半導体スイッチの制御端子へ漏れ電流が生じた場合、その漏れ電流によって半導体スイッチがＯＮになり、半導体スイッチに大きなサージ電流が流れて電力損失が発生することになる。またサージ電流に対する耐久性を確保するためには半導体スイッチを大型化することになるため、その半導体スイッチを備えたアクティブスナバ回路は、小型に製造することができなくなる虞が生ずる。

本発明は、このような状況に鑑みてなされたものであり、その目的とするところは、電力損失を抑制し小型化したアクティブスナバ回路を提供することにある。

＜本発明の第１の態様＞
本発明の第１の態様は、第１スイッチの一端側に第１コンデンサを介してコレクタが接続されている第１トランジスタと、前記第１トランジスタのエミッタとグランドとの間に接続されている第１抵抗と、前記第１トランジスタのコレクタにアノードが接続され、前記グランドにカソードが接続されている第１ダイオードと、を含む第１スナバ回路と、前記第１スイッチをスイッチングする制御端子と前記第１トランジスタのベースとの間に接続されている第２コンデンサと、前記第１トランジスタのベースと前記グランドとの間に接続されている第２抵抗と、を含む第１トランジスタ制御回路と、を備えるアクティブスナバ回路である。

第１トランジスタは、コレクタに第１コンデンサの一端側が接続され、エミッタとグランドとの間に第１抵抗が接続され、コレクタとグランドとの間に第１ダイオードが接続されていることによって第１スナバ回路を構成している。そして第１スナバ回路は、第１トランジスタのベースに入力される電圧に基づいて動作のＯＮ／ＯＦＦが制御される。

第１トランジスタ制御回路は、第１スイッチをスイッチングする制御端子と第１トランジスタのベースとを第２コンデンサを介して接続し、第１トランジスタのベースとグランドとを第２抵抗を介して接続する。そして第１トランジスタ制御回路は、第１スイッチをスイッチングする制御信号が入力されることによって、そのタイミングで第１トランジスタのベースの電圧を変化させる。このとき第１トランジスタがＯＮになることによって、第１スイッチの一端側とグランドとの間に第１コンデンサ及び第１抵抗を介したＣＲ回路が構成される。それによって第１スナバ回路は、第１スイッチに発生するサージ電圧を抑制することができる。そして第１コンデンサの電荷は、第１ダイオードを介してグランドへ放電される。

ここで第２抵抗は、第１トランジスタのベース電流を引き抜く電流経路を形成すると共に、第１トランジスタのコレクタ−ベース間に流れる電流経路のインピーダンスを上昇させる。そのため第２抵抗は、第１トランジスタのコレクタ−ベース間に生じる漏れ電流を抑制し、意図しないタイミングで第１トランジスタがＯＮにならないようにすることができる。それによってアクティブスナバ回路は、第１トランジスタのコレクタ−エミッタ間に流れるサージ電流を抑制することができ、第１トランジスタを小型化することができる。

これにより本発明の第１の態様によれば、電力損失を抑制し小型化したアクティブスナバ回路を提供することができるという作用効果が得られる。

＜本発明の第２の態様＞
本発明の第２の態様は、前述した本発明の第１の態様において、前記第２抵抗は、前記第１トランジスタのコレクタ−ベース間の特性に応じて抵抗値の下限値が設定される、アクティブスナバ回路である。

第２抵抗は、前述のように第１トランジスタのコレクタ−ベース間に流れる電流経路のインピーダンスを上昇させる。しかし第２抵抗の抵抗値が極端に低い場合には、第１トランジスタのコレクタ−ベース間に流れる漏れ電流を抑制することができなくなる。そのため第２抵抗は、第１トランジスタのコレクタ−ベース間の特性に応じた大きさの抵抗値を下限値として設定されることによって、第１トランジスタのコレクタ−エミッタ間のサージ電流をより確実に抑制することができる。

これにより本発明の第２の態様によれば、前述した本発明の第１の態様による作用効果に加え、第１トランジスタに発生するサージ電流をより効果的に抑制するアクティブスナバ回路を提供することができるという作用効果が得られる。

＜本発明の第３の態様＞
本発明の第３の態様は、前述した本発明の第１又は２の態様において、前記第２抵抗は、前記第１スイッチの耐圧特性に応じて抵抗値の上限値が設定される、アクティブスナバ回路である。

第２抵抗は、前述のように第１トランジスタのコレクタ−エミッタ間のサージ電流を抑制することができる。しかし第２抵抗の抵抗値が極端に高い場合には、第１トランジスタのベース電圧を制御することが困難になり、第１スナバ回路の機能が低下する。そのため第２抵抗は、第１スイッチに発生するサージ電圧が第１スイッチの耐圧を超過しない限度において抵抗値の上限値が設定される。それによって第１スナバ回路は、第１トランジスタのサージ電流を抑制しつつ、第１スイッチのサージ電圧を抑制することができる。

これにより本発明の第３の態様によれば、前述した本発明の第１又は２の態様による作用効果に加え、第１スイッチに発生するサージ電圧をより効果的に抑制するアクティブスナバ回路を提供することができるという作用効果が得られる。

＜本発明の第４の態様＞
本発明の第４の態様は、前述した本発明の第１〜３のいずれか１項の態様において、前記第１スイッチに対して交互にＯＮ／ＯＦＦする第２スイッチの一端側に第３コンデンサを介してコレクタが接続されている第２トランジスタと、前記第２トランジスタのエミッタとグランドとの間に接続されている第３抵抗と、前記第２トランジスタのコレクタにアノードが接続され、前記グランドにカソードが接続されている第２ダイオードと、を含む第２スナバ回路と、前記第２スイッチをスイッチングする制御端子と前記第２トランジスタのベースとの間に接続されている第４コンデンサと、前記第２トランジスタのベースと前記グランドとの間に接続されている第４抵抗と、を含む第２トランジスタ制御回路と、を備えるアクティブスナバ回路である。

第２スイッチは、第１スイッチに対して交互にＯＮ／ＯＦＦ制御され、第１スイッチと共に同期整流回路を構成する。そしてアクティブスナバ回路は、第１スナバ回路と同様の回路構成である第２スナバ回路と、第１トランジスタ制御回路と同様の回路構成である第２トランジスタ制御回路とを備える。それによって第２スナバ回路が第２スイッチのサージ電圧を抑制し、第４抵抗が第２トランジスタに発生するサージ電流を抑制することができる。

これにより本発明の第４の態様によれば、同期整流回路を構成する第１スイッチ及び第２スイッチに接続されたそれぞれのアクティブスナバ回路に対して、前述した本発明の第１の態様と同様の作用効果が得られる。

＜本発明の第５の態様＞
本発明の第５の態様は、前述した本発明の第４の態様において、前記第４抵抗は、前記第２トランジスタのコレクタ−ベース間の特性に応じて抵抗値の下限値が設定される、アクティブスナバ回路である。

本発明の第５の態様によれば、前述した本発明の第２の態様と同様に、第２トランジスタに発生するサージ電流をより効果的に抑制するアクティブスナバ回路を提供することができるという作用効果が得られる。

＜本発明の第６の態様＞
本発明の第６の態様は、前述した本発明の第４又は５の態様において、前記第４抵抗は、前記第２スイッチの耐圧特性に応じて抵抗値の上限値が設定される、アクティブスナバ回路である。

本発明の第６の態様によれば、前述した本発明の第３の態様と同様に、第２スイッチに発生するサージ電圧をより効果的に抑制するアクティブスナバ回路を提供することができるという作用効果が得られる。

フルブリッジ方式の絶縁型ＤＣ−ＤＣコンバータの回路図である。 第１スイッチ保護回路及び第２スイッチ保護回路の回路図である。 同期整流回路の動作を図示したタイミングチャートである。 従来技術の同期整流回路におけるサージ電圧の波形である。 本発明に係る同期整流回路におけるサージ電圧の波形である。

以下、本発明の実施形態について図面を参照しながら説明する。
図１は、フルブリッジ方式の絶縁型ＤＣ−ＤＣコンバータ１の回路図である。

絶縁型ＤＣ−ＤＣコンバータ１は、インバータ回路１０、同期整流回路２０、絶縁トランスＴ、一次側ドライバ３１、二次側ドライバ３２、アイソレータ３３、制御回路３４を備える。

インバータ回路１０は、公知のフルブリッジインバータ回路であり、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）Ｑ１１〜Ｑ１４、コイルＬ１、コンデンサＣ１１を含む。尚、本発明においてインバータ回路１０は、フルブリッジ方式に限定されるものではなく、例えばハーフブリッジ、フライバック、フォーワード等、他の方式のインバータ回路であってもよい。

電界効果トランジスタＱ１１〜Ｑ１４は、半導体スイッチング素子であり、各ゲートが一次側ドライバ３１に接続されている。電界効果トランジスタＱ１１のドレインは、電界効果トランジスタＱ１２のドレインに接続されている。電界効果トランジスタＱ１１のソースは、電界効果トランジスタＱ１３のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き終わり端に接続されている。電界効果トランジスタＱ１２のソースは、電界効果トランジスタＱ１４のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き始め端に接続されている。電界効果トランジスタＱ１３のソース及び電界効果トランジスタＱ１４のソースは、一次側グランドＧＮＤ１に接続されている。コイルＬ１は、一端側が入力Ｖｉｎに接続されており、電界効果トランジスタＱ１１のドレインと電界効果トランジスタＱ１２のドレインとの接続点に他端側が接続されている。コンデンサＣ１１は、一端側がコイルＬ１の他端側に接続されており、他端側が一次側グランドＧＮＤ１に接続されている。

電界効果トランジスタＱ１１〜Ｑ１４は、一次側ドライバ３１が出力するゲート信号によって同時にＯＮ／ＯＦＦされ、電界効果トランジスタＱ１１、Ｑ１４に対して電界効果トランジスタＱ１２、Ｑ１３が逆位相となるようにＯＮ／ＯＦＦされる。一次側ドライバ３１は、公知のマイコン制御回路である制御回路３４によって制御される。インバータ回路１０で発生した交流電流は、絶縁トランスＴを介して同期整流回路２０へ流れる。

同期整流回路２０は、第１スイッチＱ１、第２スイッチＱ２、コイルＬ２、コンデンサＣ２１、抵抗Ｒ２２、抵抗Ｒ２３、第１スイッチ保護回路２４、第２スイッチ保護回路２５を含む。ここで「アクティブスナバ回路」は、本実施例では第１スイッチ保護回路２４及び第２スイッチ保護回路２５の両方により構成されており、いずれか一方のみにより構成することも可能である。

第１スイッチＱ１及び第２スイッチＱ２は、半導体スイッチング素子であり、例えばＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。第１スイッチＱ１は、絶縁トランスＴの二次側コイルＬ２１の巻き始め端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第２スイッチＱ２は、絶縁トランスＴの二次側コイルＬ２２の巻き終わり端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第１スイッチＱ１の制御端子としてのゲートは、抵抗Ｒ２２を介して二次側ドライバ３２に接続され、第２スイッチＱ２の制御端子としてのゲートは、抵抗Ｒ２３を介して二次側ドライバ３２に接続されている。コイルＬ２は、絶縁トランスＴの二次側コイルＬ２１とＬ２２の接続点（センタータップ）に一端側が接続されており、他端側が出力Ｖｏｕｔに接続されている。コンデンサＣ２１は、出力Ｖｏｕｔと二次側グランドＧＮＤ２との間に接続されている。

第１スイッチＱ１及び第２スイッチＱ２は、二次側ドライバ３２が出力する駆動信号、すなわちゲート信号によってＯＮ／ＯＦＦ制御される。より具体的には二次側ドライバ３２は、第１スイッチＱ１と第２スイッチＱ２とに対して交互にＯＮ／ＯＦＦするように制御する。また第１スイッチＱ１と第２スイッチＱ２は、同時にＯＦＦになる状態が生じないように制御される。二次側ドライバ３２は、アイソレータ３３を介して制御回路３４に接続されており、制御回路３４によって制御される。アイソレータ３３は、一次側に設けられた制御回路３４と二次側に設けられた二次側ドライバ３２との接続を直流的に絶縁する。

次に、第１スイッチ保護回路２４及び第２スイッチ保護回路２５について図２を参照しながら説明する。

図２は、第１スイッチ保護回路２４及び第２スイッチ保護回路２５の回路図である。
第１スイッチ保護回路２４は、第１スナバ回路２６、第１トランジスタ制御回路２７を含む。また第２スイッチ保護回路２５は、第２スナバ回路２８、第２トランジスタ制御回路２９を含む。

第１スナバ回路２６は、第１トランジスタＴＲ１、第１コンデンサＣ１、第１抵抗Ｒ１、第１ダイオードＤ１を含む。

第１トランジスタＴＲ１は、本実施例では、ＰＮＰ型のバイポーラトランジスタである。第１トランジスタＴＲ１は、コレクタと第１スイッチＱ１のドレインとが、第１コンデンサＣ１を介して接続されている。また第１トランジスタＴＲ１は、エミッタと二次側グランドＧＮＤ２とが、第１抵抗Ｒ１を介して接続されている。第１ダイオードＤ１は、例えばショットキーバリアダイオードであり、アノードが第１トランジスタＴＲ１のコレクタに接続され、カソードが二次側グランドＧＮＤ２に接続されている。

第１スナバ回路２６は、第１トランジスタＴＲ１のベースに入力される電圧に基づいて動作のＯＮ／ＯＦＦが制御され、後述するように第１トランジスタＴＲ１がＯＮの状態である間に第１スイッチＱ１のサージ電圧を抑制する。

第１トランジスタ制御回路２７は、第２コンデンサＣ２、第２抵抗Ｒ２、第５抵抗Ｒ５、第３ダイオードＤ３を含む。

第２コンデンサＣ２は、一端側が二次側ドライバ３２に接続され、二次側ドライバ３２が第１スイッチＱ１のゲートに出力する制御信号が入力される。また第２コンデンサＣ２は、他端側が第１トランジスタＴＲ１のベースに接続されている。第２抵抗Ｒ２は、一端側が第２コンデンサＣ２と第１トランジスタＴＲ１のベースとの接続点に接続され、他端側が第３ダイオードＤ３のアノードに接続されている。第３ダイオードＤ３のカソードは、二次側グランドＧＮＤ２に接続されている。第５抵抗Ｒ５は、第２コンデンサＣ２に対して並列に接続されている。

第１トランジスタ制御回路２７は、第２コンデンサＣ２及び第２抵抗Ｒ２で構成される微分回路によって、二次側ドライバ３２から入力される制御信号を微分し第１トランジスタＴＲ１のベースに出力する。ここで第１トランジスタＴＲ１のベースに入力される信号は、第２コンデンサＣ２及び第５抵抗Ｒ５で構成されるＲＣ並列回路と第２抵抗Ｒ２とにより時定数が制御される。また第１トランジスタＴＲ１のベースは、第２抵抗Ｒ２及び第３ダイオードＤ３で構成される電流経路によって二次側グランドＧＮＤ２へ電流が引き抜かれる。

第２スナバ回路２８は、第２トランジスタＴＲ２、第３コンデンサＣ３、第３抵抗Ｒ３、第２ダイオードＤ２を含む。

第２トランジスタＴＲ２は、本実施例では、ＰＮＰ型のバイポーラトランジスタである。第２トランジスタＴＲ２は、コレクタと第２スイッチＱ２のドレインとが、第３コンデンサＣ３を介して接続されている。また第２トランジスタＴＲ２は、エミッタと二次側グランドＧＮＤ２とが、第３抵抗Ｒ３を介して接続されている。第２ダイオードＤ２は、例えばショットキーバリアダイオードであり、アノードが第２トランジスタＴＲ１のコレクタに接続され、カソードが二次側グランドＧＮＤ２に接続されている。

第２スナバ回路２８は、第２トランジスタＴＲ２のベースに入力される電圧に基づいて動作のＯＮ／ＯＦＦが制御され、後述するように第２トランジスタＴＲ２がＯＮの状態である間に第２スイッチＱ２のサージ電圧を抑制する。

第２トランジスタ制御回路２９は、第４コンデンサＣ４、第４抵抗Ｒ４、第６抵抗Ｒ６、第４ダイオードＤ４を含む。

第４コンデンサＣ４は、一端側が二次側ドライバ３２に接続され、二次側ドライバ３２が第２スイッチＱ２のゲートに出力する制御信号が入力される。また第４コンデンサＣ４は、他端側が第２トランジスタＴＲ２のベースに接続されている。第４抵抗Ｒ４は、一端側が第４コンデンサＣ４と第２トランジスタＴＲ２のベースとの接続点に接続され、他端側が第４ダイオードＤ４のアノードに接続されている。第４ダイオードＤ４のカソードは、二次側グランドＧＮＤ２に接続されている。第６抵抗Ｒ６は、第４コンデンサＣ４に対して並列に接続されている。

第２トランジスタ制御回路２９は、第４コンデンサＣ４及び第４抵抗Ｒ４で構成される微分回路によって、二次側ドライバ３２から入力される制御信号を微分し第２トランジスタＴＲ２のベースに出力する。ここで第２トランジスタＴＲ２のベースに入力される信号は、第４コンデンサＣ４及び第６抵抗Ｒ６で構成されるＲＣ並列回路と第４抵抗Ｒ４とにより時定数が制御される。また第２トランジスタＴＲ２のベースは、第４抵抗Ｒ４及び第４ダイオードＤ４で構成される電流経路によって二次側グランドＧＮＤ２へ電流が引き抜かれる。

つづいて、第１スイッチ保護回路２４及び第２スイッチ保護回路２５が第１スイッチＱ１及び第２スイッチＱ２のサージ電圧を抑制する動作について、図３を参照しながら説明する。
図３は、同期整流回路２０の動作を図示したタイミングチャートである。

第１トランジスタ制御回路２７は、第１スイッチＱ１をスイッチングする制御信号（第１スイッチＱ１のゲート−ソース間電圧Ｑ１＿Ｖｇｓ）を微分して第１スナバ回路２６へ出力する。そして第１スイッチＱ１のサージ電圧は、第１スイッチＱ１がＯＮからＯＦＦへ切り替わって電圧（第１スイッチＱ１のドレイン−ソース間電圧Ｑ１＿Ｖｄｓ）が立ち上がるタイミングで発生する（タイミングＴ１）。第１トランジスタ制御回路２７からは、この第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミングでパルス信号（第１トランジスタＴＲ１のベース−エミッタ間電圧ＴＲ１＿Ｖｂｅ）が出力される（タイミングＴ１）。このパルス信号の幅とタイミングは、第２コンデンサＣ２、第２抵抗Ｒ２、第５抵抗Ｒ５の各定数によって調整することができる。

第１スナバ回路２６は、第１トランジスタ制御回路２７から出力されるパルス信号で第１トランジスタＴＲ１がＯＮする。つまり第１トランジスタＴＲ１は、第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミングでＯＮし（タイミングＴ１）、そのＯＮ時間及びＯＮタイミングは、第１トランジスタ制御回路２７から出力されるパルス信号の幅とタイミングによって規定される。そして第１スナバ回路２６は、第１トランジスタＴＲ１がＯＮしている間、第１コンデンサＣ１と第１抵抗Ｒ１とが直列に接続される。つまり第１スナバ回路２６は、第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミングでＣＲスナバ回路が構成され（タイミングＴ１）、それによって第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミングで発生するサージ電圧を低減する（第１トランジスタＴＲ１のコレクタ−エミッタ間電圧ＴＲ１＿Ｖｃｅ）。

第１スナバ回路２６の第１コンデンサＣ１の電荷は、第１スイッチＱ１がＯＦＦからＯＮへ切り替わるタイミングで、第１ダイオードＤ１を通じて二次側グランドＧＮＤ２へ放電される（タイミングＴ２）。このとき第１トランジスタ制御回路２７の第２コンデンサＣ２の電荷は、第２抵抗Ｒ２及び第３ダイオードＤ３を通じて二次側グランドＧＮＤ２へ放電される（タイミングＴ２）。

第２抵抗Ｒ２は、第１トランジスタＴＲ１のコレクタ−ベース間に流れる電流経路のインピーダンスを上昇させる。このように第１トランジスタＴＲ１のコレクタ−ベース間の電流経路においてインピーダンスを上昇させることで、意図しないタイミングで第１トランジスタＴＲ１がＯＮにならないようにすることができる。それによって第１トランジスタ制御回路２７は、第１トランジスタＴＲ１のコレクタ−エミッタ間に流れるサージ電流をより効果的に抑制することができる。

ここで第２抵抗Ｒ２の抵抗値が極端に低い場合には、第１トランジスタＴＲ１のコレクタ−ベース間に流れる漏れ電流を十分に抑制することができなくなる。そのため第２抵抗Ｒ２の抵抗値は、第１トランジスタＴＲ１の特性に応じて、第１トランジスタＴＲ１のコレクタ−ベース間に漏れ電流が流れないように下限値が設定されるのが好ましい。それによって、第１トランジスタＴＲ１のコレクタ−エミッタ間のサージ電流をより確実に抑制することができる。

また第２抵抗Ｒ２の抵抗値は、第１スイッチＱ１の耐圧特性に応じて、ドレイン−ソース間電圧Ｑ１＿Ｖｄｓが第１スイッチＱ１の耐圧を超過しないように上限値が設定されるのが好ましい。第１スイッチＱ１が耐圧を超過しないためには第１スナバ回路２６が十分に機能する必要があり、そのためには第１トランジスタ制御回路２７が第１トランジスタＴＲ１のベース電圧を十分に制御できることが必要になる。そのため第２抵抗Ｒ２は、第１トランジスタＴＲ１のベース電圧の制御を妨げない範囲に設定されるよう抵抗値の上限値が設けられる。それによって第１スナバ回路２６は、第１トランジスタＴＲ１のサージ電流を抑制しつつ、第１スイッチＱ１のサージ電圧をより効果的に抑制することができる。

第２トランジスタ制御回路２９は、第２スイッチＱ２をスイッチングする制御信号（第２スイッチＱ２のゲート−ソース間電圧Ｑ２＿Ｖｇｓ）を微分して第２スナバ回路２８へ出力する。そして第２スイッチＱ２のサージ電圧は、第２スイッチＱ２がＯＮからＯＦＦへ切り替わって電圧（第２スイッチＱ２のドレイン−ソース間電圧Ｑ２＿Ｖｄｓ）が立ち上がるタイミングで発生する（タイミングＴ３）。第２トランジスタ制御回路２９からは、この第２スイッチＱ２がＯＮからＯＦＦへ切り替わるタイミングでパルス信号（第２トランジスタＴＲ２のベース−エミッタ間電圧ＴＲ２＿Ｖｂｅ）が出力される（タイミングＴ３）。このパルス信号の幅とタイミングは、第４コンデンサＣ４、第４抵抗Ｒ４、第６抵抗Ｒ６の各定数によって調整することができる。

第２スナバ回路２８は、第２トランジスタ制御回路２９から出力されるパルス信号で第２トランジスタＴＲ２がＯＮする。つまり第２トランジスタＴＲ２は、第２スイッチＱ２がＯＮからＯＦＦへ切り替わるタイミングでＯＮし（タイミングＴ３）、そのＯＮ時間及びＯＮタイミングは、第２トランジスタ制御回路２９から出力されるパルス信号の幅とタイミングによって規定される。そして第２スナバ回路２８は、第２トランジスタＴＲ２がＯＮしている間、第３コンデンサＣ３と第３抵抗Ｒ３とが直列に接続される。つまり第２スナバ回路２８は、第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミングでＣＲスナバ回路が構成され（タイミングＴ３）、それによって第２スイッチＱ２がＯＮからＯＦＦへ切り替わるタイミングで発生するサージ電圧を低減する（第２トランジスタＴＲ２のコレクタ−エミッタ間電圧ＴＲ２＿Ｖｃｅ）。

第２スナバ回路２８の第３コンデンサＣ３の電荷は、第２スイッチＱ２がＯＦＦからＯＮへ切り替わるタイミングで、第２ダイオードＤ２を通じて二次側グランドＧＮＤ２へ放電される（タイミングＴ４）。このとき第２トランジスタ制御回路２９の第４コンデンサＣ４の電荷は、第４抵抗Ｒ４及び第４ダイオードＤ４を通じて二次側グランドＧＮＤ２へ放電される（タイミングＴ４）。

第４抵抗Ｒ４は、第２トランジスタＴＲ２のコレクタ−ベース間に流れる電流経路のインピーダンスを上昇させる。このように第２トランジスタＴＲ２のコレクタ−ベース間の電流経路においてインピーダンスを上昇させることで、意図しないタイミングで第２トランジスタＴＲ２がＯＮにならないようにすることができる。それによって第２トランジスタ制御回路２９は、第２トランジスタＴＲ２のコレクタ−エミッタ間に流れるサージ電流をより効果的に抑制することができる。

ここで第４抵抗Ｒ４の抵抗値が極端に低い場合には、第２トランジスタＴＲ２のコレクタ−ベース間に流れる漏れ電流を十分に抑制することができなくなる。そのため第４抵抗Ｒ４の抵抗値は、第２トランジスタＴＲ２の特性に応じて、第２トランジスタＴＲ２のコレクタ−ベース間に漏れ電流が流れないように下限値が設定されるのが好ましい。それによって、第２トランジスタＴＲ２のコレクタ−エミッタ間のサージ電流をより確実に抑制することができる。

また第４抵抗Ｒ４の抵抗値は、第２スイッチＱ２の耐圧特性に応じて、ドレイン−ソース間電圧Ｑ２＿Ｖｄｓが第２スイッチＱ２の耐圧を超過しないように上限値が設定されるのが好ましい。第２スイッチＱ２が耐圧を超過しないためには第２スナバ回路２８が十分に機能する必要があり、そのためには第２トランジスタ制御回路２９が第２トランジスタＴＲ２のベース電圧を十分に制御できることが必要になる。そのため第４抵抗Ｒ４は、第２トランジスタＴＲ２のベース電圧の制御を妨げない範囲に設定できるよう抵抗値の上限値が設けられる。それによって第２スナバ回路２８は、第２トランジスタＴＲ２のサージ電流を抑制しつつ、第２スイッチＱ２のサージ電圧をより効果的に抑制することができる。

つづいて本発明の効果について図４及び図５を参照しながら説明する。尚、同期整流回路２０の内、第２スイッチＱ２及び第２スイッチ保護回路２５の動作は、第１スイッチＱ１及び第１スイッチ保護回路２４の動作と同じであるため、効果の説明は省略する。

図４は、従来技術の同期整流回路におけるサージ電圧の波形である。
ここで従来技術の同期整流回路は、第２抵抗Ｒ２及び第４抵抗Ｒ４が設けられていない以外は図２に図示した同期整流回路２０と同じ構成である。

図４に示す２つの波形は、従来技術の同期整流回路における第１スイッチＱ１のドレイン−ソース間電圧Ｑ１＿Ｖｄｓと、第１抵抗Ｒ１に印加される電圧Ｖ_R1とを示す。図４において第１スイッチＱ１のドレイン−ソース間電圧Ｑ１＿Ｖｄｓの波形は、その立ち上がるタイミングにおいてサージ電圧が発生しておらず、第１スイッチ保護回路２４によるスナバ動作が正常に機能していることを示している。一方、第１抵抗Ｒ１に印加される電圧Ｖ_R1の波形は、第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミング及びＯＦＦからＯＮへ切り替わるタイミングの両方において、突発的に電圧が増大している。これは第１トランジスタＴＲ１のコレクタ−エミッタ間に比較的大きなサージ電流が流れていることを示す。そのため従来技術の同期整流回路における第１トランジスタＴＲ１は、サージ電流に伴う電力損失が多く、このサージ電流に耐えうる耐久性も要求されることになる。

図５は、本発明の同期整流回路２０におけるサージ電圧の波形である。
図５に示す２つの波形は、本発明の同期整流回路２０における第１スイッチＱ１のドレイン−ソース間電圧Ｑ１＿Ｖｄｓと、第１抵抗Ｒ１に印加される電圧Ｖ_R1とを示す。図５において第１スイッチＱ１のドレイン−ソース間電圧Ｑ１＿Ｖｄｓの波形は、その立ち上がるタイミングにおいてサージ電圧がほとんど発生しておらず、第１スイッチ保護回路２４によるスナバ動作が正常に機能していることを示している。また第１抵抗Ｒ１に印加される電圧Ｖ_R1の波形は、第１スイッチＱ１がＯＮからＯＦＦへ切り替わるタイミング及びＯＦＦからＯＮへ切り替わるタイミングの両方において、発生する電圧変動が比較的小さい。これは第１トランジスタＴＲ１のコレクタ−エミッタ間に流れるサージ電流が比較的小さいことを示す。そのため本発明の同期整流回路２０における第１トランジスタＴＲ１は、サージ電流に伴う電力損失が少なく、大きなサージ電流に耐えうる耐久性も要求されないことになる。

上記説明したように本発明に係るアクティブスナバ回路は、第１スナバ回路２６が第１スイッチＱ１のサージ電圧を抑制し、第２スナバ回路２８が第２スイッチＱ２のサージ電圧を抑制する。このとき第１トランジスタ制御回路２７の第２抵抗Ｒ２は、第１スナバ回路２６の第１トランジスタＴＲ１におけるコレクタ−ベース間に生じる漏れ電流を抑制し、第２トランジスタ制御回路２９の第４抵抗Ｒ４は、第２スナバ回路２８の第２トランジスタＴＲ２におけるコレクタ−ベース間に生じる漏れ電流を抑制する。それによって第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、意図しないタイミングでＯＮにならないようにすることができ、コレクタ−エミッタ間に流れるサージ電流を抑制することができる。したがって第１トランジスタＴＲ１及び第２トランジスタＴＲ２は、コレクタ−エミッタ間のサージ電流による電力損失を抑制することができ、またアクティブスナバ回路を小型化することができる。

１ 絶縁型ＤＣ−ＤＣコンバータ
１０ インバータ回路
２０ 同期整流回路
２４ 第１スイッチ保護回路
２５ 第２スイッチ保護回路
２６ 第１スナバ回路
２７ 第１トランジスタ制御回路
２８ 第２スナバ回路
２９ 第２トランジスタ制御回路
３１ 一次側ドライバ
３２ 二次側ドライバ
３３ アイソレータ
３４ 制御回路
Ｔ 絶縁トランス
Ｃ１１、Ｃ２１ コンデンサ
Ｌ１、Ｌ２ コイル
Ｑ１１〜Ｑ１４ 電界効果トランジスタ
Ｑ１ 第１スイッチ
Ｑ２ 第２スイッチ
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ
Ｒ１〜Ｒ６ 第１〜第６抵抗
Ｃ１〜Ｃ４ 第１〜第４コンデンサ
Ｄ１〜Ｄ４ 第１〜第４ダイオード

Claims (6)

1. 第１スイッチの一端側に第１コンデンサを介してコレクタが接続されている第１トランジスタと、前記第１トランジスタのエミッタとグランドとの間に接続されている第１抵抗と、前記第１トランジスタのコレクタにアノードが接続され、前記グランドにカソードが接続されている第１ダイオードと、を含む第１スナバ回路と、
   前記第１スイッチをスイッチングする制御端子と前記第１トランジスタのベースとの間に接続されている第２コンデンサと、前記第１トランジスタのベースと前記グランドとの間に接続されている第２抵抗と、を含む第１トランジスタ制御回路と、を備えるアクティブスナバ回路。
2. 請求項１に記載のアクティブスナバ回路において、前記第２抵抗は、前記第１トランジスタのコレクタ−ベース間の特性に応じて抵抗値の下限値が設定される、アクティブスナバ回路。
3. 請求項１又は２に記載のアクティブスナバ回路において、前記第２抵抗は、前記第１スイッチの耐圧特性に応じて抵抗値の上限値が設定される、アクティブスナバ回路。
4. 請求項１〜３のいずれか１項に記載のアクティブスナバ回路において、前記第１スイッチに対して交互にＯＮ／ＯＦＦする第２スイッチの一端側に第３コンデンサを介してコレクタが接続されている第２トランジスタと、前記第２トランジスタのエミッタとグランドとの間に接続されている第３抵抗と、前記第２トランジスタのコレクタにアノードが接続され、前記グランドにカソードが接続されている第２ダイオードと、を含む第２スナバ回路と、
   前記第２スイッチをスイッチングする制御端子と前記第２トランジスタのベースとの間に接続されている第４コンデンサと、前記第２トランジスタのベースと前記グランドとの間に接続されている第４抵抗と、を含む第２トランジスタ制御回路と、を備えるアクティブスナバ回路。
5. 請求項４に記載のアクティブスナバ回路において、前記第４抵抗は、前記第２トランジスタのコレクタ−ベース間の特性に応じて抵抗値の下限値が設定される、アクティブスナバ回路。
6. 請求項４又は５に記載のアクティブスナバ回路において、前記第４抵抗は、前記第２スイッチの耐圧特性に応じて抵抗値の上限値が設定される、アクティブスナバ回路。

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