JP6692995B2 - 超伝導配線構造体において抵抗素子を形成するための方法 - Google Patents
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Description
以下に、本開示に含まれる技術思想を付記として記載する。
[付記1]
超伝導構造体を形成する方法であって、
第1の誘電体層に超伝導素子を形成すること、
前記超伝導素子の少なくとも一部の上に抵抗材料から形成された保護パッドを形成すること、
前記第1の誘電体層に積層される第2の誘電体層を形成すること、
前記第2の誘電体層を貫通して前記保護パッドまで開口部をエッチングし、前記開口部において前記超伝導素子のいずれの部分も露出しないようにすること、
前記超伝導構造体にクリーニング工程を実施すること、
抵抗材料でコンタクト材料充填を実施して、前記開口部を充填し、前記保護パッドを介して前記超伝導素子と接触する抵抗素子を形成すること
を含む方法。
[付記2]
前記クリーニング工程は、アルゴンスパッタクリーニング工程である、付記1に記載の方法。
[付記3]
超伝導配線素子は、ニオブおよびタンタルのうちの一方から形成されている、付記1に記載の方法。
[付記4]
前記抵抗素子および前記保護パッドは、アルミニウムから形成されている、付記1に記載の方法。
[付記5]
化学機械研磨(CMP)を実施して、前記抵抗素子の上面を前記第2の誘電体層の上面と合わせることをさらに含む、付記1に記載の方法。
[付記6]
前記第1の誘電体層および前記第2の誘電体層に使用される誘電体材料は、約160℃かまたはそれより低い温度で形成することができる誘電体材料から形成されている、付記1に記載の方法。
[付記7]
前記第2の誘電体層に積層される第3の誘電体層に第2の超伝導素子を形成することをさらに含み、前記第2の超伝導素子は、前記抵抗素子の上面と接触する、付記1に記載の方法。
[付記8]
前記保護パッドを形成することは、前記第1の誘電体層の上に抵抗材料層を堆積すること、前記抵抗材料層の一部をエッチング除去して前記保護パッドを形成することを含む、付記1に記載の方法。
[付記9]
前記抵抗素子の材料は、導電性であるが前記超伝導素子が超伝導性である温度では抵抗性である動作温度を有する、付記1に記載の方法。
[付記10]
超伝導構造体を形成する方法であって、
第1の誘電体層に超伝導素子を形成することであって、前記超伝導素子は、前記第1の誘電体層の上面と合わせられた上面を有する、前記超伝導素子を形成すること、
前記第1の誘電体層の上に抵抗材料層を堆積すること、
前記抵抗材料層の一部をエッチング除去して、前記超伝導素子の上面の少なくとも一部の上に抵抗性保護パッドを形成すること、
前記第1の誘電体層に積層される第2の誘電体層を形成すること、
前記第2の誘電体層を貫通して前記保護パッドまで開口部をエッチングし、前記開口部において前記超伝導素子のいずれの部分も露出しないようにすること、
前記超伝導構造体にクリーニング工程を実施すること、
前記抵抗性保護パッドと同じ抵抗材料でコンタクト材料充填を実施して、前記開口部を充填し、前記保護パッドを介して前記超伝導素子と接触する抵抗素子を形成すること
を含み、前記抵抗素子の材料は、導電性であるが前記超伝導素子が超伝導性である温度では抵抗性である動作温度を有する、方法。
[付記11]
前記クリーニング工程は、アルゴンスパッタクリーニング工程である、付記10に記載の方法。
[付記12]
前記超伝導素子は、ニオブおよびタンタルのうちの一方から形成されている、付記10に記載の方法。
[付記13]
前記抵抗素子および前記保護パッドは、アルミニウムから形成されている、付記10に記載の方法。
[付記14]
化学機械研磨(CMP)を実施して、前記抵抗素子の上面を前記第2の誘電体層の上面と合わせることをさらに含む、付記10に記載の方法。
[付記15]
前記第2の誘電体層に積層された第3の誘電体層に第2の超伝導素子を形成することをさらに含み、前記第2の超伝導素子は、前記抵抗素子の上面と接触する、付記10に記載の方法。
[付記16]
第1の超伝導素子および第2の超伝導素子は、導電配線であり、前記抵抗素子は、前記第1の超伝導素子を前記第2の超伝導素子と結合する抵抗素子である、付記15に記載の方法。
[付記17]
超伝導構造体であって、
超伝導素子を有する第1の誘電体層と、
前記超伝導素子の少なくとも一部に積層された抵抗材料から形成された保護パッドと、
前記第1の誘電体層に積層された第2の誘電体層と
を備え、前記第2の誘電体層は、前記保護パッドの上面から前記第2の誘電体層の上面まで延在する抵抗素子を有し、前記保護パッドは、前記超伝導素子を前記抵抗素子から物理的に分離するために広がっており、前記抵抗素子の材料は、導電性であるが前記超伝導素子が超伝導性である温度では抵抗性である動作温度を有する、超伝導構造体。
[付記18]
前記超伝導素子は、ニオブおよびタンタルのうちの一方から形成されている、付記17に記載の構造体。
[付記19]
前記抵抗素子および前記保護パッドは、アルミニウムから形成されている、付記17に記載の構造体。
[付記20]
前記第2の誘電体層に積層された第3の誘電体層に第2の超伝導素子を形成することをさらに含み、前記第2の超伝導素子は、前記抵抗素子の上面と接触する、付記17に記載の構造体。
Claims (13)
- 超伝導構造体を形成する方法であって、
第1の誘電体層に超伝導素子を形成すること、
前記超伝導素子の少なくとも一部の上に抵抗材料から形成された保護パッドを形成すること、
前記第1の誘電体層に積層される第2の誘電体層を形成すること、
前記第2の誘電体層を貫通して前記保護パッドまで開口部をエッチングし、前記開口部において前記超伝導素子のいずれの部分も露出しないようにすること、
前記超伝導構造体にクリーニング工程を実施すること、
抵抗材料でコンタクト材料充填を実施して、前記開口部を充填し、前記保護パッドを介して前記超伝導素子と接触する抵抗素子を形成すること
を含む方法。 - 前記クリーニング工程は、アルゴンスパッタクリーニング工程である、請求項1に記載の方法。
- 超伝導配線素子は、ニオブおよびタンタルのうちの一方から形成されている、請求項1に記載の方法。
- 前記抵抗素子および前記保護パッドは、アルミニウムから形成されている、請求項1に記載の方法。
- 化学機械研磨(CMP)を実施して、前記抵抗素子の上面を前記第2の誘電体層の上面と合わせることをさらに含む、請求項1に記載の方法。
- 前記第1の誘電体層および前記第2の誘電体層に使用される誘電体材料は、約160℃かまたはそれより低い温度で形成することができる誘電体材料から形成されている、請求項1に記載の方法。
- 前記第2の誘電体層に積層される第3の誘電体層に第2の超伝導素子を形成することをさらに含み、前記第2の超伝導素子は、前記抵抗素子の上面と接触する、請求項1に記載の方法。
- 前記保護パッドを形成することは、前記第1の誘電体層の上に抵抗材料層を堆積すること、前記抵抗材料層の一部をエッチング除去して前記保護パッドを形成することを含む、請求項1に記載の方法。
- 前記抵抗素子の材料は、導電性であるが前記超伝導素子が超伝導性である温度では抵抗性である動作温度を有する、請求項1に記載の方法。
- 超伝導構造体であって、
超伝導素子を有する第1の誘電体層と、
前記超伝導素子の少なくとも一部に積層された抵抗材料から形成された保護パッドと、
前記第1の誘電体層に積層された第2の誘電体層と
を備え、前記第2の誘電体層は、前記保護パッドの上面から前記第2の誘電体層の上面まで延在する抵抗素子を有し、前記保護パッドは、前記超伝導素子を前記抵抗素子から物理的に分離するために広がっており、前記抵抗素子の材料は、導電性であるが前記超伝導素子が超伝導性である温度では抵抗性である動作温度を有する、超伝導構造体。 - 前記超伝導素子は、ニオブおよびタンタルのうちの一方から形成されている、請求項10に記載の構造体。
- 前記抵抗素子および前記保護パッドは、アルミニウムから形成されている、請求項10に記載の構造体。
- 前記第2の誘電体層に積層された第3の誘電体層に第2の超伝導素子を形成することをさらに含み、前記第2の超伝導素子は、前記抵抗素子の上面と接触する、請求項10に記載の構造体。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/411,090 | 2017-01-20 | ||
| US15/411,090 US10936756B2 (en) | 2017-01-20 | 2017-01-20 | Methodology for forming a resistive element in a superconducting structure |
| PCT/US2017/066970 WO2018136183A1 (en) | 2017-01-20 | 2017-12-18 | Method for forming a resistive element in a superconducting interconnect structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020504445A JP2020504445A (ja) | 2020-02-06 |
| JP6692995B2 true JP6692995B2 (ja) | 2020-05-13 |
Family
ID=60972394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019534186A Active JP6692995B2 (ja) | 2017-01-20 | 2017-12-18 | 超伝導配線構造体において抵抗素子を形成するための方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US10936756B2 (ja) |
| EP (1) | EP3571717B1 (ja) |
| JP (1) | JP6692995B2 (ja) |
| KR (1) | KR102216291B1 (ja) |
| AU (1) | AU2017394684B2 (ja) |
| CA (1) | CA3047315C (ja) |
| WO (1) | WO2018136183A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10468406B2 (en) | 2014-10-08 | 2019-11-05 | Northrop Grumman Systems Corporation | Integrated enhancement mode and depletion mode device structure and method of making the same |
| US10936756B2 (en) | 2017-01-20 | 2021-03-02 | Northrop Grumman Systems Corporation | Methodology for forming a resistive element in a superconducting structure |
| US11522118B2 (en) * | 2020-01-09 | 2022-12-06 | Northrop Grumman Systems Corporation | Superconductor structure with normal metal connection to a resistor and method of making the same |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140885A (ja) | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 超電導素子集積回路 |
| JPH0652681B2 (ja) | 1984-05-22 | 1994-07-06 | 工業技術院長 | 超伝導回路用抵抗体の製造方法 |
| DE69218895T2 (de) | 1991-12-02 | 1997-11-20 | Sumitomo Electric Industries | Supraleitende Mehrschichtenverschaltung aus supraleitendem oxidischen Material und Verfahren zu ihrer Herstellung |
| JPH05251772A (ja) * | 1991-12-02 | 1993-09-28 | Sumitomo Electric Ind Ltd | 超電導多層配線およびその作製方法 |
| JPH06132576A (ja) * | 1992-10-19 | 1994-05-13 | Ulvac Japan Ltd | 超伝導素子の製造法 |
| JPH11274298A (ja) * | 1998-03-26 | 1999-10-08 | Nec Corp | 集積回路とその製造方法 |
| KR100267808B1 (ko) * | 1998-07-10 | 2000-11-01 | 김영환 | 초전도체 물질을 사용한 반도체장치의 다층 배선 형성 방법 |
| TW437040B (en) * | 1998-08-12 | 2001-05-28 | Applied Materials Inc | Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics |
| JP2004079882A (ja) * | 2002-08-21 | 2004-03-11 | National Institute Of Advanced Industrial & Technology | ジョセフソン接合の作成方法及び装置 |
| US7714384B2 (en) | 2003-09-15 | 2010-05-11 | Seliskar John J | Castellated gate MOSFET device capable of fully-depleted operation |
| US20050062131A1 (en) | 2003-09-24 | 2005-03-24 | Murduck James Matthew | A1/A1Ox/A1 resistor process for integrated circuits |
| US7449728B2 (en) | 2003-11-24 | 2008-11-11 | Tri Quint Semiconductor, Inc. | Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same |
| US8138544B2 (en) | 2004-09-13 | 2012-03-20 | John James Seliskar | Castellated gate MOSFET tetrode capable of fully-depleted operation |
| US7439139B2 (en) | 2004-09-13 | 2008-10-21 | Seliskar John J | Fully-depleted castellated gate MOSFET device and method of manufacture thereof |
| JP2006269862A (ja) | 2005-03-25 | 2006-10-05 | Oki Electric Ind Co Ltd | 半導体装置形成用ウエハ、その製造方法、および電界効果型トランジスタ |
| US7719058B2 (en) | 2005-10-12 | 2010-05-18 | Seliskar John J | Mixed-signal semiconductor platform incorporating fully-depleted castellated-gate MOSFET device and method of manufacture thereof |
| US7972915B2 (en) | 2005-11-29 | 2011-07-05 | The Hong Kong University Of Science And Technology | Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs |
| WO2007105281A1 (ja) | 2006-03-10 | 2007-09-20 | Fujitsu Limited | 化合物半導体装置の製造方法及びエッチング液 |
| JP4531071B2 (ja) | 2007-02-20 | 2010-08-25 | 富士通株式会社 | 化合物半導体装置 |
| JP2008311355A (ja) | 2007-06-13 | 2008-12-25 | Rohm Co Ltd | 窒化物半導体素子 |
| US7724117B2 (en) | 2008-01-11 | 2010-05-25 | Northrop Grumman Systems Corporation | Multilayer passive circuit topology |
| US8138760B2 (en) | 2008-06-23 | 2012-03-20 | Northrop Grumman Guidance And Electronics Company, Inc. | Temperature system with magnetic field suppression |
| EP3098865B1 (en) * | 2009-02-27 | 2018-10-03 | D-Wave Systems Inc. | Method for fabricating a superconducting integrated circuit |
| US8735326B2 (en) | 2010-05-19 | 2014-05-27 | Northrop Grumman Systems Corporation | Methods of forming superconductor circuits |
| CN105977209B (zh) | 2010-10-20 | 2019-03-19 | 富士通株式会社 | 半导体装置及其制造方法 |
| US8455948B2 (en) | 2011-01-07 | 2013-06-04 | Infineon Technologies Austria Ag | Transistor arrangement with a first transistor and with a plurality of second transistors |
| US9373688B2 (en) | 2011-05-04 | 2016-06-21 | Infineon Technologies Austria Ag | Normally-off high electron mobility transistors |
| US9041003B2 (en) | 2011-10-11 | 2015-05-26 | Massachusetts Institute Of Technology | Semiconductor devices having a recessed electrode structure |
| KR20160134872A (ko) | 2011-12-19 | 2016-11-23 | 인텔 코포레이션 | 비평면 iii-n 트랜지스터 |
| US8852959B2 (en) * | 2011-12-19 | 2014-10-07 | Northrup Grumman Systems Corporation | Low temperature resistor for superconductor circuits |
| CN103531474B (zh) | 2012-07-02 | 2016-04-20 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| US9142400B1 (en) | 2012-07-17 | 2015-09-22 | Stc.Unm | Method of making a heteroepitaxial layer on a seed area |
| DE102012217073B4 (de) | 2012-09-21 | 2024-11-28 | Robert Bosch Gmbh | Vertikales mikroelektronisches Bauelement |
| US8987090B2 (en) | 2013-07-03 | 2015-03-24 | Infineon Technologies Dresden Gmbh | Method of manufacturing a semiconductor device with device separation structures |
| US9660064B2 (en) | 2013-12-26 | 2017-05-23 | Intel Corporation | Low sheet resistance GaN channel on Si substrates using InAlN and AlGaN bi-layer capping stack |
| US9252208B1 (en) | 2014-07-31 | 2016-02-02 | Stmicroelectronics, Inc. | Uniaxially-strained FD-SOI finFET |
| US10468406B2 (en) | 2014-10-08 | 2019-11-05 | Northrop Grumman Systems Corporation | Integrated enhancement mode and depletion mode device structure and method of making the same |
| EP3520139A4 (en) * | 2016-09-29 | 2020-04-22 | INTEL Corporation | ARRANGEMENTS FOR QUANTUM DATA PROCESSING |
| US10608159B2 (en) * | 2016-11-15 | 2020-03-31 | Northrop Grumman Systems Corporation | Method of making a superconductor device |
| US10936756B2 (en) | 2017-01-20 | 2021-03-02 | Northrop Grumman Systems Corporation | Methodology for forming a resistive element in a superconducting structure |
-
2017
- 2017-01-20 US US15/411,090 patent/US10936756B2/en active Active
- 2017-12-18 EP EP17829432.8A patent/EP3571717B1/en active Active
- 2017-12-18 WO PCT/US2017/066970 patent/WO2018136183A1/en not_active Ceased
- 2017-12-18 AU AU2017394684A patent/AU2017394684B2/en active Active
- 2017-12-18 KR KR1020197021300A patent/KR102216291B1/ko not_active Expired - Fee Related
- 2017-12-18 JP JP2019534186A patent/JP6692995B2/ja active Active
- 2017-12-18 CA CA3047315A patent/CA3047315C/en active Active
-
2021
- 2021-01-25 US US17/157,151 patent/US11783090B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20210232710A1 (en) | 2021-07-29 |
| AU2017394684A1 (en) | 2019-07-04 |
| US11783090B2 (en) | 2023-10-10 |
| JP2020504445A (ja) | 2020-02-06 |
| WO2018136183A1 (en) | 2018-07-26 |
| US10936756B2 (en) | 2021-03-02 |
| EP3571717B1 (en) | 2021-08-18 |
| KR102216291B1 (ko) | 2021-02-18 |
| CA3047315A1 (en) | 2018-07-26 |
| AU2017394684B2 (en) | 2020-05-21 |
| EP3571717A1 (en) | 2019-11-27 |
| KR20190098214A (ko) | 2019-08-21 |
| US20180212134A1 (en) | 2018-07-26 |
| CA3047315C (en) | 2021-07-20 |
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Legal Events
| Date | Code | Title | Description |
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| A61 | First payment of annual fees (during grant procedure) |
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|
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