JP6719090B2 - 半導体素子 - Google Patents

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本開示は、半導体素子に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子及び整流素子などの半導体素子に応用されている。ＳｉＣを用いた半導体素子は、Ｓｉを用いた半導体素子に比べて、例えば、電力損失を低減することができるという利点を有する。
ＳｉＣを用いた代表的な半導体素子は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）及びショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーダイオード（Ｊｕｃｔｉｏｎ−Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
ＳｉＣを用いた半導体素子（以下、「ＳｉＣ半導体素子」）は、半導体基板と、半導体基板の主面上に配置されたＳｉＣからなる半導体層とを有している。半導体層の上方には、素子外部と電気的に接続される電極（以下、「表面電極」）が配置されている。ＳｉＣ半導体素子の終端（周辺）において、半導体層には電界を緩和するための終端構造が設けられている。ＳｉＣ半導体素子の表面は、通常、保護膜（パッシベーション膜）で覆われている。保護膜は、表面電極の一部を露出する開口部を有している（特許文献１参照）。表面電極のうち保護膜から露出した部分は、外部との電気的接合のために用いられ得る。
特開２０１３−２５１４０７号公報
高温かつ高耐圧の環境での使用に耐え得る、信頼性の高い半導体素子が求められている。
しかしながら、特許文献１に開示された従来のＳｉＣ半導体素子では、終端構造を覆う保護膜が劣化し、信頼性が低下するおそれがある。詳細は後述する。また、ＳｉＣ以外の半導体を用いた素子でも同様の問題が生じ得る。
本開示の一態様は、高い信頼性を有し得る半導体素子を提供する。
本開示の一態様は、所定の素子領域を有する半導体と、前記素子領域の端部において、前記半導体に配置された電界緩和構造と、前記半導体の上に配置され、かつ、前記半導体の法線方向から見たとき、前記電界緩和構造の内側に位置する、少なくとも１つの表面電極と、前記電界緩和構造と前記少なくとも１つの表面電極の周縁部とを覆い、かつ、前記少なくとも１つの表面電極上に開口部を有する保護層と、前記少なくとも１つの表面電極上において、前記開口部の内側に、前記保護層と離間して配置された絶縁層とを備え、前記半導体の法線方向から見たとき、前記絶縁層は、前記少なくとも１つの表面電極の一部の領域を包囲するように配置されている半導体素子を含む。
本開示の一態様によると、高い信頼性を有し得る半導体素子が提供される。
第１の実施形態に係る半導体素子１０の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子１０の一例を模式的に示す上面図である。 第１の実施形態に係る他の半導体素子の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子（ＳＢＤ）１０００の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子（ＳＢＤ）１０００の一例を模式的に示す上面図である。 第１の実施形態に係る他の半導体素子１０１０の一例を模式的に示す断面図である。 第１の実施形態に係る他の半導体素子１０１０の一例を模式的に示す上面図である。 半導体素子１０００を組み込んだパッケージまたはモジュールを例示する模式的な断面図である。 半導体素子１０１０を組み込んだパッケージまたはモジュールを例示する模式的な断面図である。 金属層にクラックが生じた場合の半導体素子１０１０の一例を模式的に示す断面図である。 金属層にクラックが生じた場合の半導体素子１０１０の一例を模式的に示す上面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第１の実施形態に係る半導体素子の製造工程の一例を模式的に示す断面図である。 第２の実施形態に係る半導体素子（ＭＩＳＦＥＴ）２０００の一例を模式的に示す上面図である。 第２の実施形態に係る半導体素子（ＭＩＳＦＥＴ）２０００の一例を模式的に示す断面図である。 第２の実施形態に係る他の半導体素子２０１０の一例を模式的に示す上面図である。 第２の実施形態に係る他の半導体素子２０１１の一例を模式的に示す上面図である。 第２の実施形態に係る他の半導体素子２０２０の一例を模式的に示す上面図である。 第２の実施形態に係る他の半導体素子２０２１の一例を模式的に示す上面図である。 比較例１の半導体素子９０００を示す断面図である。 比較例１の半導体素子９０００を示す上面図である。 比較例１の半導体素子９０１０を示す断面図である。 比較例１の半導体素子９０１０を示す上面図である。 比較例１の半導体素子９０００を組み込んだパッケージまたはモジュールを例示する模式的な断面図である。 比較例２の半導体素子９０１０を組み込んだパッケージまたはモジュールを例示する模式的な断面図である。 金属層にクラックが生じた場合の半導体素子９０１０の一例を模式的に示す断面図である。 金属層にクラックが生じた場合の半導体素子９０１０の一例を模式的に示す上面図である。
本開示の基礎となった知見を、縦型の半導体素子を例に説明する。
ＳｉＣなどを用いた半導体素子では、例えば大電流のスイッチングまたは整流のために、半導体基板に垂直な方向に大電流が通電される。つまり、電流は、半導体素子の表面から、半導体層および半導体基板をこの順に経て、半導体素子の裏面に流れる。あるいは、半導体素子の裏面から、半導体基板およびＳｉＣ半導体層をこの順で経て半導体素子の表面に流れる。このため、半導体素子の表面および裏面には電極が設けられている。本明細書では、半導体素子における半導体層側の表面に設けられ、素子外部と電気的に接続される電極を「表面電極」と呼ぶ。同様に、半導体素子における半導体基板側の表面（裏面）に設けられ、素子外部と電気的に接続される電極を「裏面電極」と呼ぶ。ＳＢＤは、例えば、表面電極としてアノード、裏面電極としてカソードを備える。ＭＩＳＦＥＴは、例えば、表面電極としてソースおよびゲート、裏面電極としてドレインを備える。
上述したように、半導体素子の表面には、終端構造を保護するための保護層が形成されている。保護層は、通常、表面電極（アノード、ソースなど）の周縁部を覆い、かつ、表面電極の一部を露出する開口部を有している。
本発明者が検討したところ、半導体素子の製造プロセス、検査工程などにおいて、あるいは、半導体素子の製造後に、保護層の性能劣化が生じる可能性があることを見出した。これは、半導体素子の信頼性を低下させる要因になり得る。
例えば、ＭＩＳＦＥＴ及びＳＢＤなどの半導体素子の検査工程では、半導体素子が良品であるか、不良品であるかを判定するために、主にプローブを介して表面電極に電気信号を与える。これにより、半導体素子に設けられた複数の電極間の導通確認や耐圧確認を行う。ＳＢＤにおいてはアノード−カソード間の導通確認が行われる。ＭＯＳＦＥＴにおいては、ソース−ドレイン間の導通確認、およびゲート―ソース間の耐圧確認が行われる。このとき、プローブが表面電極の露出部分上に正しく接触せず、表面電極の周縁部を覆う保護層の側面を傷つけるおそれがある。この結果、保護層の劣化、割れ、剥離などを誘発し、半導体素子の長期信頼性を損ねる場合がある。ＳｉＣなどのワイドバンドギャップ半導体を用いた、大電流を流すことが前提となっている半導体素子では、検査工程で大電流を流すため、１つの表面電極に複数のプローブを接触させることがある。このため、上記問題は特に顕著である。
樹脂封止等に代表される組立工程においては、樹脂内外の電気信号やりとりのため、表面電極に、金属ワイヤやバスバーと呼ばれる金属板が直接接続されることがある。このときにも、ワイヤ等によって保護層の表面が傷つけられるおそれがあり、上記と同様の問題が生じ得る。
また、ワイヤ、バスバー等が表面電極に間接的に接続される場合もある。例えば、バスバー等の外部電極との良好な接触を確保するため、表面電極上に、比較的厚い金属膜をめっき等で形成することが提案されている。金属膜は、表面電極上に選択的に配置される。金属膜は、検査工程の前に表面電極上に形成されてもよいし、検査工程の後に表面電極上に形成されてもよい。検査工程の後に金属膜を形成する場合には、検査工程で表面電極に生じたプローブ痕が起点となり、金属膜にクラックが入るおそれがある。さらに、検査工程の前に金属膜を形成した場合でも、金属膜の上面に金属ワイヤ、バスバーなどを接触させる際に、金属膜にクラックが入るおそれがある。また、半導体素子への大電流の印加、高温低温などのストレスなどの動作環境によっては、半導体素子の動作時に、金属膜にクラックが発生する場合がある。金属膜にクラックが発生すると、長期的にはクラックが延伸し、保護層まで到達する可能性がある。これにより、保護層の劣化、割れ、剥離などを誘発し、半導体素子の長期信頼性を損ねる場合がある。
本発明者は、上記知見に基づいて検討した結果、表面電極の周縁部を覆う保護層の開口部の内側に、新たに絶縁層を付加することにより、保護層の劣化を抑制できることを見出した。具体的には、絶縁層を付加することにより、検査工程において、プローブを表面電極に接触させる接触領域を、絶縁層によって包囲された領域に限定することが可能になる。このため、プローブが保護層に直接接触することを抑制できる。また、たとえプローブが絶縁層に接触しても、その外側の保護層に与える影響は低減される。さらに、表面電極上に金属膜を配置する場合、金属膜にクラックが発生した場合であっても、そのクラックが保護層まで延伸することを抑制できる。従って、保護層の機能の低下を抑制できるので、半導体素子の長期信頼性を向上できる。
本開示の一態様の概要は以下のとおりである。
本開示の一態様である半導体素子は、所定の素子領域を有する半導体と、前記素子領域の端部において、前記半導体に配置された電界緩和構造と、前記半導体の上に配置され、かつ、前記半導体の法線方向から見たとき、前記電界緩和構造の内側に位置する、少なくとも１つの表面電極と、前記電界緩和構造と前記少なくとも１つの表面電極の周縁部とを覆い、かつ、前記少なくとも１つの表面電極上に開口部を有する保護層と、前記少なくとも１つの表面電極上において、前記開口部の内側に、前記保護層と離間して配置された絶縁層とを備え、前記半導体の法線方向から見たとき、前記絶縁層は、前記少なくとも１つの表面電極の一部の領域を包囲するように配置されている。
前記保護層および前記絶縁層は、例えば、同一材料からなっていてもよい。
ある実施形態において、前記半導体素子はダイオードであり、前記少なくとも１つの表面電極は、カソードおよびアノードの少なくとも一方を含む。
ある実施形態において、前記半導体素子はトランジスタであり、前記少なくとも１つの表面電極は、ソースおよびドレインの少なくとも一方を含む。
ある実施形態において、前記半導体素子はトランジスタであり、前記少なくとも１つの表面電極は、エミッタおよびコレクタの少なくとも一方を含む。
ある実施形態において、前記半導体素子はトランジスタであり、前記少なくとも１つの表面電極は、ゲートを含む。
ある実施形態において、前記少なくとも１つの表面電極は、主電流経路以外に設けられた電極を含む。
前記半導体素子は、例えば、前記少なくとも１つの表面電極のうち前記保護層および前記絶縁層のいずれにも覆われていない領域上に配置された金属層をさらに備えてもよい。
前記少なくとも１つの表面電極は、例えば、前記半導体の法線方向から見たとき、前記絶縁層によって包囲された第１領域と、前記保護層と前記絶縁層との間に位置する第２領域とを含み、前記金属層は、例えば、前記第１領域上に位置する第１部分と、前記第２領域上に位置する第２部分とを含んでもよい。
前記金属層の前記第１部分と前記第２部分とは、例えば、互いに分離されていてもよい。
前記金属層は、例えば、前記保護層の側面および前記絶縁層の側面と接していてもよい。
前記金属層は、例えば、前記少なくとも１つの表面電極よりも高い硬度を有してもよい。
前記少なくとも１つの表面電極は、例えば、主にアルミニウムを含有し、前記金属層は、例えば、主にニッケルを含有してもよい。
前記半導体は、例えば、炭化珪素を含んでもよい。
（第１の実施形態）
以下、図面を参照しながら、本開示の半導体素子の第１の実施形態について説明する。本実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について示すが、これに限定されない。本開示の実施形態において、第１導電型がｐ型、第２導電型がｎ型であってもよい。
図１Ａおよび図１Ｂは、それぞれ、第１の実施形態に係る半導体素子１０の概略を説明するための断面図および平面図である。
本実施形態の半導体素子１０は、所定の素子領域を有する半導体１１と、表面電極１３と、保護層１５と、絶縁層１７とを備える。
半導体１１は、半導体基板などの基板上に配置された半導体層であってもよい。あるいは、シリコン基板などの基板であってもよい。図示していないが、素子領域の端部において、半導体１１には電界緩和構造が配置されている。本明細書では、「素子領域」は、半導体ウエハ上においてスクライブラインに囲まれた領域を指し、切り出したときに半導体チップに相当する領域である。なお、切り出したときに、スクライブラインの一部が半導体チップに残ることもある。この例では、素子領域は法線方向から見て矩形であるが、素子領域の形状はこれに限定されない。
表面電極１３は、半導体１１の上方に配置されている。半導体１１の法線方向から見たとき、表面電極１３は電界緩和構造の最外周よりも内側に位置する。この例では、表面電極１３は半導体１１と接しているが、半導体１１と接していなくてもよい。また、１つの半導体素子１０に、互いに分離された複数の表面電極１３が設けられていてもよい。
保護層１５は、半導体１１上に配置されている。保護層１５は、半導体１１に形成された電界緩和構造と、表面電極１３の周縁部とを覆っている。また、保護層１５は、表面電極１３上に第１開口部１５ｐを有している。
絶縁層１７は、表面電極１３上において、第１開口部１５ｐの内側に、保護層１５と離間して配置されている。なお、絶縁層１７は保護層１５と接しない（完全に分離されている）ことが好ましいが、絶縁層１７の一部が保護層１５と接していてもよい。また、半導体１１の法線方向から見たとき、絶縁層１７は、表面電極１３の一部領域１３ａを包囲するように配置されている。本明細書では、表面電極１３のうち絶縁層１７で包囲されている領域１３ａを「第１領域」、表面電極１３のうち保護層１５と絶縁層１７との間に位置する領域１３ｂを「第２領域」と呼ぶ。この例では、絶縁層１７は、表面電極１３上に第２開口部１７ｐを有する環状のパターンを有しており、表面電極１３の第１領域１３ａが第２開口部１７ｐによって露出している。なお、「第１領域１３ａを包囲するように配置されている」とは、絶縁層１７が第１領域１３ａを略包囲するような形状を有していればよく、絶縁層１７は１または２以上のスリットを有していてもよい。例えば、絶縁層１７は、第１領域１３ａを包囲するように配列された複数のパターンで構成されていてもよい。あるいは、絶縁層１７は第１領域１３ａを全周囲に亘って配置されていなくてもよく、例えばコの字形に配置されていてもよい。
保護層１５および絶縁層１７は、同一の絶縁膜を用いて形成されていてもよい。すなわち、保護層１５および絶縁層１７は同じ材料を含み、同一層内に形成されていてもよい。
図１Ｃは、半導体素子１０の変形例を示す断面図である。図１Ｃに示すように、表面電極１３のうち保護層１５および絶縁層１７のいずれも形成されていない領域上に金属層１９が配置されていてもよい。これにより、表面電極１３は、金属層１９を介して、金属ワイヤ、バスバーなどの金属導体に電気的に接続される。金属層１９は、例えばはんだを介して、金属導体に良好に接続され得るため、表面電極１３と金属導体との間の電気抵抗をより低減できる。
この例では、表面電極１３の第１領域１３ａ上および第２領域１３ｂ上に金属層１９が配置されている。保護層１５および絶縁層１７の上には金属層は配置されていない。すなわち、保護層１５および絶縁層１７の上面は金属層から露出している。本明細書では、金属層１９のうち表面電極１３の第１領域１３ａ上に配置された部分１９ａを「第１部分」、第２領域１３ｂ上に配置された部分１９ｂを「第２部分」と呼ぶ。金属層１９は、絶縁層１７および保護層１５の側面に接していてもよい。ここでは、金属層１９の第１部分１９ａは、絶縁層１７における第２開口部１７ｐの側面と接している。金属層１９の第２部分１９ｂは、保護層１５における第１開口部１５ｐの側面、および絶縁層１７における保護層１５側の側面と接している。なお、金属層１９は、保護層１５または絶縁層１７と間隔を空けて配置されていてもよい。
本実施形態によると、表面電極１３上であって、保護層１５の開口部内に絶縁層１７を配置することにより、検査工程において、絶縁層１７を、プローブを配置するためのガイドとして用いることが可能になる。これにより、プローブを表面電極に接触させる接触領域は、絶縁層１７の内側に位置する第１領域１３ａに限定され、プローブが保護層１５に直接接触することを抑制できる。また、プローブが絶縁層１７に接触した場合でも、保護層１５に与える影響を低減できる。さらに、第１領域１３ａのプローブ痕に起因して、金属層１９の第１部分１９ａにクラックが生じても、第２部分１９ｂまで延伸しないため、絶縁層１７の性能に与える影響が低減される。これらの効果については、後で図面を参照して後述する。
第１部分１９ａおよび第２部分１９ｂは、絶縁層１７によって分離されていてもよいし、部分的に接続されていてもよい。第１部分１９ａおよび第２部分１９ｂが互いに分離されていると、第１部分１９ａに生じたクラックが、第２部分１９ｂを経て保護層１５まで延伸されることをより効果的に抑制できる。
なお、金属層１９は、少なくとも第１部分１９ａを有していればよく、表面電極１３の第２領域１３ｂ上に金属層が配置されていなくてもよい。この場合でも、保護層１５は絶縁層１７および金属層の第１部分１９ａと離間しているため、上記効果が得られる。
金属層１９は、表面電極１３よりも高い硬度を有していてもよい。これにより、金属層１９にクラックが発生しやすくなるが、金属層１９は絶縁層１７により分断されているので、保護層１５にはクラックが延伸しにくい。このため、クラックが保護層１５の性能に与える影響を低減でき、半導体素子１０の長期信頼性をより確実に実現できる。例えば、表面電極１３は主にアルミニウムを含有し、金属層１９は主にニッケルを含有してもよい。これにより、工業的に確立された安価な製造工程を活用して、半導体素子１０を形成できる。
保護層１５と絶縁層１７との間隔ａは、例えば１μｍ以上であることが好ましい。１μｍ以上であれば、プローブ接触に伴う傷や金属層１９のクラックなどによる保護層１５の性能低下をより効果的に抑制できる。好ましくは５μｍ以上である。一方、間隔ａの上限は、特に限定しないが、例えば５００μｍ以下である。これにより、プローブを接触させる第１領域１３ａの面積をより確実に確保できる。絶縁層１７の幅ｂは、例えば５μｍ以上５００μｍ以下が好ましい。５μｍ以上であれば、プローブ接触に伴う傷や金属層１９のクラックなどによる保護層１５の性能低下をより効果的に抑制できる。一方、５００μｍ以下であれば、プローブを接触させる第１領域１３ａの面積をより確実に確保できる。また、絶縁層１７の幅ｂ、絶縁層１７の厚さ、保護層１５の厚さおよび金属層１９の厚さは、特に限定しない。図示するように、保護層１５および絶縁層１７は、金属層１９よりも厚くてもよい。あるいは、金属層１９は、保護層１５および絶縁層１７よりも厚くてもよい。その場合には、金属層１９の第１部分１９ａと第２部分１９ｂとが絶縁層１７の上方で接触しないように設定されることが好ましい。一例として、絶縁層１７の幅ｂが、（金属層１９の厚さ−絶縁層１７の厚さ）×２以上となるように、絶縁層１７の厚さ、幅ｂおよび金属層１９の厚さが設定されてもよい。絶縁層１７の厚さは、例えば０．３μｍ以上１０μｍ以下であってもよい。金属層１９の厚さは例えば１μｍ以上５０μｍ、金属メッキで金属層１９を形成する場合には例えば１μｍ以上１０μｍ以下であってもよい。第１領域１３ａの幅ｅは、特に限定せず、表面電極１３のサイズ等によって変わり得る。検査工程で第１領域１３ａにワイヤを接触させる場合、第１領域１３ａは例えば５０μｍ×５０μｍ以上であってもよい。第１領域１３ａにバスバーを接触させる場合には、第１領域１３ａは例えば１ｍｍ×１ｍｍ以上であってもよい。
半導体１１は、炭化珪素（ＳｉＣ）を含んでもよい。これにより、従来のシリコン（Ｓｉ）からなる半導体素子に比べ、低損失で高耐圧なパワー半導体素子を実現できる。なお、半導体１１は、他の半導体、例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の他のワイドバンドギャップ半導体を含んでもよいし、シリコンを含んでもよい。
半導体素子１０は、特に限定しないが、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）などのバイポーラトランジスタ、ＭＩＳＦＥＴなどの電界効果トランジスタ、ショットキーバリアダイオードなどであってもよい。また、半導体素子１０は、縦型であってもよいし、横型であってもよい。半導体素子１０がダイオードである場合、表面電極１３はカソードおよび／またはアノードであり得る。半導体素子１０が電界効果トランジスタである場合、表面電極１３は、ソースおよび／またはドレインであり得る。半導体素子１０がバイポーラトランジスタである場合、表面電極１３は、エミッタおよび／またはコレクタであり得る。
表面電極１３は、主電流経路以外に設けられた電極であってもよい。ここで、「主電流経路」とは、ダイオードであればアノードとカソードとの間の電流経路を、電界効果トランジスタであればソースとドレインの間の電流経路を、バイポーラトランジスタであればコレクタとエミッタの間の電流経路全体を指す。「主電流経路以外に設けられた電極」とは、すなわち、大電流の経路となるアノード、カソード、ソース、ドレイン、エミッタ、コレクタ以外の電極を指している。このような電極として、例えば半導体素子１０に搭載された温度センサから信号を引き出すための電極、半導体素子の主電流経路の電流を別経路でモニタリングするための電極、ＭＩＳＦＥＴのゲート電極、バイポーラトランジスタのベース電極などを示す。
＜半導体素子１０００の構成および動作＞
以下、ショットキーバリアダイオードを例に、本実施形態の半導体素子をより具体的に説明する。
図２Ａおよび図２Ｂは、それぞれ、本実施形態に係る半導体素子１０００の概略を示す断面図および上面図である。半導体素子１０００はショットキーバリアダイオードである。
半導体素子１０００は、第１導電型の半導体基板１０１と、半導体基板１０１の主面上に配置された、半導体層とを含む。半導体層は、前述した「所定の素子領域を有する半導体」に相当する。半導体層は、第１導電型のドリフト層１０２を含む。半導体層は、ドリフト層１０２と半導体基板１０１との間に配置された第１導電型のバッファ層１９１をさらに含んでいてもよい。ドリフト層１０２内には、第２導電型の終端領域１５０が配置されていてもよい。
ドリフト層１０２の表面２０１上には、第１電極１５９が配置されている。第１電極１５９は、ドリフト層１０２とショットキー接合を形成している。第１電極１５９は、ドリフト層１０２と接する面の縁部において、終端領域１５０と接していてもよい。
第１電極１５９の上には、第１電極１５９の上面と接するように表面電極１１２が配置されている。
半導体基板１０１の裏面２０２上には、第２電極１１０が配置されている。第２電極１１０は、半導体基板１０１とオーミック接合を形成している。第２電極１１０の下面、すなわち半導体基板１０１と反対側の面には裏面電極１１３が配置されていてもよい。
終端領域１５０は、電界緩和構造を含んでいる。ここでは、電界緩和構造として、第１電極１５９の一部と接する第２導電型のガードリング領域１５１、および、第２導電型のフローティング領域であるＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）領域１５２を含んでいる。ＦＬＲ領域１５２は、半導体基板１０１の主面の法線方向から見て、ガードリング領域１５１を囲み、かつ、ガードリング領域１５１と接触しないように配置されている。なお、終端領域１５０は、半導体基板１０１の主面の法線方向から見て、ドリフト層１０２の表面の一部を囲む領域を有していればよく、例示する構成に限定されない。例えば、終端領域１５０は、半導体素子１０００の中心から外縁に向かって第２導電型の不純物濃度が変化するＪＴＥ（Ｊｕｎｃｔｉｏｎ−Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を有していてもよい。
図示するように、ドリフト層１０２上には絶縁膜１１１が配置されていてもよい。絶縁膜１１１は、ＦＬＲ領域１５２を覆い、かつ、ガードリング領域１５１の一部を覆っていてもよい。表面電極１１２の端面は、絶縁膜１１１上に位置していてもよい。絶縁膜１１１の一部の上、および、表面電極１１２の一部の上には、保護層（パッシベーション膜）１１４が配置される。保護層１１４は、表面電極１１２の上面の一部および端面を覆っている。また、表面電極１１２上には、保護層１１４と少なくとも部分的に離間した絶縁層１１５が配置されている。保護層１１４および絶縁層１１５は同一材料を含んでもよい。例えば、保護層１１４および絶縁層１１５は、同一の絶縁膜をパターニングすることによって形成されていてもよい。
保護層１１４は、半導体素子１０００の端部に配置されており、表面電極１１２の一部を露出する第１開口部１１４ｐを有している。絶縁層１１５は、表面電極１１２上であり、かつ、保護層１１４の第１開口部１１４ｐ内に配置される。この例では、絶縁層１１５も、表面電極１１２の一部を露出する第２開口部１１５ｐを有する。このため、半導体基板１０１の法線方向から見たとき、表面電極１１２は、絶縁層１１５によって、内側に位置する第１領域１１２ａと外側に位置する第２領域１１２ｂとに分断されている。表面電極１１２のうち、第１領域１１２ａと第２領域１１２ｂとの間に位置し、絶縁層１１５に接している領域を第３領域１１２ｃとする。第１領域１１２ａと第２領域１１２ｂとは、第３領域１１２ｃによって電気的に接続されている。
次いで、半導体素子１０００の動作を説明する。半導体素子１０００では、第２電極１１０に対して第１電極１５９に正の電圧を印加することによって、第１電極１５９側から第２電極１１０側に電流が流れる。この方向を順方向と定義する。順方向電圧とは、第２電極１１０よりも第１電極１５９が正となるように第１電極１５９と第２電極１１０との間に電圧を印加することをいう。
＜変形例＞
図３Ａおよび図３Ｂは、それぞれ、本実施形態の他の半導体素子１０１０の断面図および上面図である。図３Ａおよび図３Ｂでは、図２Ａおよび図２Ｂに示す半導体素子１０００と同様の構成要素には同じ参照符号を付している。以下、半導体素子１０００と同様の構成については説明を省略し、異なる点を主に説明する。
半導体素子１０１０は、半導体素子１０００の表面電極１１２のうち、保護層１１４および絶縁層１１５で覆われていない領域に対し、金属層１１６を配置した構成を有している。金属層１１６は、例えば第１電極１５９よりも厚い金属膜であってもよい。この例では、金属層１１６は、表面電極１１２の第１領域１１２ａ上に位置する第１部分１１６ａと、第２領域１１２ｂ上に位置する第２部分１１６ｂとを含む。半導体基板１０１の法線方向から見たとき、第１部分１１６ａは絶縁層１１５で包囲されており、第２部分１１６ｂは保護層１１４および絶縁層１１５で包囲されている。
半導体素子１０１０では、金属層１１６上に、金属ワイヤ、バスバーなどの金属導体が接合され得る。金属層１１６を形成することにより、例えばバスバーなどの金属平板を、素子表面にはんだで接合することが可能となる。金属平板を接合することで、通常の金属ワイヤを接合する場合よりも接合面積を大きくして接合部の接触抵抗を低減できる。また、金属ワイヤの代わりにバスバーを用いることで配線抵抗を低減できる。
金属層１１６は、例えば表面電極１１２を金属めっきすることで形成される。金属めっきは、絶縁体である保護層１１４および絶縁層１１５上には形成されず、保護層１１４および絶縁層１１５の開口部で表面電極１１２が露出した領域上に選択的に成長する。
＜半導体素子１０００、１０１０の効果＞
ここで、絶縁層を有しない比較例の半導体素子と比較して、本実施形態の半導体素子１０００、１０１０の効果を説明する。
図２２Ａおよび図２２Ｂは、それぞれ、比較例１の半導体素子９０００を示す断面図および上面図である。図２３Ａおよび図２３Ｂは、それぞれ、比較例２の半導体素子９０１０を示す断面図および上面図である。これらの図では、図２Ａ、図２Ｂ、図３Ａ、図３Ｂと同様の構成要素には同じ符号を付している。
比較例１の半導体素子９０００では、電界緩和構造が形成された終端領域１５０を覆う保護層１１４０は、表面電極１１２の周縁部を覆っており、表面電極１１２の一部を露出する開口部１１４０ｐを有している。開口部１１４０ｐ内には、他の保護膜は形成されておらず、表面電極１１２の一部領域（以下、「露出領域」）１１２１が露出している。その他の構造は、本実施形態の半導体素子１０００と同様である。
比較例２の半導体素子９０１０は、比較例１の半導体素子９０００の表面電極１１２上に金属層１１６０を配置した構成を有する。金属層１１６０は、保護層１１４０の開口部１１４０ｐ内において、表面電極１１２の露出領域１１２１上に形成されている。
半導体素子９０００の検査工程においては、検査装置の試料台上に半導体素子９０００を設置し、表面電極１１２の露出領域１１２１に対して単数または複数のプローブを接触させる。特に１０Ａ以上の大電流を印加する場合は、複数のプローブを表面電極１１２の露出領域１１２１に接触させる必要がある。プローブは、露出領域１１２１に均等に配置されることが好ましく、保護層１１４０の開口部１１４０ｐの側面付近にもプローブが配置されることがある。このとき、開口部１１４０ｐの側面付近に配置されたプローブが、保護層１１４０を傷つける可能性がある。
これに対し、図２Ａおよび図２Ｂに示す半導体素子１０００の検査工程においては、絶縁層１１５をガイドとして用い、絶縁層１１５の内側の第１領域１１２ａのみにプローブを接触させることが可能である。従って、保護層１１４はプローブと接触することがない。なお、絶縁層１１５の第２開口部１１５ｐの側面付近にもプローブが配置されることがあり、このプローブが、絶縁層１１５を傷つける可能性がある。しかしながら、保護層１１４は絶縁層１１５と独立に形成されているため、絶縁層１１５が劣化、割れ、剥離などを生じた場合でも、保護層１１４には影響を及ぼさない。従って、従来の半導体素子９０００よりも高い信頼性を実現できる。なお、半導体素子１０１０においても、金属層１９を形成する前に検査工程を行う場合には、上記と同様の効果が得られる。
次いで、比較例１、２の半導体素子９０００および９０１０をディスクリートのパッケージやモジュールに組み込む際の問題を説明する。
図２４Ａは、比較例１の半導体素子９０００を組み込んだモジュールまたはパッケージを例示する模式的な断面図である。この例では、半導体素子９０００の裏面電極１１３は、導体（例えばはんだ）４０３を介して金属導体４０１に接合されている。半導体素子９０００の表面電極１１２は、金属ワイヤ４０４によって、金属導体４０２に接合されている。図２４Ａでは１本の金属ワイヤ４０４のみが示されているが、複数本の金属ワイヤ４０４を用いてもよい。半導体素子９０００および金属ワイヤ４０４は、封止材４０５で覆われている。封止材４０５は、例えば樹脂やゲルなどであってもよい。金属導体４０１、４０２の一部は封止材４０５から外部にはみ出している。ここでは、金属導体４０２がアノード、金属導体４０１がカソードとなる。
また、図２４Ｂは、比較例２の半導体素子９０１０を組み込んだモジュールまたはパッケージを例示する模式的な断面図である。この例では、半導体素子９０１０の裏面電極１１３は、導体（例えばはんだ）４０３を介して金属導体４０１に接合されている。半導体素子９０１０の金属層１１６０は、導体（例えばはんだ）４０６を介して金属製のバスバー４０７に接合されている。半導体素子９０００と同様に、半導体素子９０１０およびバスバー４０７は、封止材４０５で覆われている。金属導体４０１およびバスバー４０７の一部は封止材４０５から外部にはみ出している。ここでは、バスバー４０７がアノード、金属導体４０１がカソードとなる。
半導体素子９０００に対するワイヤの接合工程では、Ａｌワイヤ、あるいは、ワイヤボンド装置のＡｌワイヤ射出部が保護層１１４０に接触し、保護層１１４０を傷つけることがある。半導体素子９０１０にバスバーを接合する際にも、同様の問題が生じ得る。この結果、保護層１１４０の劣化、割れ、剥離などを誘発し、半導体素子９０００の長期信頼性を損ねるおそれがある。
さらに、ワイヤまたはバスバーの接合工程において、金属層１１６０にクラックが生じることがある。例えば、金属層１１６０上に金属ワイヤをボンディングする場合、接合時の超音波や加重によっては、金属ワイヤの接触部を起点としたクラックが発生する場合がある。また、バスバーなどの金属平板をはんだにて金属層１１６０に接合する場合においても、接合時の加重や通電時のストレス、さらには高温環境や低温環境の繰り返しによる金属疲労等のストレスによりクラックが発生する場合がある。これらのクラックは、保護層１１４０に悪影響を与え、結果として半導体素子９０１０の長期信頼性を損ねる場合がある。
これに対し、本実施形態では、半導体素子１０００をパッゲージ等に組み込む際に、図４Ａに示すように、表面電極１１２のうち絶縁層１１５の内側の第１領域１１２ａのみに、単数または複数のＡｌワイヤを接合する。あるいは、図４Ｂに示すように、半導体素子１０１０をパッゲージ等に組み込む際に、図４Ｂに示すように、金属層１１６のうち絶縁層１１５の内側に位置する第１部分１１６ａのみにバスバーを接合する。このため、保護層１１４がワイヤ、バスバーなどと直接接触することを防止できる。また、ワイヤ、バスバーなどとの接触によって絶縁層１１５が劣化、割れ、剥離などを生じた場合でも、保護層１１４は絶縁層１１５と独立に形成されているため、保護層１１４に与える影響を低減できる。
また、ワイヤまたはバスバーの接合工程において、金属層１１６にクラックが生じる場合、金属層１１６のうちワイヤ等が接合される第１部分１１６ａのみにクラックが生じ得る。第１部分１１６ａに生じたクラックは、絶縁層１１５および金属層１１６の第２部分１１６ｂを介在しているため、保護層１１４まで延伸しにくい。従って、ワイヤなどの接合時のクラックに起因する保護層１１４の長期信頼性の低下を抑制できる。
さらに、半導体素子９０００に対し、検査工程を実施すると、表面電極１１２にプローブ痕が形成される場合がある。この状態で、表面電極１１２上に金属層１１６０を配置して半導体素子９０１０を形成すると、次のような問題が生じ得る。
図２５Ａおよび図２５Ｂは、それぞれ、検査工程後に金属層１１６０を設けることによって得られた半導体素子９０１０を例示する断面図および上面図である。図示するように、表面電極１１２には、検査工程で生じたプローブ痕９０１が生じており、表面に凹凸が形成されている。プローブ痕９０１を有する表面電極１１２上に金属層１１６０を形成すると、プローブ痕９０１が起点となり、金属層１１６０にクラック９０２が入る場合がある。特に、金属層１１６０を金属めっきで形成すると、保護層１１４０と金属層１１６０とが密接した状態となるため、クラック９０２が金属層１１６０端にまで延伸した場合には、図２５Ｂに示すように保護層１１４０にもクラック９０３が延伸するおそれがある。または、クラック９０２によって想定外の応力がかかり、保護層１１４０が表面電極１１２から部分的に剥離する場合がある。保護層１１４０に異常が発生すると、半導体素子を樹脂等で封止していたとしても、長期的には水分やイオン等の影響を受けて保護層１１４０が劣化し得る。この結果、水分やイオン等の外乱が絶縁膜１１１にまで達し、半導体素子９０００の長期信頼性を低下させる可能性がある。
これに対し、本実施形態では、検査工程後に金属層１１６を形成しても上記のような問題は生じない。
図５Ａおよび図５Ｂは、それぞれ、検査工程後に金属層１１６を形成することによって得られた半導体素子１０１０を例示する断面図および上面図である。
検査工程におけるプローブ痕９０１は、絶縁層１１５の第２開口部内に位置する第１領域１１２ａにのみ形成される。第２領域１１２ｂにはプローブが接触しないため、プローブ痕９０１は形成されない。この表面電極１１２上に、例えば金属めっきにより金属層１１６を形成すると、プローブ痕９０１が起点となり、金属層１１６の第１部分１１６ａにクラック９０２が入る場合がある。特に、金属層１１６を金属めっきで形成する場合には、保護層１１４、絶縁層１１５および金属層１１６の第１部分１１６ａ、第２部分１１６ｂが密接した状態となっている。このため、クラック９０２が金属層１１６の第１部分１１６ａ端にまで延伸した場合には、図５Ｂに示すように、絶縁層１１５にもクラック９０３が生じるおそれがある。または、クラック９０２によって想定外の応力がかかり、絶縁層１１５が表面電極１１２から部分的に剥離する場合がある。このように絶縁層１１５に異常が発生すると、半導体素子１０１０を樹脂等で封止していたとしても、長期的には水分やイオン等の影響を受けて絶縁層１１５が劣化する場合がある。
しかしながら、本実施形態では、絶縁層１１５は保護層１１４と離間しており、その間に金属層１１６が介在しているため、絶縁層１１５に生じたクラック９０３が、金属層１１６の第２部分１１６ｂを超えて保護層１１４まで延伸することが抑制される。従って、クラック９０２、９０３に起因する保護層１１４の機能低下を抑制できるので、長期信頼性を確保できる。
（半導体素子１０００および１０１０の製造方法）
図６から図１６を参照しながら、本実施形態に係る半導体素子１０００および１０１０の製造方法を説明する。図６から図１６は、それぞれ、半導体素子１０００および１０１０の製造方法を説明するための工程断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板である。
図６に示すように、半導体基板１０１の上に高抵抗でｎ型のドリフト層１０２をエピタキシャル成長により形成する。ドリフト層１０２を形成する前に、半導体基板１０１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファ層１９１を堆積してもよい。バッファ層１９１の不純物濃度は、例えば、１×１０１８ｃｍ−３であり、バッファ層１９１の厚さは例えば０．５μｍである。ドリフト層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成される。ドリフト層１０２の不純物濃度及び厚さは、例えば、それぞれ、１．０×１０１６ｃｍ−３及び１０μｍである。
次に、図７に示すように、ドリフト層１０２の上に、例えばＳｉＯ２からなるマスク５０１を形成した後、Ａｌイオンなどのｐ型の不純物イオンをドリフト層１０２に注入する。これにより、ドリフト層１０２に、ガードリング注入領域１５１０およびＦＬＲ注入領域１５２０を含む終端注入領域１５００が形成される。終端注入領域１５００、ガードリング注入領域１５１０およびＦＬＲ注入領域１５２０は、それぞれ、後に、終端領域１５０、ガードリング領域１５１およびＦＬＲ領域１５２となる。終端注入領域１５００、ガードリング注入領域１５１０およびＦＬＲ注入領域１５２０の注入ドーズ量はいずれも４．６×１０１５ｃｍ−２であり、不純物注入時には半導体基板１０１は例えば３００℃以上５００℃以下に加熱されていてもよい。このとき、終端領域１５０とドリフト層１０２の間に形成されるｐｎ接合までの接合深さが、ドリフト層１０２の表面２０１から例えば１μｍ程度になるように不純物注入エネルギーが調整される。不純物注入後、マスク５０１は除去される。
次に、図８に示すように、１５００℃以上１９００℃以下の温度で熱処理することにより、終端注入領域１５００、ガードリング注入領域１５１０、ＦＬＲ注入領域１５２０から、それぞれ、終端領域１５０、ガードリング領域１５１、ＦＬＲ領域１５２が形成される。なお、熱処理実施前にドリフト層１０２の表面にカーボン膜を堆積し、熱処理後にカーボン膜を除去してもよい。また、その後に、ドリフト層１０２の少なくとも表面２０１に熱酸化膜を形成後、その熱酸化膜をエッチングで除去することにより、ドリフト層１０２の表面２０１を清浄化してもよい。
次に、図９に示すように、半導体基板１０１の裏面２０２側に、例えばニッケル（Ｎｉ）を２００ｎｍ程度堆積した後、８００℃以上１０５０℃以下で熱処理することにより第２電極１１０を形成する。第２電極１１０は半導体基板１０１の裏面２０２とオーミック接合を形成する。ここでは電極材料としてＮｉを選択したが、半導体基板１０１と反応することによりシリサイドまたはカーバイドを形成できる金属を含んでいれば他の金属であってもよい。選択した金属材料により個別に熱処理温度を選択してもよい。また、オーミック接合が実現できるのであれば、熱処理温度は、例えば２００℃以上６００℃以下であってもよい。
次に、ドリフト層１０２表面に例えばＳｉＯ２からなる絶縁膜を形成する。絶縁膜の厚さは例えば３００ｎｍである。次にフォトレジストによるマスクを形成して例えばウェットエッチングによりガードリング領域１５１の一部、および、ガードリング領域１５１の内側のドリフト層１０２を露出させる。その後マスクを除去する。このようにして、図１０に示すように、開口を有する絶縁膜１１１が得られる。
次に、開口を有する絶縁膜１１１および開口に露出したドリフト層１０２の全面を覆うように、第１電極用導電膜が堆積される。第１電極用導電膜は例えば、Ｔｉ、Ｎｉ、Ｍｏ等である。第１電極用導電膜の厚さは例えば２００ｎｍである。この後フォトレジストによるマスクを形成して、少なくとも絶縁膜１１１から露出したドリフト層１０２を覆う部分が残るように第１電極用導電膜をパターニングする。これにより、図１１に示すように、第１電極１５９が得られる。図１１の例では、第１電極１５９の端部は絶縁膜１１１上にある。第１電極１５９は、暴露されたドリフト層１０２、およびガードリング領域１５１の一部と接している。その後、第１電極１５９を有する半導体基板１０１を１００℃以上７００℃以下の温度で熱処理する。これにより、第１電極１５９は、ドリフト層１０２とショットキー接合を形成する。
次に、第１電極１５９および絶縁膜１１１の上方に表面電極用導電膜を堆積する。表面電極用導電膜は、例えばＡｌを含む４μｍ程度の金属膜である。表面電極用導電膜上にマスクを形成して不要な部分をエッチングすることで絶縁膜１１１の一部を露出させる。表面電極用導電膜をウェットエッチングする際には、第１電極１５９が露出しないように表面電極用導電膜のエッチング条件を調整してもよい。表面電極用導電膜の一部をエッチングした後にマスクを除去することで、図１２に示すような表面電極１１２が形成される。
次に、図１３に示したように保護層１１４を形成する。まず、露出した絶縁膜１１１および表面電極１１２の上方に、保護層１１４として、例えばＳｉＮ等の無機保護膜またはポリイミド等の有機保護膜を形成する。その後、表面電極１１２の上部に形成された保護層１１４が暴露するような開口を有するマスクを準備し、例えばドライエッチングやフォトリソ工程により保護層１１４の一部をエッチングして、表面電極１１２の一部を露出させる第１開口部１１４ｐを形成する。その後、マスクを除去する。保護層１１４は、絶縁体であれば他の無機保護膜（例えばＳｉＯ２）や他の有機保護膜（例えばポリベンゾオキサゾール）あってもよい。
次に、図１４に示したように絶縁層１１５を形成する。まず、露出した表面電極１１２および保護層１１４の上方に、絶縁層１１５として例えばＳｉＮやＳｉＯ２等の無機絶縁膜またはポリイミド等の有機絶縁膜を形成する。その後、表面電極１１２の上部に形成された絶縁層１１５が暴露するような開口を有するマスクを準備し、例えばドライエッチングやフォトリソ工程により絶縁層１１５の一部をエッチングして、表面電極１１２の一部を露出させる第２開口部１１５ｐを形成する。その後、マスクを除去する。第２開口部１１５ｐは、保護層１１４の第１開口部１１４ｐの内側に配置される。絶縁層１１５は絶縁体であれば他の無機絶縁膜（例えばＳｉＯ２）や他の有機絶縁膜（例えばポリベンゾオキサゾール）あってもよいが、絶縁層１１５のエッチングの際に、保護層１１４ができるだけダメージを受けないよう、保護層１１４と絶縁層１１５は異なる材料を選択することが好ましい。表面電極１１２の露出された領域のうち第２開口部１１５ｐで包囲された領域は第１領域１１２ａ、保護層１１４と絶縁層１１５との間に位置する領域は第２領域１１２ｂとなる。
ここで、保護層１１４および絶縁層１１５の厚さは、例えば０．３〜１０μｍ程度である。また、絶縁層１１５の半導体素子１０００および１０１０の面内方向の幅は、例えば５〜５００μｍ程度である。さらに、保護層１１４および絶縁層１１５の間隔は、例えば５〜５０μｍ程度である。
一方で、保護層１１４および絶縁層１１５を同じ材料で同時に形成してもよい。この場合は半導体素子作製工程の簡略化が可能となる。図１３の構造に対し、まず、露出した絶縁膜１１１および表面電極１１２の上方に、絶縁膜（例えばＳｉＮなどの無機絶縁膜またはポリイミド等の有機絶縁膜）を形成する。その後、絶縁膜が複数領域で暴露するような開口を有するマスクを準備し、例えばドライエッチングやフォトリソ工程により絶縁膜の一部をエッチングして表面電極１１２の一部を露出させる。ここでは、絶縁膜に、第２開口部１１５ｐと、その外側に位置する環状の開口部とを形成する。このようにして、絶縁膜から、保護層１１４および絶縁層１１５が同時に形成される。その後、マスクを除去する。保護層１１４は絶縁体であれば他の無機保護膜（例えばＳｉＯ２）や他の有機保護膜（例えばポリベンゾオキサゾール）あってもよい。
次に、図１５に示すように、必要に応じて裏面電極１１３が形成される。裏面電極１１３の形成プロセスは、上記の保護層１１４、絶縁層１１５の形成工程の前であってもよいし、表面電極１１２の形成工程の前であってもよい。裏面電極１１３は、例えば、第２電極１１０に接する側から、Ｔｉ、Ｎｉ、Ａｇの順に堆積する。Ｔｉ、Ｎｉ、Ａｇの厚さはそれぞれ、例えば０．１μｍ、０．３μｍ、０．７μｍである。以上の工程を経て、半導体素子１０００が形成される。
さらに、図１６に示すように、半導体素子１０００に対して、表面に金属層１１６を形成することで半導体素子１０１０が得られる。金属層１１６は、例えば次のようにして形成される。まず半導体素子１０００の裏面電極１１３が暴露しないよう、テープ等で保護する。次に、保護層１１４、絶縁層１１５で覆われていない表面電極１１２に対し、めっきしやすいよう表面処理を施し、めっき液に浸すことで表面電極１１２上に金属層１１６を形成する。このとき、絶縁膜である保護層１１４、絶縁層１１５上にはめっきされず、暴露された表面電極１１２上に選択的に成長する。従って、金属層１１６は、第１領域１１２ａ上および第２領域１１２ｂ上に形成される。金属層１１６のうち第１領域１１２ａ上に形成された第１部分１１６ａと、第２領域１１２ｂ上に形成された第２部分１１６ｂとは、絶縁層１１５によって分離されている。ここでは、無電解めっきとして、例えばＮｉを主成分とする金属膜を３〜１０μｍ程度めっきして、金属層１１６を形成する。金属層１１６の厚さは、保護層１１４および絶縁層１１５の厚さよりも小さくてもよい。Ｎｉを主とする金属層１１６は、例えばＡｌを主とする表面電極１１２に比べて硬いため、表面電極１１２に外部電極との電気的接合を形成する場合に比べてクラックが発生しやすくなる。しかし、図１６で示したように、金属層１１６は、絶縁層１１５によって、第１部分１１６ａと第２部分１１６ｂに分割されており、絶縁層１１５は保護層１１４と離間している。したがって、第１部分１１６ａにクラックが発生し、チップ外側へ延伸したとしても、絶縁層１１５と金属層１１６の第２部分１１６ｂとが介在することにより保護層１１４へクラックが延伸することはなく、保護層１１４の機能を損ねることはないので、結果として半導体素子１０１０の長期信頼性に悪影響を与えない。
なお、上記例では無電解めっきで説明したが、電解めっきで金属層１１６を形成してもよい。また、その他の方法（蒸着やスパッタなど）で金属層１１６を形成してもよい。但しこの場合は、別途エッチング工程を追加するなどして、金属層１１６を、２つの部分１１６ａ、１１６ｂに分離することが好ましい。
（第２の実施形態）
以下、図面を参照しながら、本開示の半導体素子の第２の実施形態を説明する。本実施形態の半導体素子は、複数の表面電極を備える。以下、ＳｉＣを用いた縦型ＭＩＳＦＥＴを例に、本実施形態の半導体素子の構成を説明する。
図１７Ａは、本実施形態の半導体素子２０００の平面図であり、図１７Ｂは、図１７Ａに示すＡ−Ａ’線における半導体素子２０００の断面図である。
半導体素子２０００は、第１導電型の炭化珪素基板３０１と、炭化珪素基板３０１の主面に位置する第１炭化珪素半導体層（ドリフト層）３０２とを備える。第１炭化珪素半導体層は、前述した「所定の素子領域を有する半導体」に相当する。炭化珪素基板３０１の裏面にはドレイン電極３１０およびドレイン電極３１０上に配置された裏面電極（配線電極）３２０が位置している。本実施形態では、第１導電型はｎ型であり、第２導電型はｐ型である。しかし、第１導電型がｐ型であり、第２導電型はｎ型であってもよい。
炭化珪素基板３０１は、活性領域３００Ａと、終端領域３００Ｅとを含む。炭化珪素基板３０１の主面に垂直な方向から見たとき、終端領域３００Ｅは活性領域３００Ａを囲んでいる。
半導体素子２０００は、活性領域３００Ａに位置する複数のユニットセル３００ｕを含む。複数のユニットセル３００ｕのそれぞれは、ＭＩＳＦＥＴとして機能し、互いに並列に接続されている。つまり、ユニットセル３００ｕにおいて、トランジスタが構成されており、半導体素子２０００は複数のトランジスタを含む。炭化珪素基板３０１の主面に垂直な方向からみて、複数のユニットセル３００ｕは、２次元に配列されている。
各ユニットセル３００ｕは、第１導電型の炭化珪素基板３０１と、炭化珪素基板３０１上に位置する第１導電型の第１炭化珪素半導体層３０２と、第１炭化珪素半導体層３０２の表面に選択的に形成された第２導電型の第１ボディ領域３０３と、第１ボディ領域３０３の表面に選択的に形成されたソース領域３０４と、第１炭化珪素半導体層３０２の上方に位置するゲート絶縁膜３０７と、ゲート絶縁膜３０７上に位置するゲート電極３０８とを備えている。第１炭化珪素半導体層３０２とゲート絶縁膜３０７との間にチャネル層として第２炭化珪素半導体層３０６が設けられていてもよい。
第１炭化珪素半導体層３０２において、ソース領域３０４は、高濃度で第１導電型の不純物を含む（ｎ＋型）。第１ボディ領域３０３への電気的接続のため、第１ボディ領域３０３よりも高い濃度で第２導電型の不純物を含む第２導電型の第１コンタクト領域３０５がソース領域３０４内であって、ソース領域３０４の下方で第１ボディ領域３０３と接する位置に設けられている。また、第１炭化珪素半導体層３０２の表面には、ソース領域３０４および第１コンタクト領域３０５とオーミック接合によって電気的に接続されたソース電極３０９が設けられている。従って、第１ボディ領域３０３は、第１コンタクト領域３０５を介してソース電極３０９と電気的に接続される。
第１ボディ領域３０３、ソース領域３０４および第１コンタクト領域３０５は、例えば、第１炭化珪素半導体層３０２に対して不純物を注入する工程と、第１炭化珪素半導体層３０２に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。ソース電極３０９は、例えば、第１炭化珪素半導体層３０２におけるソース領域３０４および第１コンタクト領域３０５の上に例えば導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。
ソース領域３０４と第１炭化珪素半導体層３０２とは、第２炭化珪素半導体層３０６を介して接続されている。第２炭化珪素半導体層３０６は、例えば、エピタキシャル成長によって第１炭化珪素半導体層３０２の上に形成された４Ｈ−ＳｉＣ層であり、第１導電型の不純物がドープされている。第２炭化珪素半導体層３０６の厚さは例えば７５ｎｍ以下であり、かつ、ドーピング濃度は１×１０１８ｃｍ−３以上であってもよい。第２炭化珪素半導体層３０６は後述する終端領域のＦＬＲ領域上には設けられていなくてもよい。
ソース領域３０４および第１コンタクト領域３０５は、それぞれ、ソース電極３０９とオーミック接触を形成している。半導体素子２０００が第２炭化珪素半導体層３０６を備えていない場合には、ゲート電圧を印加することにより、第１ボディ領域３０３の表面近傍にチャネルとなる反転層を形成させてトランジスタを動作させることができる。
ゲート絶縁膜３０７は、例えば、第２炭化珪素半導体層３０６の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ２膜）である。ゲート電極３０８は、例えば導電性のポリシリコンを用いて形成されている。
層間絶縁膜３１１は、活性領域３００Ａおよび終端領域３００Ｅにおけるゲート電極３０８、終端領域３００Ｅにおけるゲート絶縁膜３０７等を覆って第１炭化珪素半導体層３０２または第２炭化珪素半導体層３０６上に位置している。このため、ゲート電極３０８は、層間絶縁膜３１１によって覆われている。
層間絶縁膜３１１には開口部が形成されており、各ユニットセルにおけるソース電極３０９は、この開口部を介して、第１表面電極（例えばＡｌ電極）３１２に並列に接続されている。第１表面電極３１２は、半導体素子２０００において複数形成されたＭＩＳＦＥＴのユニットセルにおけるソース電極を並列接続している。
半導体素子２０００は、終端領域３００Ｅにおいて、終端構造を有する。終端構造は、終端領域３００Ｅにおいて、炭化珪素基板３０１と、炭化珪素基板３０１の主面に位置する第１炭化珪素半導体層３０２とを備える。また、終端構造は、第１炭化珪素半導体層３０２の表面に選択的に形成され、活性領域３００Ａを囲む第２導電型の第２ボディ領域３２５と、第２ボディ領域３２５の表面に選択的に形成された第２導電型の第２コンタクト領域３２６とを含む。第２コンタクト領域３２６も第２ボディ領域３２５と同様、活性領域３００Ａを囲んでいる。第２ボディ領域３２５は、深さ方向において、第１ボディ領域３０３と同じ不純物濃度プロファイルを有してもよい。同様に、第２コンタクト領域３２６は、深さ方向において、第１コンタクト領域３０５と、同じ不純物濃度プロファイルを有してもよい。つまり、第２ボディ領域３２５は第１ボディ領域３０３と同じ工程によって形成してもよく、第２コンタクト領域３２６は第１コンタクト領域３０５と同じ工程によって形成してもよい。
終端構造は、複数のベース電極（第１ベース電極）３１９ａおよびベース電極（第２ベース電極）３１９ｂ、３１９ｃを備えてもよい。ベース電極３１９ａ、３１９ｂ、３１９ｃは、第２コンタクト領域３２６と接触するように第１炭化珪素半導体層３０２の表面に形成されている。ベース電極３１９ａは、終端領域３００Ｅの第２コンタクト領域３２６のうち、活性領域３００Ａに近接する内周側（図の左側）の領域に位置している。ベース電極３１９ａは、島状に形成されており、例えば、活性領域３００Ａにおけるソース電極３０９と同様に配列されている。一方、ベース電極３１９ｂ、３１９ｃは、後述するゲート電極３０８の外周縁よりも外側であって、第２コンタクト領域３２６の外周側（図の右側）の領域に位置し、活性領域３００Ａを囲む。つまり、炭化珪素基板３０１の主面に垂直な方向からみて環形状を有している。環形状のベース電極は１つであってもよいし、３以上であってもよい。ベース電極３１９ａ、３１９ｂ、３１９ｃは、層間絶縁膜３１１の開口部を介して、第１表面電極３１２に接続されている。
終端領域３００Ｅにおいて、第１炭化珪素半導体層３０２の上には第２炭化珪素半導体層３０６と、ゲート絶縁膜３０７とが位置している。また、終端領域３００Ｅにおいて、上部ゲート電極を設けるため、ゲート電極３０８もゲート絶縁膜３０７上に位置していてもよい。ゲート電極３０８は、層間絶縁膜３１１の開口部を介して、第２表面電極（例えばＡｌ電極）３１３に接続されている。第２表面電極３１３は、複数のＭＩＳＦＥＴのゲート電極３０８にゲート信号を与える役割を有している。第２表面電極３１３および第１表面電極３１２は、同一の導電膜をパターニングすることにより同時に形成され得る。
終端構造は、第１炭化珪素半導体層３０２の表面に位置し、第２ボディ領域３２５を囲むＦＬＲ領域において、少なくとも１つの第２導電型のリング領域３５２を有する。リング領域３５２は、深さ方向において、活性領域３００Ａの第１ボディ領域３０３及び第２ボディ領域３２５と同一の不純物濃度プロファイルを有してもよい。
半導体素子２０００における終端領域３００Ｅおよび活性領域３００Ａには、内部の構造を外部の環境から保護するため、保護層３１４が形成されている。保護層３１４は、第１表面電極３１２および第２表面電極３１３の上方に配置されており、これらの表面電極の一部を露出する第１開口部３１４ｐを有している。第１表面電極３１２および第２表面電極のうち保護層３１４から露出した領域が、それぞれ、ソースパッド領域ＳＰ、ゲートパッド領域ＧＰとなる。なお、この例では、第１表面電極３１２を露出する第１開口部３１４ｐが２つ設けられ、２つのソースパッド領域ＳＰが形成されている。
ソースパッド領域ＳＰにおいて、保護層３１４の第１開口部３１４ｐ内に第１絶縁層３１５が配置されている。第１絶縁層３１５は、保護層３１４と離間して配置されており、第１表面電極３１２の一部を露出する第２開口部３１５ｐを有している。ゲートパッド領域ＧＰにおいても、同様に、保護層３１４の第１開口部３１４ｐ内に第２絶縁層３１６が配置されている。第２絶縁層３１６は、保護層３１４と離間して配置されており、第２表面電極３１３の一部を露出する第２開口部３１６ｐを有している。
図１７Ｂに示すように、保護層３１４は、活性領域３００Ａおよび終端領域３００Ｅにおいて、ソースパッド領域ＳＰおよびゲートパッド領域ＧＰを除いて、第１表面電極３１２および第２表面電極３１３の全体を覆っていてもよい。パッド領域とは、パッケージの端子に接続するために、ワイヤやリボンやバスバーなどを接続する領域であり、表面電極が露出されている領域である。この例では、２つのソースパッド領域ＳＰおよび１つのゲートパッド領域ＧＰが設けられている。なお、パッド領域の数および配置は、図示する例に限定されない。
図１７Ａから分かるように、半導体素子２０００を上方から見たとき、ソースパッド領域ＳＰにおいて、第１表面電極３１２の一部が露出している。第１表面電極３１２の露出部分は、第１絶縁層３１５の第２開口部内に位置する第１領域３１２ａと、保護層３１４と第１絶縁層３１５との間に位置する第２領域３１２ｂとを含む。すなわち、第１表面電極３１２は第１絶縁層３１５で領域を分割されており、内側が第１領域３１２ａ、外側が第２領域３１２ｂである。
同様に、ゲートパッド領域ＧＰにおいて、第２表面電極３１３の一部が露出している。第２表面電極３１３の露出部分は、第２絶縁層３１６の第２開口部内に位置する第１領域３１３ａと、保護層３１４と第２絶縁層３１６との間に位置する第２領域３１３ｂとを含む。すなわち、第２表面電極３１３は第２絶縁層３１６で領域を分割されており、内側が第１領域３１３ａ、外側が第２領域３１３ｂである。
本実施形態でも、半導体素子１０００と同様に、第１表面電極３１２、第２表面電極３１３における絶縁層１１５の第２開口部内に位置する第１領域３１２ａ、３１３ａで、それぞれ、ソースおよびゲートの信号を与えるためのプローブやワイヤを接触させる。これにより、プローブまたはワイヤが位置ずれによって第１および第２絶縁層３１５、３１６に接触したとしても、保護層３１４とこれらの絶縁層とが離間しているため、保護層３１４への悪影響を低減でき、長期信頼性の低下を抑制できる。
ソースパッド領域ＳＰおよびゲートパッド領域ＧＰの配置および構成は、図１７Ａに示す例に限定されない。
図１８〜図２１は、本実施形態の他の半導体素子２０１０、２０１１、２０２０、２０２１を示す平面図である。
図１８に示すように、ソースパッド領域ＳＰおよびゲートパッド領域ＧＰは、それぞれ、１つずつ設けられていてもよい。
図１９に示すように、図１８に示す半導体素子２０１０における第１表面電極３１２、第２表面電極３１３の露出部分上に、それぞれ、第１金属層３１７および第２金属層３１８が配置されていてもよい。第１金属層３１７のうち第１領域３１２ａ上に位置する部分を第１部分３１７ａ、第２領域３１２ｂ上に位置する部分を第２部分３１７ｂとし、第２金属層３１８のうち第１領域３１３ａ上に位置する部分を第１部分３１８ａ、第２領域３１３ｂ上に位置する部分を第２部分３１８ｂとする。第１金属層３１７、３１８は、前述に実施形態における金属層１１６と同様の方法で形成され得る。第１金属層３１７、３１８は、検査工程の前に形成されてもよいし、検査工程後に形成されてもよい。
また、複数の表面電極を有する半導体素子では、複数の表面電極の一部のみに絶縁層を設けてもよい。例えば、第１表面電極３１２、第２表面電極３１３のいずれか一方に特にクラックが発生しやすい場合には、クラックが発生しやすい方にのみ絶縁層を設けてもよい。図２０に例示するように、ゲートパッド領域ＧＰにおいて、第２表面電極３１３上に第２絶縁層３１６を配置し、ソースパッド領域ＳＰでは、第１表面電極３１２上には絶縁層を配置しなくてもよい。
さらに、図２１に例示するように、図２０に示す半導体素子２０２０において、第１表面電極３１２、第２表面電極３１３の露出部分上に第１金属層３１７、３１８を形成してもよい。
なお、図２０および図２１に示す例では、ゲートパッド側にのみ絶縁層を配置したが、ソースパッド側にのみ絶縁層を配置してもよい。
さらに、インテリジェント化（具体的には、半導体素子上に温度センサや電流センサを搭載して多機能化）した半導体素子では、ゲートパッド、ソースパッド以外にも信号を取り出すための電極パッドが必要になり、３以上の表面電極が配置される場合がある。このような場合でも、全ての表面電極上において、保護層の開口部内に絶縁層を配置してもよいし、一部の表面電極上にのみ絶縁層を配置してもよい。
本開示の半導体素子の構成および各構成要素の材料は、上記に例示した構成および材料に限定されない。上記の実施形態では、炭化珪素が４Ｈ−ＳｉＣである例について説明したが、炭化珪素は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣなどの他のポリタイプであってもよい。また、本開示の実施形態では、ＳｉＣ基板の主面が（０００１）面からオフカットした面である例について説明したが、ＳｉＣ基板の主面は、（１１−２０）面、（１−１００）面、（０００−１）面、またはこれらのオフカット面であってもよいし、その他の特殊な面方位であってもよい。また、炭化珪素基板３０１の代わりにＳｉ基板を用い、Ｓｉ基板上に、３Ｃ−ＳｉＣのドリフト層を形成してもよい。
さらに、本開示の半導体素子は、炭化珪素以外の他の半導体を用いた半導体素子であってもよい。他の半導体は、例えば、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）等の他のワイドバンドギャップ半導体であってもよいし、シリコン半導体であってもよい。
なお、上記の実施形態においては、表面電極を備えた半導体素子としてＳＢＤおよびＭＩＳＦＥＴを例示したが、本開示の構成は他の半導体素子にも適用できる。特に、高耐圧を実現するためのパワー素子に好適に適用され得る。
例えば、図１７Ａおよび図１７Ｂに示す半導体素子２０００において、基板とその上に形成する半導体層（ドリフト領域）とを互いに異なる導電型とすることにより、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を形成することができる。ＩＧＢＴの場合、上述したトレンチ型ＭＩＳＦＥＴにおけるソース電極、ドレイン電極及びソース領域は、それぞれ順に、エミッタ電極、コレクタ電極及びエミッタ領域と呼ばれる。ドリフト領域及びエミッタ領域の導電型をｎ型とし、基板及びボディ領域の導電型をｐ型とすると、ｎ型チャネルのＩＧＢＴを得ることができる。また、ドリフト領域及びエミッタ領域の導電型をｐ型とし、基板及びボディ領域の導電型をｎ型とすると、ｐ型チャネルのＩＧＢＴを得ることができる。
本開示は、例えば、民生用、車載用、産業機器用等の電力変換器に搭載されるパワー半導体デバイスに用いられ得る。
１０、１０００、１０１０、２０００、２０１０、２０１１、２０２０、２０２１ ：半導体素子
１１ ：半導体
１３、１１２、３１２、３１３ ：表面電極
１３ａ、１１２ａ、３１２ａ、３１３ａ ：第１領域
１３ｂ、１１２ｂ、３１２ｂ、３１３ｂ ：第２領域
１５、１１４、３１４ ：保護層
１５ｐ、１１４ｐ、３１４ｐ ：第１開口部
１７、１１５、３１５、３１６ ：絶縁層
１７ｐ、１１５ｐ、３１５ｐ ：第２開口部
１９、１１６、３１７、３１８ ：金属層
１９ａ、１１６ａ、３１７ａ、３１８ａ ：第１部分
１９ｂ、１１６ｂ、３１７ｂ、３１８ｂ ：第２部分
１０１ ：半導体基板
１０２ ：ドリフト層
１１０ ：第２電極
１１１ ：絶縁膜
１１３ ：裏面電極
１５０、３００Ｅ ：終端領域
１５１ ：ガードリング領域
１５２ ：ＦＬＲ領域
１５９ ：第１電極
１９１ ：バッファ層
３０１ ：炭化珪素基板
３０２ ：第１炭化珪素半導体層
３０３ ：第１ボディ領域
３０４ ：ソース領域
３０５ ：第１コンタクト領域
３０６ ：第２炭化珪素半導体層
３０７ ：ゲート絶縁膜
３０８ ：ゲート電極
３０９ ：ソース電極
３１０ ：ドレイン電極
３１１ ：層間絶縁膜
４０１、４０２、４０７ ：金属導体
４０３、４０６ ：はんだ
４０４ ：金属ワイヤ
４０５ ：封止材
ＧＰ ：ゲートパッド領域
ＳＰ ：ソースパッド領域

Claims (13)

  1. 所定の素子領域を有する半導体と、
    前記素子領域の端部において、前記半導体に配置された電界緩和構造と、
    前記半導体の上に配置され、かつ、前記半導体の法線方向から見たとき、前記電界緩和構造の内側に位置する、少なくとも１つの表面電極と、
    前記電界緩和構造と前記少なくとも１つの表面電極の周縁部とを覆い、かつ、前記少なくとも１つの表面電極上に開口部を有する保護層と、
    前記少なくとも１つの表面電極上において、前記開口部の内側に、前記保護層と離間し、かつ、前記半導体の法線方向から見たとき、前記少なくとも１つの表面電極の第１領域を包囲するように配置された絶縁層と、
    前記少なくとも１つの表面電極のうち前記保護層および前記絶縁層のいずれにも覆われていない領域上に配置された金属層と
    を備え、
    前記金属層は、少なくとも前記第１領域上に配置されている、半導体素子。
  2. 前記保護層および前記絶縁層は同一材料からなる、請求項１に記載の半導体素子。
  3. 前記半導体素子はダイオードであり、
    前記少なくとも１つの表面電極は、カソードおよびアノードの少なくとも一方を含む、請求項１または２に記載の半導体素子。
  4. 前記半導体素子はトランジスタであり、
    前記少なくとも１つの表面電極は、ソースおよびドレインの少なくとも一方を含む、請求項１または２に記載の半導体素子。
  5. 前記半導体素子はトランジスタであり、
    前記少なくとも１つの表面電極は、エミッタおよびコレクタの少なくとも一方を含む、請求項１または２に記載の半導体素子。
  6. 前記半導体素子はトランジスタであり、
    前記少なくとも１つの表面電極は、ゲートを含む、請求項１または２に記載の半導体素子。
  7. 前記少なくとも１つの表面電極は、主電流経路以外に設けられた電極を含む、請求項１または２に記載の半導体素子。
  8. 前記少なくとも１つの表面電極は、前記半導体の法線方向から見たとき、前記絶縁層によって包囲された前記第１領域と、前記保護層と前記絶縁層との間に位置する第２領域とを含み、
    前記金属層は、前記第１領域上に位置する第１部分と、前記第２領域上に位置する第２部分とを含む、請求項１から７のいずれかに記載の半導体素子。
  9. 前記金属層の前記第１部分と前記第２部分とは、互いに分離されている、請求項８に記載の半導体素子。
  10. 前記金属層は、前記保護層の側面および前記絶縁層の側面と接している、請求項１から９のいずれかに記載の半導体素子。
  11. 前記金属層は前記少なくとも１つの表面電極よりも高い硬度を有する、請求項１から１０のいずれかに記載の半導体素子。
  12. 前記少なくとも１つの表面電極は主にアルミニウムを含有し、前記金属層は主にニッケルを含有する、請求項１１に記載の半導体素子。
  13. 前記半導体は炭化珪素を含む、請求項１から１２のいずれかに記載の半導体素子。
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