JP6745166B2

JP6745166B2 - 成膜方法

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Publication number: JP6745166B2
Application number: JP2016158649A
Authority: JP
Inventors: 嘉津彦隣; 鈴木　康司; 康司鈴木
Original assignee: Ulvac Inc
Current assignee: Ulvac Inc
Priority date: 2016-08-12
Filing date: 2016-08-12
Publication date: 2020-08-26
Anticipated expiration: 2036-08-12
Also published as: TWI747931B; JP2018026494A; CN107731657A; TW201829831A

Description

本発明は、成膜方法及び成膜装置に関する。

近年の微細化プロセスの進展に伴い、素子分離領域に用いる高アスペクト比のトレンチまたは孔（以下、トレンチ等）内にボイドを発生させることなく絶縁膜で埋設するという要求がある。このとき、トレンチ等に形成された膜中にボイドが形成される場合がある。このような状況のなか、膜中に形成されたボイドを一旦、エッチングで開放して、開放されたボイド内に膜を再び埋め込む技術がある（例えば、特許文献１参照）。

特開２０１２−１３４２８８号公報

しかし、一旦形成されたボイドを開放して、開放されたボイド内に膜を埋め込む技術では、成膜プロセスが複雑になる。これにより、ボイドが形成されることなく、トレンチ等に膜を埋め込む技術が求められている。

以上のような事情に鑑み、本発明の目的は、トレンチ等内に形成される膜において、ボイドが形成されることなくトレンチ等内に膜を埋め込む成膜方法及び成膜装置を提供することにある。

上記目的を達成するため、本発明の一形態に係る成膜方法は、底部と側壁とを有するトレンチまたは孔が設けられた基板の表面に、シリコンを含む成膜ガスの第１のプラズマを発生させることにより、前記底部及び前記側壁にシリコンを含む第１の半導体膜が形成されることを含む。
前記側壁に形成される前記第１の半導体膜は、前記基板の前記表面に、ハロゲンを含むエッチングガスの第２のプラズマを発生させることにより、選択的に除去される。
前記基板の前記表面に、前記第１のプラズマを発生させることにより、前記底部及び前記側壁にシリコンを含む第２の半導体膜が形成される。
これにより、トレンチ等内に形成される半導体膜において、ボイドが形成されることなくトレンチ等内に膜が形成される。

上記の成膜方法において、前記側壁に形成された前記第１の半導体膜が選択的に除去され、前記第２の半導体膜が前記底部及び前記側壁に形成される処理は、２回以上繰り返されてもよい。
これにより、トレンチ等内に半導体膜が確実に形成される。

上記の成膜方法において、前記第１のプラズマを発生させる時間は、５分以内でもよい。
これにより、トレンチ等は、半導体膜によって閉塞されない。

上記の成膜方法において、前記第２のプラズマを発生させる時間は、５分以内でもよい。
これにより、トレンチ等の側壁に形成される半導体膜が選択的に除去される。

上記の成膜方法において、前記エッチングガスは、ＮＦ_３、ＮＣｌ_３及びＣｌ_２の少なくとも１つを含んでもよい。
これにより、トレンチ等の側壁に形成される半導体膜がＮＦ_３、ＮＣｌ_３及びＣｌ_２のいずれかにより化学的に除去される。

上記の成膜方法において、前記第１及び前記第２の半導体膜として、シリコンからなる膜及びリン、ヒ素、アンチモン、ホウ素、アルミニウム、ガリウム、インジウム、ゲルマニウムの少なくとも１つをドーパントとして含むシリコン膜の少なくともいずれかが形成される。
これにより、トレンチ等内に形成される前記第１及び第２の半導体膜は、シリコンからなる膜及びリン、ヒ素、アンチモン、ホウ素、アルミニウム、ガリウム、インジウム、ゲルマニウムの少なくとも１つをドーパントとして含むシリコン膜の少なくともいずれかの膜になる。

上記の成膜方法において、前記第１の半導体膜と前記第２の半導体膜との界面に、前記エッチングガスに含まれるハロゲンが含まれる。
これにより、トレンチ等内に形成される前記第１及び前記第２の半導体膜の界面に、前記エッチングガスに含まれるハロゲンが含まれる。

また、本発明の一形態に係る成膜装置は、真空槽と、支持台と、プラズマ発生源と、制御部とを具備する。
前記真空槽は、減圧状態を維持可能に構成されている。
前記支持台は、基板を載置することができる。基板には、トレンチまたは孔が設けられている。トレンチまたは孔のそれぞれは、底部と側壁とを有する。
前記プラズマ発生源は、前記真空槽内に導入されたシリコンを含む成膜ガスの第１のプラズマを発生させることにより前記底部及び前記側壁にシリコンを含む半導体膜を形成することができる。また、プラズマ発生源は、前記真空槽内に導入されたハロゲンを含むエッチングガスの第２のプラズマを発生させることにより、前記側壁に形成される前記半導体膜を選択的に除去することができる。
前記制御部は、前記第１のプラズマの発生と、前記第２のプラズマの発生と、を切り替えることができる。
これにより、トレンチ等内に形成される半導体膜において、ボイドが形成されることなくトレンチ等内に膜が形成される。

上記の成膜装置において、前記プラズマ発生源は、誘導結合方式のプラズマ発生源により構成されてもよい。
これにより、トレンチ等の底部及び側壁に、それぞれ膜質が異なる半導体膜が形成される。

上記の成膜装置は、第１のガス供給源と、第２のガス供給源とさらに具備してもよい。前記第１のガス供給源は、前記真空層内に前記成膜ガスを供給し、前記成膜ガスを噴出する第１の供給口を有してもよい。前記第２のガス供給源は、前記真空層内に前記エッチングガスを供給し、前記エッチングガスを噴出する第２の供給口を有してもよい。前記第２の供給口の位置が前記第１の供給口の位置と異なってもよい。
これにより、半導体膜の膜厚が基板内において均一に形成される。

本発明によれば、トレンチ等内に形成される膜において、ボイドが形成されることなくトレンチ等内に膜を埋め込むことができる。

本実施形態に係る成膜方法に適用される成膜装置の概略構成図である。本実施形態に係る成膜方法の概略的なフロー図である。図Ａ及び図Ｂは、本実施形態に係る成膜方法を表す概略断面図である。図Ａ及び図Ｂは、本実施形態に係る成膜方法を表す概略断面図である。図Ａ及び図Ｂは、本実施形態に係る成膜方法を表す概略断面図である。

以下、図面を参照しながら、本発明の実施形態を説明する。各図面には、ＸＹＺ軸座標が導入される場合がある。

［成膜装置］
図１は、本実施形態に係る成膜方法に適用される成膜装置の概略構成図である。

図１に示す成膜装置１００は、真空槽１０と、支持台２０と、プラズマ発生源３０と、ガス供給源４０、４５と、制御部５０と、を具備する。成膜装置１００は、プラズマＣＶＤ（Chemical Vapor Deposition）法によって基板１に膜（例えば、半導体膜）を形成する成膜手段と、ドライエッチングによって基板１に形成された膜を除去するエッチング手段とを兼ね備える。プラズマ発生源３０としては、一例として誘導結合方式のプラズマ源が示されている。本実施形態に係るプラズマ源としては、誘導結合方式のプラズマ源に限らない。

真空槽１０は、減圧状態を維持可能な容器である。真空槽１０は、底部１１と、筒状壁１２と、天板（蓋）１３とを有する。真空槽１０には、例えば、ターボ分子ポンプ等の真空ポンプ（不図示）が接続されている。この真空ポンプによって真空槽１０内の雰囲気が所定の圧力に維持される。底部１１は、例えば、支持台２０を囲む。筒状壁１２は、底部１１上に設けられ、例えば、ノズル４１、４６を囲む。天板１３は、筒状壁１２上に設けられ、支持台２０に対向する。底部１１及び天板１３は、例えば、導電体を含む構成を有する。筒状壁１２は、石英等の透明絶縁材料を有する。また、真空槽１０には、真空槽１０内の圧力を計測する圧力計（不図示）が設置されている。

真空槽１０の内部には、基板１を支持する支持台２０が設置されている。基板１は、例えば、半導体基板、絶縁基板、金属基板等のいずれかである。半導体基板は、シリコンウェーハ、絶縁膜が表面に形成されたシリコンウェーハ等である。絶縁膜は、例えば、シリコン酸化物、シリコン窒化物、アルミニウム酸化物等である。ウェーハ径は、例えば、１５０ｍｍ以上３００ｍｍ以下であり、例えば、３００ｍｍであるとする。但し、ウェーハ径は、この例に限らない。また、絶縁基板は、ガラス基板、石英基板等である。

支持台２０は、例えば、導電体を含む構成を有する。支持台２０において、基板１が載置される面は、導電体でもよく、絶縁体でもよい。例えば、支持台２０において、基板１が載置される面には、静電チャックが設置されてもよい。支持台２０が絶縁体や静電チャックを含む場合、支持台２０が接地されたとしても、基板１とグランドとの間には、寄生の容量２１が生じる。また、支持台２０には、基板１にバイアス電位を印加できるように、直流電源または交流電源（高周波電源）が接続されてもよい。さらに、支持台２０には、基板１を所定温度に加熱する加熱源が内蔵されてもよい。

プラズマ発生源３０は、プラズマ発生用の高周波コイル（アンテナ）３１と、高周波コイル３１に接続された高周波電源３２と、整合回路３３とを有する。整合回路３３は、高周波コイル３１と高周波電源３２との間に設置される。高周波コイル３１は、例えば、筒状壁１２の外周を旋回している。高周波コイル３１が筒状壁１２の外周を旋回する巻き数は図示する数に限らない。高周波電源３２は、例えば、ＲＦ電源である。高周波電源３２は、ＶＨＦ電源でもよい。

プラズマ発生源３０は、誘導結合方式のプラズマ源に限らず、電子サイクロトン共鳴プラズマ（Electron Cyclotron resonance Plasma）源、ヘリコン波励起プラズマ（Helicon Wave Plasma）源等でもよい。

真空槽１０内にガスが導入され、高周波コイル３１に所定の電力が投入されると、真空槽１０内のプラズマ形成空間１０ｐにプラズマが発生する。このプラズマは、誘導結合方式により形成される。これにより、プラズマ形成空間１０ｐには、低圧でも高密度のプラズマ（以下、低圧高密度プラズマ）が発生する。また、プラズマ形成空間１０ｐに高密度のプラズマが発生することにより、基板１に対して自己バイアス電位が印加され易くなる。さらに、高周波コイル３１は、真空槽１０の外側に設けられているため、真空槽１０内に発生したプラズマに直接触れることはない。このため、高周波コイル３１の成分（例えば、金属）がプラズマによりスパッタリングされて、基板１に向かい飛遊することもない。

真空槽１０内に成膜ガスが導入され、プラズマ発生源３０によってプラズマ形成空間１０ｐにプラズマが発生すると、基板１には、膜が形成される。この場合、成膜装置１００は、基板１上に膜を形成する成膜装置として機能する。また、このプラズマは、低圧高密度プラズマであるため、例えば、基板１にトレンチまたは穴（トレンチ等）が設けられている場合、その底部及び側壁のそれぞれには、膜質が異なった半導体膜が形成され易くなる。この理由については後述する。また、トレンチ等のアスペクト比は、例えば、４以上である。

一方、真空槽１０内にエッチングガスが導入され、プラズマ発生源３０によってプラズマ形成空間１０ｐにプラズマが発生すると、基板１に形成された膜が除去される。この場合、成膜装置１００は、基板１に形成された半導体膜を除去するエッチング装置として機能する。

ガス供給源４０は、真空層１０内に成膜ガスを供給する。ガス供給源４０は、環状のノズル４１と、ガス導入管４２と、流量計４３とを有する。ノズル４１は、支持台２０に対向する。ノズル４１には、プロセスガスを噴出する供給口４１ｈが設けられている。供給口４１ｈは、例えば、支持台２０に対向する。ノズル４１の径または供給口４１ｈが支持台２０に向かう角度は、例えば、所望の膜厚分布を得るために適宜調整される。ガス導入管４２は、ノズル４１に接続されている。ガス導入管４２は、例えば、天板１３に設置されている。ガス導入管４２には、プロセスガスの流量を調整する流量計４３が設置されている。

成膜ガスとしては、シリコンを含むガスが用いられる。これにより、基板１には、例えば、シリコンを含む半導体膜が形成される。例えば、成膜ガスとしては、ＳｉＨ_４またはＳｉ_２Ｈ_６の少なくともいずれかが用いられる。また、ＳｉＨ_４またはＳｉ_２Ｈ_６の少なくともいずれかには、不活性ガス（Ａｒ，Ｈｅ等）が混合されてもよい。また、ＳｉＨ_４またはＳｉ_２Ｈ_６の少なくともいずれかには、Ｐ（リン）またはＢ（ホウ素）を含むガスが添加されてもよい。

ガス供給源４５は、真空層１０内にエッチングガスを供給する。ガス供給源４０は、環状のノズル４６と、ガス導入管４７と、流量計４８とを有する。ノズル４６は、支持台２０に対向する。ノズル４６には、プロセスガスを噴出する供給口４６ｈが設けられている。供給口４６ｈは、例えば、支持台２０に対向する。ノズル４６の径または供給口４６ｈが支持台２０に向かう角度は、例えば、所望のエッチング分布を得るために適宜調整される。

ガス導入管４７は、ノズル４６に接続されている。ガス導入管４７は、例えば、天板１３に設置されている。ガス導入管４７には、プロセスガスの流量を調整する流量計４８が設置されている。

ここで、ノズル４６の径は、ノズル４１の径よりも小さい。これにより、供給口４６ｈの位置は、供給口４１ｈの位置と異なる。例えば、成膜ガスよりも、エッチングガスのほうが真空槽１０に吸着しやすい場合、ノズル４６の径は、ノズル４１の径より小さく構成されることが望ましい。これにより、ノズル４６は、ノズル４１よりも真空槽１０から離れ、エッチングガスが真空槽１０に吸着され難くなる。この結果、所望のエッチング分布が得られる。

エッチングガスとしては、ハロゲンを含むガスが用いられる。例えば、エッチングガスとしては、フッ素を含むガスまたは塩素を含むガスが用いられる。これにより、例えば、基板１に形成されたシリコンを含む半導体膜をエッチングすることができる。例えば、エッチングガスとしては、ＮＦ_３、ＮＣｌ_３及びＣｌ_２の少なくとも１つが用いられる。また、ＮＦ_３、ＮＣｌ_３及びＣｌ_２の少なくともいずれかは、不活性ガス（Ａｒ，Ｈｅ等）が混合されてもよい。このほか、エッチングガスとしては、ＣＦ_４及びＳＦ_６の少なくともいずれかが用いられてもよい。また、ＮＦ_３、ＮＣｌ_３及びＣｌ_２の少なくともいずれかに、ＣＦ_４及びＳＦ_６の少なくともいずれかが添加されてもよい。

なお、ガス供給源は、２つのガス供給源４０、４５に限らず、さらに別のガス供給源が設けられてもよい。また、ガス供給源４０、４５は、シャワープレート型のガス供給源でもよい。また、シャワープレートは、ガス供給源４０、４５と別に設けられてもよく、例えば筒状壁１２と底部１１の間に設けられてもよい。さらに、このシャワープレートは、例えばトーナメント構造の穴を複数有して、基板１に均一にガスを供給することができる。

制御部５０は、成膜ガスを用いたプラズマの発生と、エッチングガスを用いたプラズマの発生と、を切り替えることができる。制御部５０は、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等のコンピュータに用いられるハードウェア要素および必要なソフトウェアにより実現される。ＣＰＵに代えて、またはこれに加えて、ＦＰＧＡ（Field Programmable Gate Array）等のＰＬＤ(Programmable Logic Device)、あるいは、ＤＳＰ（Digital Signal Processor）等を用いてもよい。

例えば、制御部５０は、成膜ガスを用いたプラズマを発生する場合、流量計４３をオン状態（このとき、流量計４８はオフ状態）にする。これにより、ノズル４１から成膜ガスが真空槽１０内に導入される。そして、制御部５０は、高周波電源３２を駆動させて、真空槽１０内に成膜ガスを用いたプラズマ（第１のプラズマ）を発生させる。制御部５０は、整合回路３３を制御し、プラズマを安定にする。また、制御部５０は、エッチングガスを用いたプラズマを発生する場合、流量計４８をオン状態（このとき、流量計４３はオフ状態）にする。これにより、ノズル４６からエッチングガスが真空槽１０内に導入される。そして、制御部５０は、高周波電源３２を駆動させて、真空槽１０内にエッチングガスを用いたプラズマ（第２のプラズマ）を発生させる。

成膜装置１００においては、基板１に対して成膜工程と、エッチング工程とを交互に繰り返して行うことで、基板１に形成された高アスペクト比のトレンチ等内にボイドが形成されることなく半導体膜が形成される。

近年のリソグラフィ技術における微細化プロセスの困難性や、微細化によってリーク電流の増大を生じる半導体装置の構造上の問題から、ＦｉｎＦＥＴ（Fin Field Effect transistor）のように、半導体装置の構造の見直しが試みられている。このような状況のなか、半導体装置の三次元加工において、微細化されたトレンチ等に膜を埋め込む技術が要求されている。しかし、微細化されたトレンチ等に埋め込まれる膜については、昇温時のリフロー特性、エッチング特性等の違いから、絶縁膜と同様にボイドを発生させることなく形成することが難しい状況にある。

これに対して、本実施形態は、上記の状況を解決する。以下に本実施形態に係る成膜方法を説明する。

［成膜方法］
図２は、本実施形態に係る成膜方法の概略的なフロー図である。
例えば、基板１には、高アスペクト比のトレンチまたは孔（トレンチ等）が設けられ、基板１の表面に、成膜ガスの高密度プラズマを発生させることにより、トレンチ等の底部及び側壁にシリコンを含む半導体膜（第１の半導体膜）が形成される（ステップＳ１０）。
次に、基板１の表面に、エッチングガスのプラズマを発生させることにより、側壁に形成される半導体膜が選択的に除去される（ステップＳ２０）。
次に、ステップＳ１０とステップＳ２０とが繰り返される。例えば、基板１に設けられたトレンチ等の底部及び側壁にシリコンを含む半導体膜が形成される工程と、側壁に形成された半導体膜が選択的に除去される工程とが繰り返される（ステップＳ３０）。例えば、トレンチ等の側壁に形成された半導体膜が選択的に除去され、さらに、次の成膜工程でシリコンを含む半導体膜（第２の半導体膜）がトレンチ等の底部及び側壁に形成される処理は、２回以上繰り返される。
このような成膜方法によれば、ボイドが形成されることなくトレンチ等内に半導体膜が形成される。以下に、図２のフローをより具体的に説明する。

図３Ａ〜図５Ｂは、本実施形態に係る成膜方法を表す概略断面図である。
例えば、基板１に設けられたトレンチに半導体膜が形成される成膜プロセスを例に、本実施形態に係る成膜方法を説明する。

図３Ａに示すように、基板１には、高アスペクト比のトレンチ５が設けられている。ここで、「β」の長さ（トレンチ５の深さ）は、「α」の長さ（トレンチ５の底部５ｂの幅）の４倍以上であるとする。また、「α」の長さは、数ｎｍ〜数１０ｎｍであるとする。また、基板１は、一例として、シリコン基板１ａ上に、シリコン酸化膜（ＳｉＯ_２）１ｂが形成された基板であるとする。

次に、図３Ｂに示すように、プラズマＣＶＤによってトレンチ５内及び基板１の上面１ｕにシリコンを含む半導体膜７０ａが形成される。例えば、Ａｒで希釈されたＳｉＨ_４ガスがノズル４１から導入される。成膜ガスとしては、Ｓｉ_２Ｈ_６がＡｒで希釈されたガスが用いられてもよい。続いて、高周波電源３２によって高周波コイル３１に電力が投入される。真空槽１０内では、基板１の上面１ｕに、ＳｉＨ_４／Ａｒガスによる高密度プラズマ（第１のプラズマ）が発生する。これにより、トレンチ５の底部５ｂ、トレンチ５の側壁５ｗ及び基板１の上面１ｕに半導体膜７０ａが形成される（ステップＳ１０）。

成膜条件の一例は、以下の通りである。
基板径：３００ｍｍ
成膜ガス：ＳｉＨ_４／Ａｒ
成膜時間：５分以内
放電電力：３００Ｗ以上６００Ｗ以下（１３．５６ＭＨｚ）
圧力：０．０５Ｐａ以上１．０Ｐａ以下
基板温度：室温

半導体膜７０ａは、例えば、トレンチ５の底部５ｂ上に形成される膜７１ａと、トレンチ５の側壁５ｗに形成される膜７２ａと、基板１の上面１ｕ上に形成される膜７３ａとを有する。膜７２ａは、トレンチ５の角部５ｃ付近にも形成される。すなわち、膜７２ａは、側壁５ｗに接する部分と、側壁５ｗに接する部分上に形成された部分であって膜７３ａに接する部分とを含む。また、図３Ｂには、トレンチ５内において、膜７２ａが膜７１ａに接していない構成が例示されているが、膜７２ａは、トレンチ５内において膜７１ａに接してもよい。

成膜工程では、トレンチ５の上部が半導体膜７０ａによって閉塞されないように成膜条件が調整される。例えば、成膜時間が５分より長くなると、両側壁５ｗの角部５ｃから成長する膜７２ａ同士が接触し、トレンチ５の上部が膜７２ａによって閉塞される場合がある。これにより、成膜時間は、５分以内に調整され、好ましくは２分としている。

低圧高密度プラズマによってトレンチ５内及び基板１上に半導体膜７０ａを形成すると、半導体膜７０ａは、プラズマ中のイオン照射を受けながら成長する。このイオンは、プラズマポテンシャルと基板１の自己バイアス電位との電位差によって、例えば、基板１に対して垂直に入射する。この際、膜７１ａの下地となる底部５ｂ及び膜７３ａの下地となる上面１ｕは、イオンの入射方向に直交している。これにより、膜７１ａ及び膜７３ａは、底部５ｂ上及び上面１ｕ上でイオンの運動エネルギーを受けながら成長していく。この結果、膜７１ａ及び膜７３ａは、比較的結晶性のよい膜になる。例えば、膜７１ａ及び膜７３ａは、膜７２ａに比べて、密度が高く、緻密な膜になる。

ここで、膜７１ａ及び膜７３ａを照射するイオンのエネルギーは、上記の電位差が高くなるほど増加する。例えば、放電電力が３００Ｗより小さくなると、イオンの照射エネルギーが減少して、膜７１ａ及び膜７３ａの結晶性が低下する場合がある。また、放電電力が６００Ｗより大きくなると、このエネルギーが過大になり、膜７１ａ及び膜７３ａが物理的にエッチングされ易くなる。これにより、放電電力は、３００Ｗ以上６００Ｗ以下、好ましくは５００Ｗであることが好ましい。

また、成膜中の圧力が０．０５Ｐａよりも小さくなると、成膜ガスの量が減少して放電が不安定になる可能性がある。また、成膜中の圧力が１．０Ｐａよりも大きくなると、膜７１ａ及び膜７３ａの段差被覆性が悪くなる。これにより、圧力は、０．０５Ｐａ以上１．０Ｐａ以下、好ましくは０．１Ｐａであることが好ましい。

一方、トレンチ５の側壁５ｗに形成される膜７２ａは、成膜中に下地を持たない。これにより、膜７２ａは、膜７１ａ及び膜７３ａに比べてイオンの運動エネルギーを受け難く、または、膜７２ａの一部は、膜７１ａなどが入射してくるイオンによってリスパッタされることにより形成されることから、膜７１ａ、膜７３ａと比べて膜７２ａの結晶性が良好にならない。これにより、例えば、膜７２ａは、膜７１ａ及び膜７３ａに比べて、密度が低く、粗密な膜になる。例えば、膜７２ａは、膜７１ａ及び膜７３ａに比べて、フッ素に対するエッチング耐性が弱い膜になる。例えば、フッ素を含むエッチングガスを用いた場合、膜７２ａのエッチング速度は、膜７１ａ及び膜７３ａのエッチング速度に比べて速くなる。

このように、成膜工程においては、膜７１ａ及び膜７３ａと、膜７１ａ及び膜７３ａとは膜質が異なる膜７２ａとが形成される。

次に、図４Ａに示すように、反応性のドライエッチング（化学エッチング）によってトレンチ５の側壁５ｗに形成された膜７２ａが選択的に除去される（ステップＳ２０）。例えば、ＮＦ_３ガスがノズル４６から導入される。エッチングガスについては、ＮＦ_３、ＮＣｌ_３及びＣｌ_２の少なくとも１つを含むガスが用いられてもよい。続いて、高周波電源３２によって高周波コイル３１に電力が投入される。真空槽１０内では、基板１の上面１ｕに、ＮＦ_３ガスによる高密度プラズマ（第２のプラズマ）が発生する。これにより、エッチング用のプラズマに対してエッチング耐性が弱い膜７２ａが選択的に除去される。例えば、膜７２ａ中のシリコンがプラズマ中のフッ素と反応すると、ＳｉＦ_ｘ等が生成し、真空槽１０からＳｉＦ_ｘ等が真空ポンプにより排気される。

エッチング条件の一例は、以下の通りである。
基板径：３００ｍｍ
成膜ガス：ＮＦ_３
成膜時間：５分以内
放電電力：５００Ｗ（１３．５６ＭＨｚ）
圧力：１Ｐａ
基板温度：室温

エッチング工程では、膜７２ａが選択的に除去されるようにエッチング条件が調整される。例えば、成膜時間が５分より長くなると、膜７１ａ及び膜７３ａとフッ素との反応が進行して膜７１ａ及び膜７３ａも除去される場合がある。これにより、エッチング時間は、５分以内に調整され、好ましくは２０秒間であることが好ましい。

なお、エッチング工程で、例えば、Ａｒプラズマによる物理エッチングを用いると、膜７２ａと同時に膜７１ａもエッチングされる可能性があり好ましくない。

次に、図４Ｂに示すように、プラズマＣＶＤによってトレンチ５内及び膜７３ａ上にシリコンを含む半導体膜７０ｂが形成される。例えば、半導体膜７０ａと同じ条件で、トレンチ５内及び膜７３ａ上に半導体膜７０ｂが形成される。

半導体膜７０ｂは、例えば、トレンチ５内の膜７１ａ上に形成される膜７１ｂと、トレンチ５の側壁５ｗに形成される膜７２ｂと、基板１の上面１ｕ上に形成される膜７３ｂとを有する。膜７２ｂは、側壁５ｗに接する部分と、側壁５ｗに接する部分上に形成された部分であって膜７３ｂに接する部分とを含む。また、トレンチ５内において、膜７２ｂは、膜７１ｂに接してもよい。また、膜７１ａには、エッチング処理がなされたため、膜７１ａと膜７１ｂとの界面には、微量のフッ素が残存する場合がある。

半導体膜７０ｂにおいても、膜７２ｂは、膜７１ｂ及び膜７３ｂに比べて、密度が低く、粗密な膜になる。例えば、膜７２ｂは、膜７１ｂ及び膜７３ｂに比べて、フッ素に対するエッチング耐性が弱い膜になる。

次に、図５Ａに示すように、反応性のドライエッチングによってトレンチ５の側壁５ｗに形成された膜７２ｂが選択的に除去される。例えば、膜７２ａを除去する条件と同じ条件で膜７２ｂが選択的に除去される。

次に、図５Ｂに示すように、成膜工程（ステップＳ１０）とエッチング工程（ステップＳ２０）とが繰り返される（ステップＳ３０）。繰り返される回数（本実施形態では、一例として５回）は、例えば、２回以上とする。これにより、トレンチ５内には、膜７１ａと、膜７１ａ上に形成された膜７１ｂと、膜７１ｂ上に形成された膜７１ｃと、膜７１ｃ上に形成された膜７１ｄと、膜７１ｄ上に形成された膜７１ｅと、が形成される。基板１の上面１ｕ上に形成された膜は、例えば、ＣＭＰ（Chemical Mechanical Polishing）により除去される。また、膜７１ａ、膜７１ｂ、膜７１ｃ、膜７１ｄ及び膜７１ｅのそれぞれの界面には、微量のフッ素が残存する場合がある。

このように、トレンチ５の底部５ｂ及び側壁５ｗにシリコンを含む半導体膜が形成される工程と、側壁５ｗに形成された半導体膜が選択的に除去される工程とが繰り返され、トレンチ５内にシリコンを含む半導体膜７０（膜７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ）が形成される。このような成膜方法によれば、ボイドが形成されることなくトレンチ５内に半導体膜７０が形成される。また、トレンチ５に限らず、トレンチ５と同じアスペクト比を持つ孔においても、孔内にはボイドが形成されることなく半導体膜７０が形成される。

また、成膜ガスには、リン（Ｐ）、ホウ素（Ｂ）、ゲルマニウム（Ｇｅ）等を含むガスが添加されて、半導体膜７０が形成されてもよい。例えば、トレンチ５内に形成される半導体膜７０中のシリコンの組成比は、５０ａｔｏｍ％以上であり、９０ａｔｏｍ％以上が好ましく、９９ａｔｏｍ％以上がさらに好ましい。つまり、半導体膜７０として、不可避不純物を含むシリコン膜（シリコンからなる膜）及びリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）の少なくとも１つをドーパントとして含むシリコン膜の少なくともいずれかが形成される。ここで、「不可避不純物」とは、意図的に導入された不純物ではなく、原料ガスまたは製造プロセス中に必然的に導入される不純物をいう。

以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

１…基板
１ａ…シリコン基板
１ｂ…シリコン酸化膜
１ｕ…上面
５…トレンチ
５ｃ…角部
５ｂ…底部
５ｗ…側壁
１０…真空槽
１０ｐ…プラズマ形成空間
１１…底部
１２…筒状壁
１３…天板
２０…支持台
２１…容量
３０…プラズマ発生源
３１…高周波コイル
３２…高周波電源
３３…整合回路
４０、４５…ガス供給源
４１、４６…ノズル
４１ｈ、４６ｈ…供給口
４２、４７…ガス導入管
４３、４８…流量計
５０…制御部
７０ａ、７０ｂ…半導体膜
７１ａ、７１ｂ、７１ｃ、７１ｄ、７１ｅ、７２ａ、７２ｂ、７３ａ、７３ｂ…膜
１００…成膜装置

Claims

底部と側壁とを有するトレンチまたは孔が設けられた基板の表面に、ＳｉＨ _４及びＡｒの混合ガスを０．０５Ｐａ以上１．０Ｐａ以下導入して、高周波により形成した第１のプラズマを発生させることにより、前記底部及び前記側壁にシリコンからなる膜及びリン、ヒ素、アンチモン、ホウ素、アルミニウム、ガリウム、インジウム、ゲルマニウムの少なくとも１つをドーパントとして含むシリコン膜の少なくともいずれかである第１の半導体膜を形成し、
前記基板の前記表面に、ＮＦ_３を含むエッチングガスの第２のプラズマを発生させることにより、前記側壁に形成される前記第１の半導体膜を選択的に除去し、
前記基板の前記表面に、前記第１のプラズマを発生させることにより、前記底部及び前記側壁にシリコンを含む第２の半導体膜を形成する
成膜方法。
請求項１に記載された成膜方法であって、
前記第１プラズマを連続的な高周波により形成し、前記基板に自己バイアスを印加しながら、前記底部には、前記側壁に形成される前記第１の半導体膜よりも高密度の前記第１の半導体膜を形成し、
前記第２のプラズマによって、前記側壁に形成された前記第１の半導体膜を選択的に除去し、
前記側壁に形成された前記第１の半導体膜を除去した後、前記第１プラズマを連続的な高周波により形成し、前記基板に自己バイアスを印加しながら、前記底部には、前記側壁に形成される前記第２の半導体膜よりも高密度の前記第２の半導体膜を形成する
成膜方法。
請求項１または２に記載された成膜方法であって、
前記側壁に形成された前記第１の半導体膜が選択的に除去され、前記第２の半導体膜が前記底部及び前記側壁に形成される処理は、２回以上繰り返される
成膜方法。
請求項１〜３のいずれか１つに記載された成膜方法であって、
前記第１のプラズマを発生させる時間は、５分以内である
成膜方法。
請求項１〜４のいずれか１つに記載された成膜方法であって、
前記第２のプラズマを発生させる時間は、５分以内である
成膜方法。
請求項１〜５のいずれか１つに記載された成膜方法であって、
前記第１の半導体膜と前記第２の半導体膜との界面に、前記エッチングガスに含まれるハロゲンが含まれる
成膜方法。