JP6786543B2 - 半導体装置、電力変換装置、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、電力変換装置、駆動装置、車両、及び、昇降機 Download PDF

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Description

本発明の実施形態は、半導体装置、電力変換装置、駆動装置、車両、及び、昇降機に関する。
高速でスイッチング動作するパワートランジスタでは、例えば、ターンオフの際に、寄生インダクタンスに起因するサージ電圧が生ずる場合がある。サージ電圧が生ずるとゲート絶縁膜の破壊生じたり、回路のリンギングが生じたりするため問題となる。サージ電圧は高電圧であり、かつ、短時間に発生するため検出することが困難である。
特開平５−３４４３６９号公報
本発明が解決しようとする課題は、サージ電圧の検出が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極、第２の電極及びゲート電極を有する半導体素子の前記第１の電極及び前記第２の電極のいずれか一方に生じるサージ電圧を検出する半導体装置であって、この第１の電極及びこの第２の電極のいずれか一方に電気的に接続するための第１のアノードと、第１のカソードと、を有する第１のダイオードと、この第１のカソードに電気的に接続された第１の一端と、第１の他端と、を有する第１のキャパシタと、前記第１のカソード及び前記第１の一端に電気的に接続された第１のバイアス素子端部と、正極と負極を有する直流電源の前記正極に電気的に接続するための第２のバイアス素子端部と、を有するバイアス素子と、前記第１の他端に電気的に接続された第２のアノードと、第２のカソードと、を有する第２のダイオードと、この第２のカソードに電気的に接続された第２の一端と、第２の他端と、を有する第２のキャパシタと、この第２の一端と前記第２の他端の間に、前記第２のキャパシタに電気的に並列に接続されたスイッチと、前記第２のカソード及び前記第２の一端に電気的に接続され、前記サージ電圧の検出結果を出力するアナログデジタルコンバータ又はサンプルホールド回路と、前記第２の他端に電気的に接続された第３のアノードと、前記第１の他端及び前記第２のアノードに電気的に接続された第３のカソードと、を有する第３のダイオードを備える。
第１の実施形態の半導体装置の模式図である。 第１の実施形態の電力変換装置の模式図である。 第１の実施形態の第２のダイオードの一例を示す模式図である。 第１の実施形態の変形例の半導体装置の模式図である。 第１の実施形態の半導体装置における電圧と電流の時間変化を示す模式図である。 サージ電圧の波形の一例を示す模式図である。 第１の実施形態の半導体装置のサージ電圧の検出特性を示す模式図である。 第２の実施形態の半導体装置の模式図である。 第３の実施形態の半導体装置の模式図である。 第４の実施形態の半導体装置の模式図である。 第５の実施形態の電力変換装置の模式図である。 第５の実施形態の半導体装置の模式図である。 第６の実施形態の駆動装置の模式図である。 第７の実施形態の車両の模式図である。 第８の実施形態の車両の模式図である。 第９の実施形態の昇降機の模式図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、本明細書中、半導体装置とは、複数の素子がワンチップ化されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、複数の電子部品が配置された電子回路基板、又は、ディスクリート半導体等の複数の素子が組み合わされたパワーモジュールを包含する概念である。
（第１の実施形態）
本実施形態の半導体装置は、第１の電極、第２の電極及びゲート電極を有する半導体素子の第１の電極及び第２の電極のいずれか一方に電気的に接続するための第１のアノードと、第１のカソードと、を有する第１のダイオードと、第１のカソードに電気的に接続された第１の一端と、第１の他端と、を有する第１のキャパシタと、第１のカソード及び第１の一端に電気的に接続された第１のバイアス素子端部と、正極と負極を有する直流電源の正極に電気的に接続するための第２のバイアス素子端部と、を有するバイアス素子と、第１の他端に電気的に接続された第２のアノードと、第２のカソードと、を有する第２のダイオードと、第２のカソードに電気的に接続された第２の一端と、第２の他端と、を有する第２のキャパシタと、第２の一端と第２の他端の間に、第２のキャパシタに電気的に並列に接続されたスイッチと、第２のカソード及び第２の一端に電気的に接続されたアナログデジタルコンバータ又はサンプルホールド回路と、第２の他端に電気的に接続された第３のアノードと、第１の他端及び第２のアノードに電気的に接続された第３のカソードと、を有する第３のダイオードと、を備えた半導体装置である。
また、本実施形態の電力変換装置は、上述の半導体装置を備えている。
図１は、本実施形態の半導体装置の模式図である。本実施形態の半導体装置は、サージ電圧検出回路１０１である。
図２は、本実施形態の電力変換装置の模式図である。本実施形態の電力変換装置は、サージ電圧検出回路１０１を備えるインバータ回路２１０である。
図１は、インバータ回路２１０の一部を示す図である。図１は、サージ電圧検出回路１０１の構成の詳細を示す図である。
図２に示すインバータ回路２１０は、３組のローサイドトランジスタ１０とハイサイドトランジスタ２０、３個のサージ電圧検出回路１０１、正端子Ｐ、負端子Ｎ、出力端子Ｕ、出力端子Ｖ、出力端子Ｗ、検出端子Ｄ’を備える。正端子Ｐは直流電源３０の正極３０ａに接続され、負端子Ｎは直流電源３０の負極３０ｂに接続される。例えば、平滑キャパシタ４０が、正端子Ｐと負端子Ｎとの間に、直流電源３０に並列に設けられる。インバータ回路２１０は、３相インバータである。検出端子Ｄ’からサージ電圧検出回路１０１によるサージ電圧の検出結果が出力される。
直流電源３０の電圧は、例えば、２００Ｖ以上１５００Ｖ以下である。直流電源３０は、トランジスタ（ローサイドトランジスタ１０及びハイサイドトランジスタ２０）の電源電圧ＶＤＤを供給するものである。
ローサイドトランジスタ１０及び、ハイサイドトランジスタ２０は、トランジスタであれば特に種類は問わない。本実施形態記載の半導体装置及び電力変換装置は、ローサイドトランジスタ１０及びハイサイドトランジスタ２０がどのようなトランジスタであっても、トランジスタ全般に適用可能である。ローサイドトランジスタ１０及び、ハイサイドトランジスタ２０は、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）等である。なお、ローサイドトランジスタ１０及びハイサイドトランジスタ２０は、半導体素子の一例である。ローサイドトランジスタ１０及びハイサイドトランジスタ２０は、例えば、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）やＡｌＧａＮやＩｎＧａＮ等の窒化物半導体材料、Ｓｉ（シリコン）、ＧａＯ（酸化ガリウム）又はダイヤモンド半導体を含有し、ＳｉＣ、窒化物半導体材料、Ｓｉ、ＧａＯ又はダイヤモンド半導体を用いて製造されたトランジスタである。また、ローサイドトランジスタ１０とハイサイドトランジスタ２０のそれぞれは、例えば、図示しない還流ダイオード等の他の素子を有していても良い。また、ローサイドトランジスタ１０とハイサイドトランジスタ２０のそれぞれは、２以上のトランジスタがカスコード接続されたものであっても良い。
サージ電圧検出回路１０１は、例えば、複数の素子がワンチップ化されたＩＣ、又は、複数の電子部品が配置された電子回路基板である。サージ電圧検出回路１０１は、ローサイドトランジスタ１０とハイサイドトランジスタ２０との間に生ずるサージ電圧を検出する。半導体モジュール１５１は、サージ電圧検出回路１０１とローサイドトランジスタ１０とハイサイドトランジスタ２０を含む。
図１には、インバータ回路２１０の３組のローサイドトランジスタ１０とハイサイドトランジスタ２０の内、出力端子Ｕに接続される１組のローサイドトランジスタ１０とハイサイドトランジスタ２０を示す。また、その１組のローサイドトランジスタ１０とハイサイドトランジスタ２０に接続されるサージ電圧検出回路１０１を示す。
サージ電圧検出回路１０１は、第１のダイオード１１１と、第１のキャパシタ１１２と、第２のダイオード１１４と、第３のダイオード１１６と、第２のキャパシタ１１８と、スイッチ１２２と、アナログデジタルコンバータ１２６と、バイアス素子１４０と、制御部５０と、入力端子Ａと、入力端子Ｂと、入力端子Ｉと、検出端子Ｄと、を備える。
インバータ回路２１０のローサイドトランジスタ１０は、エミッタ電極１０ａ（第１の電極）、コレクタ電極１０ｂ（第２の電極）、ゲート電極１０ｃを有する。インバータ回路２１０のハイサイドトランジスタ２０は、エミッタ電極２０ａ（第１の電極）、コレクタ電極２０ｂ（第２の電極）、ゲート電極２０ｃを有する。
サージ電圧検出回路１０１の入力端子Ａは、直流電源３０の正極３０ａに電気的に接続するためのものである。サージ電圧検出回路１０１の入力端子Ｂは、直流電源３０の負極３０ｂに電気的に接続するためのものである。
サージ電圧検出回路１０１の入力端子Ｉは、ローサイドトランジスタ１０のコレクタ電極１０ｂ、及び、ハイサイドトランジスタ２０のエミッタ電極２０ａに電気的に接続するためものである。入力端子Ｉは、電子回路でサージ電圧が発生する可能性がある箇所に電気的に接続するためのものである。
サージ電圧検出回路１０１の検出端子Ｄから、サージ電圧の検出結果が出力される。
第１のダイオード１１１は、第１のアノード１１１ａと、第１のカソード１１１ｂと、を有する。第１のアノード１１１ａは、入力端子Ｉを介して、ローサイドトランジスタ１０のコレクタ電極１０ｂ、及び、ハイサイドトランジスタ２０のエミッタ電極２０ａのいずれか一方に電気的に接続するためのものである。なお図１においては、第１のアノード１１１ａは、入力端子Ｉを介して、ローサイドトランジスタ１０のコレクタ電極１０ｂ、及びハイサイドトランジスタ２０のエミッタ電極２０ａの両方に電気的に接続されている。第１のアノード１１１ａは、入力端子Ｉを介して、電子回路でサージ電圧が発生する可能性がある箇所に電気的に接続されている。
第１のキャパシタ１１２は、第１の一端１１２ａと、第１の他端１１２ｂと、を有する。第１の一端１１２ａは、第１のカソード１１１ｂに電気的に接続されている。
バイアス素子１４０は、第１のバイアス素子端部１４０ａと、第２のバイアス素子端部１４０ｂと、を有する。第１のバイアス素子端部１４０ａは、第１のカソード１１１ｂ及び第１の一端１１２ａに電気的に接続されている。第２のバイアス素子端部１４０ｂは、直流電源３０の正極３０ａに電気的に接続するためのものである。なお図１においては、第２のバイアス素子端部１４０ｂは、入力端子Ａを介して、直流電源３０の正極３０ａに電気的に接続されている。
バイアス素子１４０は、第１のカソード１１１ｂと第１の一端１１２ａの間の電圧が、トランジスタの電源電圧ＶＤＤで固定されずサージ電圧が検出可能となるように自由に変化させるためのものである。言い換えると、バイアス素子１４０を設けないと、第１のカソード１１１ｂと第１の一端１１２ａの間の電圧が入力端子Ａを介してトランジスタの電源電圧ＶＤＤで固定されてしまい、サージ電圧を検出することが出来なくなる。そのため、バイアス素子１４０を設けている。
本実施形態の半導体装置において、バイアス素子１４０は抵抗素子１４２である。
第２のダイオード１１４は、第２のアノード１１４ａと、第２のカソード１１４ｂと、を有する。第２のアノード１１４ａは、第１のキャパシタ１１２の第１の他端１１２ｂに電気的に接続されている。第２のダイオード１１４はショットキーバリアダイオードであることが好ましい。
第２のキャパシタ１１８は、第２の一端１１８ａと、第２の他端１１８ｂと、を有する。第２の一端１１８ａは、第２のダイオード１１４の第２のカソード１１４ｂに電気的に接続されている。
アナログデジタルコンバータ１２６は、第２のカソード１１４ｂ及び第２の一端１１８ａに電気的に接続されている。アナログデジタルコンバータ１２６は、第２のカソード１１４ｂと第２の一端１１８ａの間の電圧をデジタル変換する。デジタル変換された電圧の信号は、例えば、公知の表示器に入力して電圧値として表示させることができる。これにより、デジタル変換された電圧の測定をすることができる。なお、デジタル変換された電圧の信号を、市販のマイクロコンピュータ等の制御部５０に入力することにより、スイッチ１２２の動作等の制御に用いることが可能である。
スイッチ１２２は、第２の一端１１８ａと第２の他端１１８ｂの間に、第２のキャパシタ１１８に電気的に並列に接続されている。スイッチ１２２は、第２の一端１１８ａと第２の他端１１８ｂを電気的に接続し、第２のキャパシタ１１８に充電されている電荷を放電させる。スイッチ１２２は例えばトランジスタであるが、これに限定されるものではない。
スイッチ１２２のオン・オフ動作は、例えば、制御部５０で制御される。制御部５０は、例えば、マイクロコンピュータである。制御部５０は、例えば、サージ電圧検出回路１０１の内部または外部のどちらに設けられてもよい。なお、制御部５０は、第１の制御部の一例である。
第３のダイオード１１６は、第３のアノード１１６ａと、第３のカソード１１６ｂと、を有する。第３のカソード１１６ｂは、第１のキャパシタ１１２の第１の他端１１２ｂ及び第２のダイオード１１４の第２のアノード１１４ａに電気的に接続されている。第３のダイオード１１６はショットキーバリアダイオードであることが好ましい。
第１のキャパシタ１１２及び第２のキャパシタ１１８は、フィルムコンデンサ又はセラミックコンデンサであることが好ましい。
フィルムコンデンサは、ポリエチレン・テレフタレート（ＰＥＴ）、ポリプロピレン（ＰＰ）、ポリフェニレン・スルフィド（ＰＰＳ）、ポリエチレン・ナフタレート（ＰＥＮ）又はポリスチレン（ＰＳ）等の樹脂を誘電体に用いたコンデンサである。
セラミックコンデンサは、酸化チタン、酸化アルミニウム、チタン酸バリウム又はチタン酸ストロンチウム等のセラミックを誘電体に用いたコンデンサである。
トランジスタ（半導体素子）の電源電圧ＶＤＤと第１のキャパシタ１１２の容量Ｃ１と第２のキャパシタ１１８の容量Ｃ２が、１５Ｖ≦（Ｃ１ＶＤＤ）／（Ｃ１＋Ｃ２）の関係を満たす事が好ましい。
第１のキャパシタ１１２の容量Ｃ１は、ローサイドトランジスタ１０又はハイサイドトランジスタ２０（半導体素子）の出力容量の１／１０以下であることが好ましい。
第２のキャパシタ１１８の容量Ｃ２は、１００ｐＦ以上であることが好ましい。
図３は、本実施形態の第２のダイオード１１４の一例を示す模式図である。
図３（ａ）は、ショットキーバリアダイオードを第２のダイオード１１４として含む本実施形態のサージ電圧検出回路１０１の一部の一例である。図３（ｂ）と図３（ｃ）は、ショットキーバリアダイオードとＰＮダイオードの組合せを第２のダイオード１１４として用いた本実施形態のサージ電圧検出回路１０１の一部の一例である。なお、図３（ｂ）に示すように、第１のキャパシタ１１２とＰＮダイオードの間にショットキーバリアダイオードが電気的に接続されていても良い。また、図３（ｃ）に示すように、第１のキャパシタ１１２とショットキーバリアダイオードの間にＰＮダイオードが接続されていても良い。
図４は、図１に示した本実施形態の変形例である、サージ電圧検出回路１０２の模式図である。半導体モジュール１５２は、サージ電圧検出回路１０２とローサイドトランジスタ１０とハイサイドトランジスタ２０を含む。図１に示したアナログデジタルコンバータ１２６は、図４に示したサンプルホールド回路１２０でも良い。
サンプルホールド回路１２０は、例えば、図示しないオペアンプ、ダイオード、キャパシタ及びリセットスイッチを有する。サンプルホールド回路１２０は、サンプルホールド回路１２０が有するオペアンプに入力された電圧のピーク値を所定の期間、維持する機能を備える。ピーク値を所定の期間、維持する機能を備えるものであれば、サンプルホールド回路１２０の構成は、必ずしも上記の構成に限られるものではない。
図５は、本実施形態の半導体装置における電圧と電流の時間変化を示す模式図である。図５には、入力端子Ｉの電圧ＶＩ、第２のカソード１１４ｂとアナログデジタルコンバータ１２６の間のＣ点（図１）の電圧ＶＣが記載されている。
図５を用いて、本実施形態の半導体装置の動作を説明する。
サージは、インバータ回路２１０のトランジスタがオンからオフになるときに発生する。ここでは、ローサイドトランジスタ１０がオンからオフになり、ハイサイドトランジスタ２０がオフからオンになる場合を考える。ローサイドトランジスタ１０がオンの間、ローサイドトランジスタ１０の抵抗はゼロである。そのため、ローサイドトランジスタ１０がオンの間のＶＩはゼロである。
次に、ローサイドトランジスタ１０がオンからオフになることによりサージが発生し、時刻ｔ１でサージ電圧が最大になり、その後サージが消滅するものとする。
ＶＩは、時間経過と共に増加する。そして、時刻ｔ１でサージ電圧の発生に対応する電圧の極大がＶＩに検出される。
第１のダイオード１１１の第１のカソード１１１ｂの電圧は、第１のカソード１１１ｂがバイアス素子１４０を介して直流電源３０の正極３０ａと電気的に接続されているため、直流電源３０の電源電圧ＶＤＤである。そのため、ＶＩがＶＤＤより大きくなるまでは、第１のダイオード１１１は導通しない。
ＶＩがＶＤＤより大きくなると、第１のダイオード１１１が導通する。第１のキャパシタ１１２には変位電流が流れる。次に第２のダイオード１１４がオンし、第２のキャパシタ１１８に電荷が蓄積される。そのため、ＶＣが増加する。
このときには第１のダイオード１１１、第１のキャパシタ１１２、第２のダイオード１１４、第２のキャパシタ１１８は直列に接続した回路として機能する。第１のダイオード１１１と第２のダイオード１１４それぞれの抵抗成分は一般に小さいので無視すれば、第１のキャパシタ１１２と第２のキャパシタ１１８の直列回路として機能する。よって、ＶＣには、サージ電圧を第１のキャパシタ１１２の容量と第２のキャパシタ１１８の容量で分圧した電圧が検出される。
時刻ｔ１の後にサージは消滅する。そのため、ＶＩは、時刻ｔ１が経過した後に低下する。このときにはハイサイドトランジスタ２０がオフからオンに、またローサイドトランジスタ１０がオンからオフになっているため、ＶＩにはトランジスタの電源電圧ＶＤＤが検出される。
ＶＩの電圧がＶＤＤに低下しても、第２のダイオード１１４が設けられているため、第２のキャパシタ１１８に蓄積された電荷は第１のキャパシタ１１２に流れない。そのため、第２のキャパシタ１１８の電圧は維持される。そこで、第２のキャパシタ１１８の電圧すなわちＶＣを、アナログデジタルコンバータ１２６を用いてデジタル変換する。デジタル変換されたＶＣの信号は、例えば、制御部５０に入力され、スイッチ１２２のオン・オフのタイミングを制御するために用いられる。また、デジタル変換されたＶＣの信号は、公知の表示器に入力して電圧値を表示させ、ＶＣ測定に用いても良い。
時刻ｔ２でスイッチ１２２を用い第２のキャパシタ１１８に蓄積された電荷を放電させる。これにより、ＶＣはゼロとなる。図５に示すように、時刻ｔ１付近で生じたサージ電圧が、時間経過と共に消失すると、ＶＣは一定の値になる。そこで、例えば、制御部５０を用いて、アナログデジタルコンバータ１２６でデジタル変換されたＶＣが一定になったことを確認した後に、スイッチ１２２を用いて第２のキャパシタ１１８の電荷を放電させても良い。
時刻ｔ３で、ローサイドトランジスタ１０がオンになり、ハイサイドトランジスタ２０がオフになるものとする。このときＶＩは時間経過と共に減少し、時刻ｔ４でゼロになる。第２のダイオード１１４が設けられているため第２のキャパシタ１１８から第１のキャパシタ１１２には電流が流れないが、第３のダイオード１１６から第１のキャパシタ１１２に電流が流れる。
図６は、サージ電圧の波形の一例を示す模式図である。時刻１０μｓのところで、幅約２０ｎｓｅｃ、大きさ１００Ｖのサージ電圧が発生している。電圧は１０．０１μＳで最大となっている。なお主電圧は４００Ｖである。
図７は、本実施形態の半導体装置のサージ電圧の検出特性を示す模式図である。図７は、図６に示したサージ電圧を、第１のキャパシタ１１２と第２のキャパシタ１１８の分圧比で補正した上で、アナログデジタルコンバータ１２６を用いた本実施形態の半導体装置で検出したものである。時刻１０μｓのところで、電圧が立ち上がる様子が検出されている。検出された電圧は、図６と同様、時刻１０．０１μｓで最大となっている。
次に、本実施形態の半導体装置及び電力変換装置の作用及び効果について説明する。
本実施形態のように、第１の電極、第２の電極及びゲート電極を有する半導体素子の第１の電極及び第２の電極のいずれか一方に電気的に接続するための第１のアノードと、第１のカソードと、を有する第１のダイオードと、第１のカソードに電気的に接続された第１の一端と、第１の他端と、を有する第１のキャパシタと、第１のカソード及び第１の一端に電気的に接続された第１のバイアス素子端部と、正極と負極を有する直流電源の正極に電気的に接続するための第２のバイアス素子端部と、を有するバイアス素子と、第１の他端に電気的に接続された第２のアノードと、第２のカソードと、を有する第２のダイオードと、第２のカソードに電気的に接続された第２の一端と、第２の他端と、を有する第２のキャパシタと、第２の一端と第２の他端の間に、第２のキャパシタに電気的に並列に接続されたスイッチと、第２のカソード及び第２の一端に電気的に接続されたアナログデジタルコンバータ又はサンプルホールド回路と、第２の他端に電気的に接続された第３のアノードと、第１の他端及び第２のアノードに電気的に接続された第３のカソードと、を有する第３のダイオードと、を備えることにより、サージ電圧の検出が可能となる。
高速でスイッチング動作するパワートランジスタでは、例えば、ターンオフの際に、寄生インダクタンスに起因するサージ電圧が生ずる場合がある。サージ電圧が生ずるとゲート絶縁膜の破壊を生じたり、回路のリンギングが生じたりするため問題となる。
パワートランジスタに生ずるサージ電圧のピーク値は、電圧が数百ボルトと高く、かつ、ピークのパルス幅が数十ナノ秒と短い。このため、例えば、既存のアナログデジタルコンバータ１２６のみやサンプルホールド回路１２０のみでは、サージ電圧のピーク値を検出することが困難である。
本実施形態の半導体装置及び電力変換装置では、第１のキャパシタ１１２により変位電流を流し、第２のキャパシタ１１８で電荷を蓄積させる。そして、電荷の蓄積により増加した電圧をアナログデジタルコンバータ１２６又はサンプルホールド回路１２０で検出する。これにより、サージ電圧の検出が可能となる。なお、第２のキャパシタ１１８に蓄積された電荷の放電は、第２のダイオード１１４により避けられる。
バイアス素子１４０が設けられているため、第１のカソード１１１ｂと第１の一端１１２ａの間の電圧が、トランジスタの電源電圧ＶＤＤで固定されずサージ電圧が検出可能となるように自由に変化できる。
サージ電圧が消失する際には第１のキャパシタ１１２から入力端子Ｉの方へ電流が流れる。この電流の流れは、第３のダイオード１１６により保証される。
サージ電圧は、例えば、トランジスタのオフの度に発生するおそれがある。そのため、サージ電圧検出回路１０１は、頻繁にサージ電圧を測定出来るものであることが好ましい。本実施形態の半導体装置及び電力変換装置ではスイッチ１２２が設けられているため、第２のキャパシタ１１８に蓄積された電荷を逐一放電することが可能となる。
また、本実施形態の半導装置においては、第１のキャパシタ１１２と第２のキャパシタ１１８を用いてサージ電圧を分圧しているため、第２のダイオード１１４と第３のダイオード１１６には、高耐圧のダイオードを用いなくても良く、低耐圧のダイオードを用いることが出来る。
そのため、第２のダイオード１１４としては、リカバリ特性の良いダイオードを使用可能である。よって、トランジスタのスイッチングによりサージ電圧が下がった際も、第２のダイオード１１４を通した逆流を防止出来る。よって、サージ電圧の測定に時間的な余裕があるため、アナログデジタルコンバータ１２６やサンプルホールド回路１２０を用いてサージ電圧の測定が可能である。
ショットキーバリアダイオードはリカバリ特性に優れているため、第２のダイオード１１４として好ましく用いることが出来る。
第３のダイオード１１６としては、第２のキャパシタ１１８からの逆流を抑制してサージ電圧を精度良く測定するため、ショットキーバリアダイオードを用いることが好ましい。
一方、第１のダイオード１１１としては、リカバリ特性が多少悪くても、耐圧の要件を満たすダイオードであれば、好ましく用いることが出来る。
フィルムコンデンサ及びセラミックコンデンサは周波数特性が良好であるため、第１のキャパシタ１１２及び第２のキャパシタ１１８に用いることにより、半値幅の狭いサージ電圧の検出が可能になる。
サンプルホールド回路１２０に用いるオペアンプの耐圧として最も多いのは、１５Ｖである。そのため、第２のキャパシタ１１８に加わる電圧（Ｃ１ＶＤＤ）／（Ｃ１＋Ｃ２）が１５Ｖ以下であれば、既存のサンプルホールド回路１２０を活用することが容易となる。
第１のキャパシタ１１２の容量Ｃ１は、ローサイドトランジスタ１０又はハイサイドトランジスタ２０の動作に対して影響を与えない程度に小さいものであることが好ましい。あまりに第１のキャパシタ１１２の容量Ｃ１が大きくなると、ローサイドトランジスタ１０又はハイサイドトランジスタ２０に対して大きな容量が接続されてしまうため、電力変換装置の動作に影響を及ぼしてしまい、結果として電力変換装置が発生するサージの測定にも影響を及ぼしてしまうためである。第１のキャパシタ１１２の容量Ｃ１がローサイドトランジスタ１０又はハイサイドトランジスタ２０の出力容量の１／１０以下であれば、電力変換装置の動作に影響を及ぼさずにサージを測定することが可能となる。
第２のキャパシタ１１８の容量Ｃ２が１００ｐＦ未満であると、リークが多くなるため電荷を安定して蓄積することが難しくなる。そのため、第２のキャパシタ１１８の容量Ｃ２は１００ｐＦ以上であることが好ましい。
本実施形態の半導体装置及び電力変換装置によれば、サージ電圧の検出が可能な半導体装置及び電力変換装置の提供が可能となる。
（第２の実施形態）
本実施形態の半導体装置は、バイアス素子１４０が、抵抗素子１４２に並列に接続された第４のダイオード１４４をさらに備える点で、第１の実施形態と異なっている。ここで、第１の実施形態と重複する内容については記載を省略する。
図８は、本実施形態の半導体装置の模式図である。本実施形態の半導体装置は、サージ電圧検出回路１０３である。半導体モジュール１５３は、サージ電圧検出回路１０３とローサイドトランジスタ１０とハイサイドトランジスタ２０を含む。
バイアス素子１４０は、抵抗素子１４２に並列に接続された第４のダイオード１４４をさらに備える。第４のダイオード１４４は第４のアノード１４４ａと第４のカソード１４４ｂを有する。第４のカソード１４４ｂは第１のカソード１１１ｂ及び第１の一端１１２ａに電気的に接続されている。
バイアス素子１４０に用いられている抵抗素子１４２の抵抗成分が大きい方が、時定数を稼いでサージ電圧のピークを保つことが出来るため好ましい。
しかし、抵抗素子１４２の抵抗成分があまりに大きすぎると、抵抗素子１４２を介した電圧降下が発生するため、第１のカソード１１１ｂと第１の一端１１２ａの間の電圧がＶＤＤとなることが好ましい場合に、ＶＤＤより低下してしまうことがある。
本実施形態のサージ電圧検出回路１０３では、第４のダイオード１４４が抵抗素子１４２に並列に接続されて設けられている。そのため、第１のカソード１１１ｂと第１の一端１１２ａの間の電圧がＶＤＤとなることが好ましい場合に、第４のダイオード１４４を介して電圧がＶＤＤに保たれる。
また、抵抗素子１４２もあわせてバイアス素子１４０に設けられているため、時定数を稼いでサージ電圧のピークを保つことが出来る。
本実施形態の半導体装置及び電力変換装置によれば、サージ電圧の検出が可能な半導体装置及び電力変換装置の提供が可能となる。
（第３の実施形態）
本実施形態の半導体装置は、バイアス素子１４０が、インダクタンス素子１４６である点で、第１の実施形態及び第２の実施形態とは異なっている。ここで、第１及び第２の実施形態と重複する内容については記載を省略する。
図９は、本実施形態の半導体装置の模式図である。本実施形態の半導体装置は、サージ電圧検出回路１０４である。半導体モジュール１５４は、サージ電圧検出回路１０４とローサイドトランジスタ１０とハイサイドトランジスタ２０を含む。サージ電圧検出に伴い第１のカソード１１１ｂと第１の一端１１２ａの間の電圧が変化する際、直流電源３０がインダクタンス素子１４６を介して第１のカソード１１１ｂと第１の一端１１２ａの間の電圧をＶＤＤに固定しようとしても、インダクタンス素子１４６に逆起電力が働くため、短い時間内でＶＤＤに固定することは出来ない。そのため、短い時間内では第１のカソード１１１ｂと第１の一端１１２ａの間の電圧の変化が可能になるため、サージ電圧検出が可能となる。
本実施形態の半導体装置及び電力変換装置によっても、サージ電圧の検出が可能な半導体装置及び電力変換装置の提供が可能となる。
（第４の実施形態）
本実施形態の半導体装置は、バイアス素子１４０が、スイッチ１４８である点で、第１乃至第３の実施形態とは異なっている。ここで、第１乃至第３の実施形態と重複する内容については記載を省略する。
図１０は、本実施形態の半導体装置の模式図である。本実施形態の半導体装置は、サージ電圧検出回路１０５である。半導体モジュール１５５は、サージ電圧検出回路１０５とローサイドトランジスタ１０とハイサイドトランジスタ２０を含む。サージ電圧検出の際、例えば制御部５０を用いてスイッチ１４８をオフにする。これにより、第１のカソード１１１ｂと第１の一端１１２ａの間の電圧がＶＤＤに固定されないため、サージ電圧検出が可能となる。
スイッチ１４８は、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ―Ｏｘｉｄｅ―Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタである。
本実施形態の半導体装置及び電力変換装置によっても、サージ電圧の検出が可能な半導体装置及び電力変換装置の提供が可能となる。
（第５の実施形態）
本実施形態の半導体装置は、ゲート電極に電気的に接続される可変抵抗と、アナログデジタルコンバータ又はサンプルホールド回路から出力される電圧値に基づいて可変抵抗の抵抗値を制御する制御部を、さらに備える点で、第１乃至第４の実施形態とは異なっている。以下、第１乃至第４の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の電力変換装置の模式図である。本実施形態の電力変換装置は、サージ電圧検出回路１３０を備えるインバータ回路２２０である。
本実施形態のインバータ回路２２０は、パワートランジスタのゲート電圧を動的に制御する、いわゆる、アクティブゲートコントロールを実現する。
インバータ回路２２０は、可変抵抗６０を備える。可変抵抗６０は、ローサイドトランジスタ（トランジスタ）１０のゲート電極１０ｃ及びハイサイドトランジスタ（トランジスタ）２０のゲート電極２０ｃのそれぞれに電気的に接続されている。
図１２は、本実施形態の半導体装置の模式図である。本実施形態の半導体装置は、サージ電圧検出回路１３０である。半導体モジュール１６０は、サージ電圧検出回路１３０とローサイドトランジスタ１０とハイサイドトランジスタ２０を含む。
サージ電圧検出回路１３０は、サンプルホールド回路１２０、アナログデジタルコンバータ１２６及びマイクロコンピュータ（制御部）１２４を備える。なお、マイクロコンピュータ１２４は、第２の制御部の一例である。また、マイクロコンピュータ１２４は、前述の第１の制御部の制御も行う。第１の制御部の制御と第２の制御部の制御は同一の制御部に設けられていても良いし別々に設けられていても良い。また、第１の実施形態に記載した制御部５０及びマイクロコンピュータ１２４には、それぞれ別の市販のマイクロコンピュータ等を使っても良い。また、１個の市販のマイクロコンピュータ等に、制御部５０とマイクロコンピュータ１２４の両方の機能を持たせても良い。
Ｃ点の電圧値はサンプルホールド回路１２０及びアナログデジタルコンバータ１２６を経由して、マイクロコンピュータ１２４に入力される。
アナログデジタルコンバータ１２６は、サンプルホールド回路１２０に接続されている。アナログデジタルコンバータ１２６は、サンプルホールド回路１２０で検出された電圧をデジタル変換して出力する。サンプルホールド回路１２０に接続されたアナログデジタルコンバータ１２６を備えることにより、サージ電圧のデジタル出力が可能となる。なお、サンプルホールド回路１２０は設けられていなくても良い。
Ｃ点の電圧値は、サージ電圧のピーク値に基づいている。マイクロコンピュータ１２４は、Ｃ点の電圧値から導きだされるサージ電圧のピーク値に基づき、可変抵抗６０の抵抗値を変化させる指令を出す。その結果、ローサイドトランジスタ１０及びハイサイドトランジスタ２０のゲート充放電電流が変化し、サージ電圧が所定の電圧値以下になるようにインバータ回路２２０が制御される。
可変抵抗６０は、抵抗が可変であれば、その構成が限定されるものではない。例えば、可変抵抗６０は、アナログ動作するＭＯＳＦＥＴである。マイクロコンピュータ１２４からの指令により、例えば、ＭＯＳＦＥＴのゲート電圧が変化し、抵抗が変化する。また、例えば、可変抵抗６０は、並列に接続される複数のＭＯＳＦＥＴである。オン状態とオフ状態のＭＯＳＦＥＴの個数を切り替えることで、抵抗が変化する。
スイッチ１２２のオン・オフ動作も、マイクロコンピュータ１２４からの指令により、制御される。
以上、本実施形態によれば、サージ電圧検出回路を用いて動的にパワートランジスタのゲート電圧を制御することで、サージ電圧を抑制するインバータ回路が実現出来る。
（第６の実施形態）
本実施形態の駆動装置は、第１の実施形態の電力変換装置を備える駆動装置である。
図１３は、本実施形態の駆動装置の模式図である。駆動装置１０００は、モーター３４０と、インバータ回路２１０を備える。インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、駆動装置１０００の特性が向上する。
（第７の実施形態）
本実施形態の車両は、第１の実施形態の電力変換装置を備える車両である。
図１４は、本実施形態の車両の模式図である。本実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター３４０と、インバータ回路２１０を備える。
インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。モーター３４０により車両１１００の車輪９０が回転する。
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、車両１１００の特性が向上する。
（第８の実施形態）
本実施形態の車両は、第１の実施形態の電力変換装置を備える車両である。
図１５は、本実施形態の車両の模式図である。本実施形態の車両１２００は、自動車である。車両１２００は、モーター３４０と、インバータ回路２１０を備える。
インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。モーター３４０により車両１２００の車輪９０が回転する。
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、車両１２００の特性が向上する。
（第９の実施形態）
本実施形態の昇降機は、第１の実施形態の電力変換装置を備える昇降機である。
図１６は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター３４０と、インバータ回路２１０を備える。
インバータ回路２１０から出力される交流電圧により、モーター３４０が駆動する。モーター３４０により巻上機６１６が回転し、かご６１０が昇降する。
本実施形態によれば、サージ電圧の検出が可能なインバータ回路２１０を備えることで、昇降機１３００の特性が向上する。
本明細書では、電力変換装置としてインバータ回路を例に説明したが、電力変換装置としてＤＣ−ＤＣコンバータを適用することも可能である。また、サージ電圧検出回路によって、電力変換装置のトランジスタに生ずるサージ電圧を検出する場合を例に説明したが、電力変換装置以外に使用されるトランジスタに生ずるサージ電圧の検出に実施形態及び変形例のサージ電圧検出回路を適用することも可能である。
また、本明細書では、本実施形態の半導体装置及び電力変換装置を駆動装置、車両、又は、エレベータに適用する場合を例に説明したが、本発明の半導体装置及び電力変換装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
さらに、過電圧やオーバーシュート伴う電圧波形が生じる装置、例えばモーターの端子等にも接続して適用が可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ローサイドトランジスタ（トランジスタ）
１０ａ エミッタ電極（第１の電極）
１０ｂ コレクタ電極（第２の電極）
１０ｃ ゲート電極
２０ ハイサイドトランジスタ（トランジスタ）
２０ａ エミッタ電極（第１の電極）
２０ｂ コレクタ電極（第２の電極）
２０ｃ ゲート電極
３０ 直流電源
３０ａ 正極
３０ｂ 負極
４０ 平滑キャパシタ
５０ 制御部
６０ 可変抵抗
１０１ サージ電圧検出回路（半導体装置）
１０２ サージ電圧検出回路（半導体装置）
１０３ サージ電圧検出回路（半導体装置）
１０４ サージ電圧検出回路（半導体装置）
１１１ 第１のダイオード
１１１ａ 第１のアノード
１１１ｂ 第１のカソード
１１２ 第１のキャパシタ
１１２ａ 第１の一端
１１２ｂ 第１の他端
１１４ 第２のダイオード
１１４ａ 第２のアノード
１１４ｂ 第２のカソード
１１６ 第３のダイオード
１１６ａ 第３のアノード
１１６ｂ 第３のカソード
１１８ 第２のキャパシタ
１１８ａ 第２の一端
１１８ｂ 第２の他端
１２０ サンプルホールド回路
１２２ スイッチ
１２４ マイクロコンピュータ（制御部）
１２６ アナログデジタルコンバータ
１３０ サージ電圧検出回路（半導体装置）
１４０ バイアス素子
１４０ａ 第１のバイアス素子端部
１４０ｂ 第２のバイアス素子端部
１４２ 抵抗素子
１４４ 第４のダイオード
１４４ａ 第４のアノード
１４４ｂ 第４のカソード
１４６ インダクタンス素子
１５１ 半導体モジュール（半導体装置）
１５２ 半導体モジュール（半導体装置）
１５３ 半導体モジュール（半導体装置）
１５４ 半導体モジュール（半導体装置）
１５５ 半導体モジュール（半導体装置）
１６０ 半導体モジュール（半導体装置）
２１０ インバータ回路（電力変換装置）
２２０ インバータ回路（電力変換装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機

Claims (20)

  1. 第１の電極、第２の電極及びゲート電極を有する半導体素子の前記第１の電極及び前記第２の電極のいずれか一方に生じるサージ電圧を検出する半導体装置であって、
    前記第１の電極及び前記第２の電極のいずれか一方に電気的に接続するための第１のアノードと、第１のカソードと、を有する第１のダイオードと、
    前記第１のカソードに電気的に接続された第１の一端と、第１の他端と、を有する第１のキャパシタと、
    前記第１のカソード及び前記第１の一端に電気的に接続された第１のバイアス素子端部と、正極と負極を有する直流電源の前記正極に電気的に接続するための第２のバイアス素子端部と、を有するバイアス素子と、
    前記第１の他端に電気的に接続された第２のアノードと、第２のカソードと、を有する第２のダイオードと、
    前記第２のカソードに電気的に接続された第２の一端と、第２の他端と、を有する第２のキャパシタと、
    前記第２の一端と前記第２の他端の間に、前記第２のキャパシタに電気的に並列に接続されたスイッチと、
    前記第２のカソード及び前記第２の一端に電気的に接続され、前記サージ電圧の検出結果を出力するアナログデジタルコンバータ又はサンプルホールド回路と、
    前記第２の他端に電気的に接続された第３のアノードと、前記第１の他端及び前記第２のアノードに電気的に接続された第３のカソードと、を有する第３のダイオードと、
    を備えた半導体装置。
  2. 前記半導体素子はトランジスタである請求項１に記載の半導体装置。
  3. 前記半導体素子は、ＳｉＣ、窒化物半導体材料又はＳｉを含有する請求項１又は請求項２記載の半導体装置。
  4. 前記半導体素子はＩＧＢＴを有する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第２のダイオードはショットキーバリアダイオードを有する請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第３のダイオードはショットキーバリアダイオードである請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１のキャパシタ及び前記第２のキャパシタはフィルムコンデンサ又はセラミックコンデンサである請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第２のカソード及び前記第２の一端に前記サンプルホールド回路が電気的に接続されており、前記半導体素子の電源電圧ＶＤＤと前記第１のキャパシタの容量Ｃ１と前記第２のキャパシタの容量Ｃ２が、１５Ｖ≧（Ｃ１ＶＤＤ）／（Ｃ１＋Ｃ２）の関係を満たす請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第１のキャパシタの容量Ｃ１は前記半導体素子の出力容量の１／１０以下である請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記第２のキャパシタの容量Ｃ２は１００ｐＦ以上である請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記バイアス素子は抵抗素子である請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記バイアス素子はさらに前記抵抗素子に並列に接続された第４のダイオードを有し、
    前記第４のダイオードは第４のアノードと第４のカソードを有し、前記第４のカソードは前記第１のカソード及び前記第１の一端に電気的に接続されている請求項１１記載の半導体装置。
  13. 前記バイアス素子はインダクタンス素子である請求項１ないし請求項１０いずれか一項記載の半導体装置。
  14. 前記バイアス素子はスイッチである請求項１ないし請求項１０いずれか一項記載の半導体装置。
  15. 前記スイッチのオン・オフを制御する第１の制御部をさらに備える請求項１ないし請求項１４いずれか一項記載の半導体装置。
  16. 前記ゲート電極に電気的に接続された可変抵抗と、
    前記アナログデジタルコンバータ又は前記サンプルホールド回路から出力される電圧値に基づいて前記可変抵抗の抵抗値を制御する第２の制御部と、
    をさらに備えた請求項１ないし請求項１５いずれか一項記載の半導体装置。
  17. 請求項１乃至請求項１６記載の半導体装置を備えた電力変換装置。
  18. 請求項１７記載の電力変換装置を備えた駆動装置。
  19. 請求項１７記載の電力変換装置を備えた車両。
  20. 請求項１７記載の電力変換装置を備えた昇降機。
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