JP6802048B2

JP6802048B2 - 制御装置

Info

Publication number: JP6802048B2
Application number: JP2016228319A
Authority: JP
Inventors: 中村　将之; 将之中村
Original assignee: Toyo Electric Manufacturing Ltd
Current assignee: Toyo Electric Manufacturing Ltd
Priority date: 2016-11-24
Filing date: 2016-11-24
Publication date: 2020-12-16
Anticipated expiration: 2036-11-24
Also published as: JP2018085863A

Description

本発明は、直列共振型電源装置を制御する制御装置に関する。

従来、図４に示すような直列共振型電源装置が知られている（例えば、特許文献１参照）。図４に示す直列共振型電源装置１００は、入力される直流電力を交流電力に変換するインバータ回路２００と、インバータ回路２００に接続された直列共振回路３００と、直列共振回路３００に接続された絶縁変圧器４００と、絶縁変圧器４００の二次巻線に接続された整流平滑回路５００とを備える。インバータ回路２００は、公知の４つの半導体スイッチング素子２０１〜２０４を備える。直列共振回路３００は、コイル３０１と、コンデンサ３０２とが直列に接続されて構成される。整流平滑回路５００は、ブリッジ型全波整流回路５０１と、平滑コンデンサ５０２とを備え、絶縁変圧器４００から得られる交流電力を直流電力に変換して出力する。また、図４に示す直列共振型電源装置１００は、インバータ回路２００の半導体スイッチング素子２０１〜２０４のゲート電極に供給するゲート信号を生成する制御装置６００を備える。

特開２０１３−２２６００２号公報

図４に示す直列共振型電源装置１００の制御方法として、インバータ回路２００の出力パルス指令を、図５に示すように、直列共振回路３００の共振周期の半分の奇数倍の幅を持つパルス波形の組み合わせとする制御方法がある。この方法によれば、ゼロ電流でスイッチングを行うことができ、低い電力損失で動作させることができる。

しかしながら、上述した制御方法では、軽負荷運転時には、インバータ回路２００の出力パルス指令のパルス幅が長くなり、絶縁変圧器４００と整流平滑回路５００との間を流れる電流が不連続となる領域において、絶縁変圧器４００の励磁インダクタンスにより直列共振回路３００の共振周波数が変化する。直列共振回路３００の共振周波数が変化することで、インバータ回路２００を流れるインバータ電流の周期が変化する。

図６は、軽負荷運転時のインバータ出力指令およびインバータ電流を示す図である。インバータ回路２００を流れるインバータ電流の周期が変化すると、図６において、点線の丸印で示すように、インバータ電流がゼロでないタイミング（インバータ回路２００がゼロ電流でないタイミング）でスイッチングが行われ、スイッチング損失が増大するという問題がある。

本発明の目的は、上述した課題を解決し、直列共振型電源装置の軽負荷運転時にも、スイッチング損失の増大を抑制することができる制御装置を提供することにある。

上記課題を解決するため、本発明に係る制御装置は、複数のスイッチング素子を有するインバータ回路と、該インバータ回路に接続された直列共振回路とを備える直列共振型電源装置を制御する制御装置であって、前記直列共振型電源装置の出力電圧のフィードバック信号に基づき、所望の出力を得るための制御量を演算する制御量演算部と、前記制御量演算部により演算された制御量に基づき、前記インバータ回路の出力パルス指令を生成し、該生成した出力パルス指令に応じた出力パルスが前記インバータ回路から出力されるように、前記複数のスイッチング素子に対するゲート信号を生成するゲート信号生成部と、を備え、前記ゲート信号生成部は、前記制御量を前記直列共振回路の共振周期の半分の時間ごとに加算したバッファ変数が所定値以上であり、前記インバータ回路の出力パルス指令のパルス幅が、前記直列共振回路の共振周期の半周期の奇数倍となる場合、前記インバータ回路の出力パルスを反転させる前記ゲート信号を生成し、前記出力パルス指令のパルス幅が、前記直列共振回路の共振周期の半分の３倍を超える場合には、前記インバータ回路をゲートブロック状態とする。

また、本発明に係る制御装置において、前記ゲート信号生成部は、前記出力パルス指令のパルス幅が、前記直列共振回路の共振周期の半分の３倍を超える場合には、前記出力パルス指令と逆方向の出力パルス指令を出力するまで、前記インバータ回路をゲートブロック状態とすることが望ましい。

本発明に係る制御装置によれば、直列共振型電源装置の軽負荷運転時にも、スイッチング損失の増大を抑制することができる。

本発明の一実施形態に係る直列共振型電源装置の構成例を示す図である。図１に示すゲート信号生成部による出力パルス指令の生成方法について説明するための図である。図１に示すゲート信号生成部が生成する出力パルス指令およびインバータ回路を流れるインバータ電力の波形の一例を示す図である。従来の直列共振型電源装置の構成例を示す図である。図４に示すインバータ回路の出力パルス指令およびインバータ電流の波形の一例を示す図である。図４に示すインバータ回路の出力パルス指令およびインバータ電流の波形の一例を示す図である。

以下、本発明の実施の形態について説明する。

図１は、本発明の一実施形態に係る直列共振型電源装置１０の構成例を示す図である。

図１に示す直列共振型電源装置１０は、入力される直流電力を交流電力に変換するインバータ回路２０と、インバータ回路２０に接続された直列共振回路３０と、直列共振回路３０に接続された絶縁変圧器４０と、絶縁変圧器４０の二次巻線に接続された整流平滑回路５０と、制御装置６０と、を備える。インバータ回路２０は、公知の４つの半導体スイッチング素子（スイッチング素子）２１〜２４と、半導体スイッチング素子２１〜２４それぞれに逆並列接続されたダイオードとを有する。直列共振回路３０は、コイル３１とコンデンサ３２とが直列に接続されて構成される。整流平滑回路５０は、ブリッジ型全波整流回路５１と平滑コンデンサ５２とを備え、絶縁変圧器４０から得られる交流電力を直流電力に変換して出力する。

制御装置６０は、制御量演算部６１と、ゲート信号生成部６２とを備える。

制御量演算部６１は、整流平滑回路５０の出力電圧を示すフィードバック信号が入力され、フィードバック信号に基づき、予め設定された所望の出力電圧を得るための制御量を演算する。制御量演算部６１は、演算した制御量をゲート信号生成部６２に出力する。

ゲート信号生成部６２は、制御量演算部６１から出力された演算量に基づき、インバータ回路２０の出力パルス指令を生成し、生成した出力パルス指令に応じた出力パルスがインバータ回路２０から出力されるように、インバータ回路２０のスイッチング素子２１〜２４に対するゲート信号を生成する。ゲート信号生成部６２により生成されたゲート信号は、インバータ回路２０の半導体スイッチング素子２１〜２４のゲート電極に入力される。

制御量演算部６１は、制御量を０から１までの実数として演算する。ゲート信号生成部６２は、制御量演算部６１で演算された制御量を、直列共振回路３０の共振周期の半分の時間ごとに加算する。以下の説明では、この加算値を便宜上、バッファ変数と称する。ゲート信号生成部６２は、図２に示すように、バッファ変数が１以上で、出力パルス指令のパルス幅が、直列共振回路３０の共振周期の半周期の奇数倍となるときに、バッファ変数から１を減算するとともに、インバータ回路２０の出力パルス指令を反転させるゲート信号を生成する。これにより、インバータ回路２０の出力パルス指令を、直列共振回路３０の共振周期の半分の奇数倍の幅を持つパルス波形の組み合わせにより生成することができる。

ここで、図２に示すように、生成された出力パルス指令Ｖの幅が、直列共振回路３０の共振周期の半分の３倍を超えることがある。上述したように、インバータ回路２０の出力パルスの幅が長くなると、インバータ回路２０を流れるインバータ電流の周期が変化し、その結果、インバータ電流がゼロでないタイミングでスイッチングが行われ、スイッチング損失が増大する。

そこで、本実施形態においては、ゲート信号生成部６２は、出力パルス指令Ｖの幅が、直列共振回路３０の共振周期の半分の３倍を超える場合には、インバータ回路２０をゲートブロック状態とする（インバータ回路２０を構成する半導体スイッチング素子２１〜２４をオフとする）。すなわち、図３に示すように、ゲート信号生成部６２は、出力パルス指令Ｖのパルス幅が、直列共振回路３０の共振周期の半分の３倍を超える場合には、直列共振回路３０の共振周期の半分の３倍の幅の出力パルス指令Ｖを出力し、以降は、現在の出力パルス指令Ｖと逆方向の出力パルス指令Ｖを出力するまで、出力パルス指令Ｖをゼロとする。

インバータ回路２０をゲートブロック状態とすることで、軽負荷状態において、絶縁変圧器４０の励磁インダクタンスにより、共振周波数の変化した電流がインバータ回路２０のダイオードに流れる。このような電流が流れることで、インバータ回路２０には、電流を抑制する方向の電圧が印加される。その結果、図３に示すように、インバータ回路２０の出力電流Ｉ（インバータ回路２０を流れるインバータ電流）は抑制され、次の出力パルス指令によるスイッチングのタイミングでは、インバータ電流はゼロとなる。そのため、インバータ電流がゼロでないタイミングでスイッチングが行われることを防ぎ、スイッチング損失の増大を抑制することができる。

このように本実施形態においては、直列共振型電源装置１０を制御する制御装置６０は、直列共振型電源装置１０の出力電圧のフィードバック信号に基づき、所望の出力を得るための制御量を演算する制御量演算部６１と、制御量演算部６１により演算された制御量に基づき、インバータ回路２０の出力パルス指令を、直列共振回路３０の共振周期の半分の奇数倍の幅を持つパルス波形の組み合わせにより生成し、生成した出力パルス指令に応じた出力パルスがインバータ回路２０から出力されるように、複数のスイッチング素子２１〜２４に対するゲート信号を生成するゲート信号生成部６２と、を備える。ゲート信号生成部６２は、出力パルス指令のパルス幅が、直列共振回路３０の共振周期の半分の３倍を超える場合には、インバータ回路２０をゲートブロック状態とする

出力パルス指令のパルス幅が直列共振回路３０の共振周期の半分の３倍を超え、インバータ回路２００の出力パルスのパルス幅が長くなると、インバータ回路２０をゲートブロック状態とすることで、絶縁変圧器４０の励磁インダクタンスにより、共振周波数の変化した電流がインバータ回路２０に流れる。このような電流が流れることで、インバータ回路２０に電流が流れるのを抑制する方向の電圧が印加され、インバータ回路２０に流れる電流が抑制されるので、スイッチング損失の増大を抑制することができる。

本発明を図面および実施形態に基づき説明してきたが、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。したがって、これらの変形または修正は本発明の範囲に含まれることに留意されたい。例えば、各ブロックなどに含まれる機能などは論理的に矛盾しないように再配置可能であり、複数のブロックを１つに組み合わせたり、或いは分割したりすることが可能である。

１０直列共振型電源装置
２０インバータ回路
２１〜２４半導体スイッチング素子
３０直列共振回路
３１コイル
３２コンデンサ
４０絶縁変圧器
５０整流平滑回路
５１ブリッジ型全波整流回路
５２平滑コンデンサ
６０制御装置
６１制御量演算部
６２ゲート信号生成部

Claims

複数のスイッチング素子を有するインバータ回路と、該インバータ回路に接続された直列共振回路とを備える直列共振型電源装置を制御する制御装置であって、
前記直列共振型電源装置の出力電圧のフィードバック信号に基づき、所望の出力を得るための制御量を演算する制御量演算部と、
前記制御量演算部により演算された制御量に基づき、前記インバータ回路の出力パルス指令を生成し、該生成した出力パルス指令に応じた出力パルスが前記インバータ回路から出力されるように、前記複数のスイッチング素子に対するゲート信号を生成するゲート信号生成部と、を備え、
前記ゲート信号生成部は、
前記制御量を前記直列共振回路の共振周期の半分の時間ごとに加算したバッファ変数が所定値以上であり、前記インバータ回路の出力パルス指令のパルス幅が、前記直列共振回路の共振周期の半周期の奇数倍となる場合、前記インバータ回路の出力パルスを反転させる前記ゲート信号を生成し、
前記出力パルス指令のパルス幅が、前記直列共振回路の共振周期の半分の３倍を超える場合には、前記インバータ回路をゲートブロック状態とすることを特徴とする制御装置。
請求項１に記載を制御する制御装置において、
前記ゲート信号生成部は、前記出力パルス指令のパルス幅が、前記直列共振回路の共振周期の半分の３倍を超える場合には、前記出力パルス指令と逆方向の出力パルス指令を出力するまで、前記インバータ回路をゲートブロック状態とすることを特徴とする制御装置。