JP6806520B2 - 半導体装置および配線基板の設計方法 - Google Patents

半導体装置および配線基板の設計方法 Download PDF

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Description

本発明は、半導体装置および配線基板の設計方法に関する。
半導体チップと、半導体チップを搭載した配線基板とを含んで構成される半導体装置において、配線基板に設けられた配線の断線防止に関する技術として、以下の技術が知られている。
例えば、特許文献１には、半導体チップと実装基板との間に設けられる補強樹脂層の端部に相当する部分において、実装基板に設けられる配線を実装基板の表面から遠方の位置に設けることが記載されている。
特許文献２には、一方の主面に配線構造体の一部を構成する配線が設けられている絶縁性基体と、絶縁性基体の一方の主面にソルダーレジスト層を介在させて搭載された半導体チップと、を備えた半導体装置が記載されている。この半導体装置において、半導体チップの外縁下方に該外縁に沿ってその領域内に存在する配線部分の断線を防止する断線防止領域が設定されており、断線防止領域内に存在する配線構造体の配線部分が絶縁性基体の他方の主面側に迂回しており、ソルダーレジスト層から離間するように設けられている。
特許文献３には、基板と、基板の一面に搭載された電子部品と、基板に形成され、平面視で電子部品の外縁の内側から外側に横切るように形成された配線と、を含む電子装置が記載されている。この電子装置において、配線は、電子部品の外縁を横切る配線経路が、電子装置の外縁上の第１の箇所から当該外縁に沿って電子装置の外縁上の第２の箇所まで延在する部分を含み、第１の箇所と第２の箇所との距離が配線の配線幅よりも広くなるように構成されることが記載されている。
特開２００２−１６４３８５ 特開２００６−１４０５１２ 特開２０１１−１９２６７８
半導体チップと、半導体チップを搭載した配線基板とを含んで構成される半導体装置の一般的な構成が、上記の特許文献１および特許文献２に示されている。すなわち、この種の半導体装置においては、配線基板の一方の面に半導体チップが搭載され、配線基板の他方の面に半田バンプ等の外部接続端子が設けられ、且つ半田バンプの配置領域が半導体チップの搭載領域と部分的にオーバーラップしている。このように、半田バンプの配置領域と半導体チップの搭載領域とが部分的にオーバーラップすることにより、配線基板は、全域に亘って半導体チップおよび半田バンプの少なくとも一方によって支持されることになる。これにより、配線基板に熱ストレスが加わった場合でも、半導体装置を構成する各部材の熱膨張係数差に起因して生じる配線基板の撓み（反り）が抑制され、従って、配線基板の撓みに起因する配線の断線は生じにくいものと考えられる。
一方、近年においては、半導体装置の多機能化が進み、配線基板の表面に複数の半導体チップを搭載した半導体装置が実用化されている。配線基板の表面に複数の半導体チップを搭載した半導体装置のうち、実装面積の縮小が要求される製品においては複数の半導体チップが配線基板上に積層され、薄型化が要求される製品においては複数の半導体チップが配線基板上に並置される。複数の半導体チップが配線基板上に並置される構成においては、配線基板の面積が比較的大きくなることから、半導体チップの搭載領域と半田バンプの配置領域とがオーバーラップしない構成がとられる場合がある。この場合、配線基板において半導体チップおよび半田バンプのいずれにも支持されないフリー領域が発生する。
本発明者による鋭意研究によって、半導体チップおよび半田バンプのいずれにも支持されないフリー領域を有する配線基板を備える半導体装置において、以下の事実が明らかとなった。すなわち、半導体チップおよび半田バンプのいずれにも支持されないフリー領域を有する配線基板を備える半導体装置に熱ストレスが加わると、フリー領域を起点として配線基板に撓みが生じること、配線基板の撓みに起因して配線基板に発生する応力が、半導体チップの外縁（エッジ）の直下領域に集中すること、半導体チップの外縁の直下領域内でも配線基板の半導体チップが搭載されている側の第１の面とは反対側の第２の面（すなわち半田バンプが設けられている側の面）において応力が特に大きくなり、配線基板の第２の面上に設けられた配線の、半導体チップの外縁の直下領域に対応する部分において断線を生じるリスクが高くなることが明らかとなった。
配線基板の表面に複数の半導体チップを搭載した半導体装置によれば、ある半導体チップから引き出された配線を他の半導体チップの下方を通す配線レイアウトが適用される場合が多い。この場合、当該配線が、応力が集中する半導体チップの外縁の直下領域を通過することとなるため、当該配線の断線を防止する対策が必要である。
本発明は、上記した点に鑑みてなされたものであり、半導体チップの搭載領域と半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減することを目的とする。
本発明の第１の観点による半導体装置は、半導体チップと、前記半導体チップが搭載される側の第１の面および前記第１の面とは反対側の第２の面を備えると共に、前記半導体チップが搭載される第１の領域および前記第１の領域から離間した第２の領域を備える基体と、前記基体の前記第２の面上に設けられた導電部材と、前記導電部材を覆うように前記基体の前記第２の面に設けられ且つ前記導電部材の前記第２の領域に配置された部分を部分的に露出させる開口部を備えた保護部材と、前記開口部を介して前記導電部材に接続された外部接続端子と、を備える。前記保護部材は、前記第１の領域の外縁に対応する部分において前記基体と接しており、前記導電部材は、前記第２の領域に対応する前記第２の面上に形成されると共に前記外部接続端子に接続された第１の導電部材と、前記第１の領域に対応する前記第２の面上に形成されると共に前記第１の導電部材に電気的に接続された第２の導電部材と、を備え、前記基体は、前記第２の面上を配線層の１つとして含む複数の配線層を有し、前記導電部材は、前記第１の導電部材及び前記第２の導電部材に電気的に接続され且つ前記半導体チップの外縁に対応する領域を通過する第３の導電部材を更に有し、前記第３の導電部材が、前記複数の配線層のうちの前記第２の面上以外の配線層に設けられている。
本発明の第２の観点による半導体装置は、第１の半導体チップと、第１の面および前記第１の面とは反対側の第２の面を有し、前記第１の面の側に前記第１の半導体チップが搭載され且つ前記第２の面上を配線層の１つとして含む複数の配線層の各々に配線を有する配線基板と、前記配線基板の前記第１の半導体チップが搭載された第１の領域から離間した第２の領域内において、前記第２の面上に配置された配線に接続された外部接続端子と、を含む。前記配線基板は、前記第１の半導体チップの外縁に対応する領域を通過する第１の配線を含み、前記第１の配線の、前記第１の半導体チップの外縁に対応する領域内に延在する部分が、前記複数の配線層のうちの前記第２の面上以外の配線層に設けられており、前記第１の配線の、前記第１の半導体チップの外縁に対応する領域内に延在する部分以外の部分が、前記第２の面上の配線層に設けられている。
本発明に係る配線基板の設計方法は、第１の面および前記第１の面とは反対側の第２の面を有し、前記第１の面の側に半導体チップが搭載され、前記第２の面の側に外部接続端子が設けられ、且つ前記第２の面上を配線層の１つとして含む複数の配線層の各々に配線を有する配線基板の設計方法であって、前記半導体チップが搭載されるチップ搭載領域を定める第１のステップと、前記外部接続端子の配置領域を、前記チップ搭載領域から離間した領域内に定める第２のステップと、前記チップ搭載領域の外縁に対応する領域を特定領域として定める第３のステップと、前記複数の配線層の各々に配線を配置する第４のステップと、を含む。前記第４のステップにおいて、前記特定領域を通過する配線の、前記特定領域に延在する部分を、前記複数の配線層のうちの前記第２の面上以外の配線層に配置する。
本発明によれば、半導体チップの搭載領域と半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減することが可能となる。
本発明の実施形態に係る半導体装置の構成を示す平面透視図である。 図１における２−２線に沿った断面図である。 本発明の実施形態に係る半導体装置の構成を示す断面図である。 実装基板に実装された状態の本発明の実施形態に係る半導体装置の断面図である。 本発明の実施形態に係る半導体装置において、配線基板に撓みが生じた状態を示す図である。 比較例に係る半導体装置の構成を示す平面透視図である。 図４における５−５線に沿った断面図である。 本発明の実施形態に係る配線基板の設計手順を示す設計フロー図である。
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
図１は、本発明の実施形態に係る半導体装置１の構成を示す平面透視図、図２Ａは、図１における２−２線に沿った断面図である。
半導体装置１は、配線基板２０と、配線基板２０の第１の面Ｓ１の側に搭載された第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃを含んで構成されている。配線基板２０は、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃと、半導体装置１が実装される実装基板（図示せず）との間の電気的接続を中継するインターポーザとして機能する。半導体装置１は、図２Ａに示すように、配線基板２０の第１の面Ｓ１の側に設けられた封止樹脂を更に含んでいてもよい。この場合、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂ、第３の半導体チップ１０Ｃおよびこれらの半導体チップの各々と配線基板２０とを接続するワイヤー１２、４１、４２は、封止樹脂５０内に埋設される。
配線基板２０は、一例として、ガラスエポキシ樹脂等の絶縁体で構成されるコア材２１ｂの両面にプリプレグ２１ａおよび２１ｃを積層して構成される基体２１と、基体２１の表面および内部に設けられた配線層Ｌ１〜Ｌ４を備えている。配線基板２０において、プリプレグ２１ａの上面が第１の配線層Ｌ１とされ、コア材２１ｂの上面および下面がそれぞれ第２の配線層Ｌ２および第３の配線層Ｌ３とされ、プリプレグ２１ｃの下面が第４の配線層Ｌ４とされており、各配線層には、例えば、銅箔等の導電部材で構成される配線が設けられている。配線層間における配線同士の接続は、ビア２５によって行われる。
配線基板２０は、基体２１の上面である第１の面Ｓ１を覆うソルダーレジスト２２を備えている。第１の配線層Ｌ１に配置された配線は、ソルダーレジスト２２によって覆われている。すなわち、ソルダーレジスト２２は、外層配線である第１の配線層Ｌ１に配置された配線を保護する保護部材として機能する。第１の配線層Ｌ１において配線が形成されていない部分は、基体２１とソルダーレジスト２２とが接触している。
また、配線基板２０は、基体２１の下面である第２の面Ｓ２を覆うソルダーレジスト２３を備えている。第４の配線層Ｌ４に配置された配線は、ソルダーレジスト２３によって覆われている。すなわち、ソルダーレジスト２３は、外層配線である第４の配線層Ｌ４に配置された配線を保護する保護部材として機能する。第４の配線層Ｌ４において配線が形成されていない部分は、基体２１とソルダーレジスト２３とが接触している。
第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、それぞれ、配線基板２０の第１の面Ｓ１の側に設けられている。第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、ソルダーレジスト２２の表面に設けられたダイアタッチ材１１によって配線基板２０に接合されている。ダイアタッチ材１１として、例えば、銀ペースト、異方導電性接着フィルム、ダイアタッチフィルムなどを用いることができる。
本実施形態において、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、それぞれ、主面の外形が正方形であり、第１の半導体チップ１０Ａの大きさは、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃの大きさよりも大きい。第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、互いに同じ機能を有する同種の半導体チップであり、互いに同じ大きさである。
第１の半導体チップ１０Ａは、配線基板２０の中央に配置されている。配線基板２０において、第１の半導体チップ１０Ａの搭載領域を第１の領域Ａ１とする。すなわち、配線基板２０の第１の領域Ａ１は、第１の半導体チップ１０Ａによって支持される領域である。第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、配線基板２０の第１の領域Ａ１の外側に設けられており、第１の半導体チップ１０Ａを間に挟むように、第１の半導体チップ１０Ａの左右に配置されている。
図２Ａに示すように、第１の半導体チップ１０Ａは、ワイヤー１２によって配線基板２０の第１の配線層Ｌ１に配置された配線に電気的に接続されている。ソルダーレジスト２２は、第１の配線層Ｌ１に配置された配線の、ワイヤー１２が接続される部分を露出させる開口部を有している。
また、図１に示すように、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、それぞれ、ワイヤー４１および４２によって配線基板２０の第１の配線層Ｌ１に配置された配線に電気的に接続されている。ソルダーレジスト２２は、第１の配線層Ｌ１に配置された配線の、ワイヤー４１および４２が接続される部分を露出させる開口部を有している。
配線基板２０の第２の面Ｓ２の側には、外部接続端子として機能する複数の半田バンプ３０が設けられている。半田バンプ３０は、配線基板２０の第４の配線層Ｌ４に配置された配線の一部であるランド部２６に接続されている。ソルダーレジスト２３は、第４の配線層Ｌ４に配置されたランド部２６を露出させる開口部を有している。複数の半田バンプ３０は、配線基板２０の外周領域に設けられている。すなわち複数の半田バンプ３０は、第１の半導体チップ１０Ａの外周を囲むように設けられている。配線基板２０において、複数の半田バンプ３０が配置される領域を第２の領域Ａ２とする。すなわち配線基板２０の第２の領域Ａ２は、複数の半田バンプ３０によって支持される領域である。半導体装置１は、最終製品に組み込まれた状態において、図２Ｃに示すように、実装基板６０上に実装される。実装基板６０は、複数の半田バンプ３０の各々に対応する複数の電極６１を有している。複数の電極６１に半田バンプ３０の各々が接合されることにより、半導体装置１は、実装基板６０上に固定される。すなわち、配線基板２０の第２の領域Ａ２は、実装基板６０に接合された複数の半田バンプ３０によって支持される領域である。
配線基板２０において、半田バンプ３０の配置領域である第２の領域Ａ２は、第１の半導体チップ１０Ａの搭載領域である第１の領域Ａ１とオーバーラップしていない。すなわち、第２の領域Ａ２は、間隙を隔てて第１の領域Ａ１から離間している。配線基板２０は、第１の領域Ａ１と第２の領域Ａ２との間に、第１の半導体チップ１０Ａおよび半田バンプ３０のいずれによっても支持されないフリー領域を有する。このフリー領域を第３の領域Ａ３とする。
フリー領域を有する配線基板２０を備えた半導体装置１に熱ストレスが加わると、図３に示すように、フリー領域である第３の領域Ａ３を起点として配線基板２０に撓み（反り）が生じる。熱ストレスの印加によって配線基板２０に撓みが生じるのは、配線基板２０の熱膨張係数が、第１の半導体チップ１０Ａおよびダイアタッチ材１１の熱膨張係数よりも大きいためである。
配線基板２０の撓みに起因して配線基板２０に発生する応力は、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃの外縁（エッジ）の直下領域に集中する。以下、この領域を応力集中領域Ｂ１とする。応力集中領域Ｂ１は、各半導体チップの外縁の投影線を中心として当該半導体チップの外側および内側の所定範囲に及ぶ領域のうち、半田バンプ３０の配置領域である第２の領域Ａ２以外の領域である。応力集中領域Ｂ１内において応力が特に大きくなるのは、複数の配線層のうち、チップ搭載面である第１の面Ｓ１から最も離間した第２の面Ｓ２上である第４の配線層Ｌ４である。これは、配線基板２０の第１の面Ｓ１側は、半導体チップが搭載され、半導体チップによる支持力が及ぶことから撓みによる応力が比較的小さくなり、一方、第２の面Ｓ２側は、半導体チップによる支持力が及びにくく、撓みによる応力が比較的大きくなるためである。従って、第４の配線層Ｌ４に配置された配線が、応力集中領域Ｂ１を通過する場合、当該配線は、応力集中領域Ｂ１内に延在する部分において断線を生じるリスクが高くなる。
本実施形態に係る配線基板２０においては、第４の配線層Ｌ４の応力集中領域Ｂ１内に延在する領域が配線配置禁止領域Ｃ１とされている。すなわち、配線基板２０に設けられた配線のうち、応力集中領域Ｂ１を通過する配線は、当該配線の応力集中領域Ｂ１内に延在する部分が、第４の配線層Ｌ４以外の配線層（第１の配線層Ｌ１、第２の配線層Ｌ２および第３の配線層Ｌ３のいずれか）に配置されている。換言すれば、第４の配線層Ｌ４の応力集中領域Ｂ１内に延在する部分は、配線が配置されておらず、当該部分において配線基板２０の基体２１は、ソルダーレジスト２３と接触している。このように、応力集中領域Ｂ１を通過する配線の、応力集中領域Ｂ１内に延在する部分を、第４の配線層Ｌ４以外の配線層に配置することにより、熱ストレスが加わった場合に、当該配線が断線を生じるリスクを低減することができる。
図１および図２Ａ〜図２Ｃには、応力集中領域Ｂ１を通過する配線の一例として、第２の半導体チップ１０Ｂと第３の半導体チップ１０Ｃとの双方に接続された接続配線２４が示されている。接続配線２４は、一端が、第４の配線層Ｌ４および第１の配線層Ｌ１に分岐しており、接続配線２４の第４の配線層Ｌ４に配置された部分が、ランド部２６を介して半田バンプ３０に接続され、接続配線２４の第１の配線層Ｌ１に配置された部分が、ワイヤー４１を介して第２の半導体チップ１０Ｂに接続されている。接続配線２４は、他端が、第１の配線層Ｌ１に配置され、ワイヤー４２を介して第３の半導体チップ１０Ｃに接続されている。接続配線２４は、一端から第１の半導体チップ１０Ａの下方を通って他端に至るようにレイアウトされている。すなわち、接続配線２４は、応力集中領域Ｂ１である第１の半導体チップ１０Ａの外縁の直下領域を通過する。接続配線２４は、応力集中領域Ｂ１内に延在する部分が、第４の配線層Ｌ４以外の配線層に退避するように設けられている。図２に示す例では、接続配線２４の応力集中領域Ｂ１内に延在する部分が、第３の配線層Ｌ３および第２の配線層Ｌ２に配置されている。
ここで、図４は、比較例に係る半導体装置１Ｘの構成を示す平面透視図、図５は、図４における５−５線に沿った断面図である。比較例に係る半導体装置１Ｘは、接続配線２４Ｘの配置が、本発明の実施形態に係る半導体装置１における接続配線２４の配置と異なる。接続配線２４Ｘは、接続配線２４と同様、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃの双方に接続された配線であり、応力集中領域Ｂ１を通過する配線である。
比較例に係る接続配線２４Ｘは、応力集中領域Ｂ１内に延在する部分が、第４の配線層Ｌ４に配置されている。上記のように、応力集中領域Ｂ１内において応力が特に大きくなるのは、複数の配線層のうち、第４の配線層Ｌ４であるため、接続配線２４Ｘの応力集中領域Ｂ１内に延在する部分を第４の配線層Ｌ４に配置すると、当該部分において断線を生じるリスクが高くなる。一方、本発明の実施形態に係る半導体装置１によれば、接続配線２４は、応力集中領域Ｂ１内に延在する部分が、第４の配線層Ｌ４以外の配線層に退避するように設けられているので、熱ストレスが加わった場合に、接続配線２４が断線を生じるリスクを低減することができる。
以下において、配線基板２０の設計方法について説明する。図６は、配線基板２０の設計手順の一例を示す設計フロー図である。
ステップＰ１において、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃがそれぞれ搭載される第１のチップ搭載領域、第２のチップ搭載領域、第３のチップ搭載領域を定める。第２のチップ搭載および第３のチップ搭載領域は、第１のチップ搭載領域である第１の領域Ａ１の外側に配置される。
ステップＰ２において、半田バンプ３０の配置領域を、第１のチップ搭載領域から離間した領域内に定める。すなわち、半田バンプ３０の配置領域は、第１の領域Ａ１から離間した領域である第２の領域Ａ２内に定められる。
ステップＰ３において、第１のチップ搭載領域、第２のチップ搭載領域、第３のチップ搭載領域の各々の外縁の投影線を中心として当該半導体チップの外側および内側の所定範囲に及ぶ領域のうち、半田バンプ３０の配置領域である第２の領域Ａ２以外の領域を応力集中領域Ｂ１として定める。
ステップＰ４において、第１の配線層Ｌ１〜第４の配線層Ｌ４に配線を配置する。ステップＰ３において定められた応力集中領域Ｂ１を通過する配線については、当該配線の応力集中領域Ｂ１内に延在する部分を、第４の配線層Ｌ４以外の配線層に配置する。
以上の説明から明らかなように、本発明の実施形態に係る半導体装置１および配線基板の設計方法によれば、半導体チップの搭載領域と半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減することが可能である。
なお、本実施形態では、配線基板２０が４層の配線層を有する場合を例示しているが配線層の層数は適宜変更することが可能である。
また、本実施形態では、配線基板２０上に複数の半導体チップを搭載する場合を例示したが、配線基板上に１つの半導体チップを搭載する構成に本発明を適用することも可能である。
また、本実施形態では、第４の配線層Ｌ４に対してのみ配線配置禁止領域Ｃ１を設定する場合を例示したが、第３の配線層Ｌ３及び第２の配線層Ｌ２においても応力集中領域Ｂ１において断線を生じるリスクが高い場合には、第４の配線層Ｌ４のみならず、第３の配線層Ｌ３および第２の配線層Ｌ２においても、応力集中領域Ｂ１内に延在する領域を、配線配置禁止領域Ｃ１として設定してもよい。
１ 半導体装置
１０Ａ 第１の半導体チップ
１０Ｂ 第２の半導体チップ
１０Ｃ 第３の半導体チップ
２０ 配線基板
２１ 基体
２４ 接続配線
３０ 半田バンプ
Ａ１ 第１の領域
Ａ２ 第２の領域
Ａ３ 第３の領域
Ｂ１ 応力集中領域
Ｃ１ 配線配置禁止領域
Ｌ１ 第１の配線層
Ｌ２ 第２の配線層
Ｌ３ 第３の配線層
Ｌ４ 第４の配線層

Claims (7)

  1. 半導体チップと、
    前記半導体チップが搭載される側の第１の面および前記第１の面とは反対側の第２の面を備えると共に、前記半導体チップが搭載される第１の領域および前記第１の領域から離間した第２の領域を備える基体と、
    前記基体の前記第２の面上に設けられた導電部材と、
    前記導電部材を覆うように前記基体の前記第２の面に設けられ且つ前記導電部材の前記第２の領域に配置された部分を部分的に露出させる開口部を備えた保護部材と、
    前記開口部を介して前記導電部材に接続された外部接続端子と、
    を備え、
    前記保護部材は、前記第１の領域の外縁に対応する部分において前記基体と接しており、
    前記導電部材は、前記第２の領域に対応する前記第２の面上に形成されると共に前記外部接続端子に接続された第１の導電部材と、前記第１の領域に対応する前記第２の面上に形成されると共に前記第１の導電部材に電気的に接続された第２の導電部材と、を備え、
    前記基体は、前記第２の面上を配線層の１つとして含む複数の配線層を有し、
    前記導電部材は、前記第１の導電部材及び前記第２の導電部材に電気的に接続され且つ前記半導体チップの外縁に対応する領域を通過する第３の導電部材を更に有し、
    前記第３の導電部材が、前記複数の配線層のうちの前記第２の面上以外の配線層に設けられている
    半導体装置。
  2. 前記基体の前記第１の面の側の前記第１の領域とは異なる領域に前記半導体チップとは別の半導体チップが搭載されている
    請求項１に記載の半導体装置。
  3. 前記保護部材は、前記第２の領域に対応する領域にのみ前記開口部を有する
    請求項１または請求項２に記載の半導体装置。
  4. 第１の半導体チップと、
    第１の面および前記第１の面とは反対側の第２の面を有し、前記第１の面の側に前記第１の半導体チップが搭載され且つ前記第２の面上を配線層の１つとして含む複数の配線層の各々に配線を有する配線基板と、
    前記配線基板の前記第１の半導体チップが搭載された第１の領域から離間した第２の領域内において、前記第２の面上に配置された配線に接続された外部接続端子と、
    を含み、
    前記配線基板は、前記第１の半導体チップの外縁に対応する領域を通過する第１の配線を含み、
    前記第１の配線の、前記第１の半導体チップの外縁に対応する領域内に延在する部分が、前記複数の配線層のうちの前記第２の面上以外の配線層に設けられており、
    前記第１の配線の、前記第１の半導体チップの外縁に対応する領域内に延在する部分以外の部分が、前記第２の面上の配線層に設けられている
    半導体装置。
  5. 前記配線基板の前記第１の領域の外側において前記第１の面の側に搭載された第２の半導体チップを更に含み、
    前記第１の配線は、前記第２の半導体チップに接続されている
    請求項４に記載の半導体装置。
  6. 前記配線基板の前記第１の領域の外側において、前記第１の面の側に搭載され且つ前記第２の半導体チップとの間に前記第１の半導体チップを挟むように設けられた第３の半導体チップを更に含み、
    前記第１の配線は、前記第３の半導体チップに接続されている
    請求項５に記載の半導体装置。
  7. 前記第２の領域は、前記第１の領域との間に間隙を隔てて前記第１の領域を囲む領域であり、前記第２の領域内に複数の外部接続端子が、前記第１の半導体チップの外周を囲むように設けられている
    請求項４から請求項６のいずれか１項に記載の半導体装置。
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