JP6825719B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、半導体装置の特性向上のため、単位セル（素子の構成単位）の微細化が進んでいる。微細な単位セルの形成方法として、微細パターンのコンタクトホール内にタングステン（Ｗ）等の埋め込み性の高い金属を埋め込んでなるコンタクトプラグを形成し、当該コンタクトプラグを介しておもて面電極と半導体基板とのコンタクト（電気的接触）を形成する方法が公知である（例えば、下記特許文献１（第００１５〜００１６段落、第１−１図）参照。）。
下記特許文献１では、層間絶縁膜を挟んで積層された配線層同士を接続するにあたって、層間絶縁膜に形成したコンタクトホールの内壁に沿ってチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を順に形成する。その後、六フッ化タングステン（ＷＦ6）とモノシラン（ＳｉＨ4）または水素（Ｈ2）とを用いた還元反応により、コンタクトホールの内部における窒化チタン膜上にタングステン膜を埋め込んでいる。
従来の半導体装置の製造方法について説明する。図１０は、従来の半導体装置の製造方法の概要を示すフローチャートである。まず、半導体基板（半導体ウェハ）のおもて面側に所定の素子構造を形成する（ステップＳ１０１）。次に、半導体基板のおもて面上に、層間絶縁膜の１層目として高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を形成する（ステップＳ１０２）。
次に、半導体基板のおもて面上に、層間絶縁膜の２層目としてＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などによるシリコン酸化膜（ＳｉＯ2膜）を形成する（ステップＳ１０３）。次に、層間絶縁膜上に、後のエッチング工程で用いるエッチング用マスクとして、コンタクトホールの形成領域が開口したレジストマスクを形成する（ステップＳ１０４）。
次に、レジストマスクをマスクとして、ドライエッチングにより層間絶縁膜を選択的に除去してコンタクトホールを形成する（ステップＳ１０５）。コンタクトホールは、半導体基板のおもて面に略垂直な側壁を有し、深さ方向に一様な幅を有する略矩形状の断面形状となる。ステップＳ１０５の処理では、コンタクトホールに露出するシリコン（Ｓｉ）面（バリアメタルと半導体基板とのコンタクト形成箇所）に自然酸化膜が形成される。
次に、レジストマスクを除去する（ステップＳ１０６）。次に、後のスパッタ工程の前処理として、バッファードフッ酸（ＢＨＦ）水溶液によるウェットエッチングまたは逆スパッタ処理により、ステップＳ１０５の処理で形成された自然酸化膜を除去する（ステップＳ１０７）。ステップＳ１０７の処理において、コンタクトホールの断面形状はステップＳ１０５の処理後の状態で維持される。
次に、バリアメタルとして、コンタクトホールの内壁に沿ってチタン膜および窒化チタン膜を順にスパッタにより形成する（ステップＳ１０８）。次に、アニール（熱処理）により、バリアメタル中のチタン原子と半導体基板中のシリコン原子とを反応させてチタンシリサイドを形成することで、バリアメタルと半導体基板とのオーミック性のコンタクトを形成する（ステップＳ１０９）。
次に、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、コンタクトホールの内部に埋め込むように、窒化チタン膜上にタングステン膜を成長させる（ステップＳ１１０）。次に、タングステン膜をエッチバックし、コンタクトホールの内部における窒化チタン膜上のみにタングステン膜を残す（ステップＳ１１１）。その後、おもて面電極やｐ+コレクタ領域、裏面電極等の残りの各部を形成することで、半導体装置が完成する。
また、コンタクトホールの形成方法として、シリコン酸化膜およびＰＳＧ膜を順に積層してなる層間絶縁膜にレジストマスクをマスクとして開口部（貫通孔）を形成する。そして、フッ化水素（ＢＨＦ）水溶液によるウェットエッチングにより、上層のＰＳＧ膜の開口幅を、下層のシリコン酸化膜の開口幅よりも広くしてコンタクトホールを形成した後、レジストマスクを除去する方法が提案されている（例えば、下記特許文献２（第００１４〜００１６段落、第４，５図）および下記特許文献３（第００１４〜００１８段落、第１図）。
特開２００５−３０２７５２号公報 特開平５−７４７３２号公報 特開昭６３−１７５４４２号公報
しかしながら、従来技術（図１０参照）では、次の問題が生じる。図１１〜１４は、従来の半導体装置の製造途中の状態を示す断面図である。図１１〜１４では、半導体基板１１０の内部の素子構造を図示省略する。図１４には、図１０のステップＳ１１０の処理後、ステップＳ１１１の処理前に、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮影したタングステン膜１０６の状態を模式的に示す。図１１〜１４は、それぞれ、図１０のステップＳ１０５，Ｓ１０７，Ｓ１０８，Ｓ１１０の処理時の状態である。
上述したように、ステップＳ１０５の処理では、コンタクトホール１０４の幅ｗ１０１は深さ方向に一様となる（図１１）。ステップＳ１０８の処理では、コンタクトホール１０４の上端部（コンタクトホール１０４の側壁と半導体基板１１０のおもて面との境界）１０４ａで部分的に厚くバリアメタル１０５が成長する。このため、コンタクトホール１０４の上端部１０４ａ上の対向するバリアメタル１０５間の幅ｗ１１１は、コンタクトホール１０４の上端部１０４ａ以外の部分１０４ｃの対向するバリアメタル１０５間の幅ｗ１１２よりも狭くなる（図１３）。ステップＳ１１０の処理では、コンタクトホール１０４の内壁のバリアメタル１０５上にタングステン膜１０６が成長し、コンタクトホール１０４の対向する各側壁上のタングステン膜１０６同士が面接触して当該側壁上のタングステン膜１０６間の隙間が埋められることで、コンタクトホール１０４の内部にタングステン膜１０６が充填される。
しかしながら、上述したようにコンタクトホール１０４の上端部１０４ａ上の対向するバリアメタル１０５間の幅ｗ１１１が狭くなっている場合、コンタクトホール１０４の対向する側壁上のタングステン膜１０６同士よりも先に、コンタクトホール１０４の対向する上端部１０４ａ上のタングステン膜１０６同士が接触し、コンタクトホール１０４が閉じてしまう。このようにコンタクトホール１０４が閉じてしまった場合、タングステン膜１０６の内部に空洞（ボイド）１２０が生じる（図１４）。この空洞１２０には、タングステン膜１０６の形成時に反応炉（チャンバー）に導入されたフッ素系ガスが封入される。また、この空洞１２０は、その後のステップＳ１１１のタングステン膜１０６のエッチバック後にタングステン膜１０６の表面にあらわれないほど、タングステン膜１０６の表面から深い位置に生じる。したがって、この空洞１２０は、ステップＳ１１１のエッチバック後も、フッ素系ガスが封入されたままの状態でタングステン膜１０６の内部に残ってしまう。
タングステン膜１０６の内部に生じた空洞１２０に封入されたフッ素系ガスは、半導体装置（製品）の信頼性に悪影響を及ぼす。具体的には、空洞１２０に封入されたフッ素系ガスによりタングステン膜１０６上のおもて面電極（アルミニウム（Ａｌ）を主成分とする電極等：不図示）が腐食したり、空洞１２０が封入されたフッ素系ガスの膨張によって大きくなり、おもて面電極にも空洞が生じる等の問題が生じる。図１４において、空洞１２０は、タングステン膜１０６の内部の、タングステン膜１０６よりも色の濃い部分である。
また、ステップＳ１０７のスパッタ前処理では、半導体装置に残ってしまった場合に抵抗成分となる自然酸化膜を除去している。しかしながら、ステップＳ１０７のスパッタ前処理により、層間絶縁膜１０３を構成するＨＴＯ膜１０１およびＢＰＳＧ膜１０２のうち、ＢＰＳＧ膜１０２の部分１０４ｂでコンタクトホール１０４の側壁が凹むように除去される（図１２）。これによって、コンタクトホール１０４のＢＰＳＧ膜１０２の部分１０４ｂの幅ｗ１０２がコンタクトホール１０４形成時の幅ｗ１０１よりも広がってしまう。したがって、ステップＳ１０７のスパッタ前処理を行うことも、タングステン膜１０６の内部に空洞１２０を生じさせる原因となっている。
上記問題は、コンタクトホール１０４のアスペクト比（＝コンタクトホール１０４の深さｄ１０１／コンタクトホール１０４の幅ｗ１０１）が大きいほど顕著にあらわれる。例えば、図１４に模式的に示す試料のコンタクトホール１０４は、上端部１０４ａ間の幅ｗ１０１’（≒０．６μｍ）を底面の幅ｗ１０３（≒０．５μｍ）よりも若干広くした略台形状の断面形状を有する。この場合、コンタクトホール１０４の幅ｗ１０１とは、コンタクトホール１０４の上端部１０４ａ間の幅ｗ１０１’である。コンタクトホール１０４の内部へのタングステン膜１０６の埋め込み性は、コンタクトホール１０４の上端部１０４ａ間の幅ｗ１０１’で決まる。すなわち、図１４に模式的に示す試料は、コンタクトホール１０４のアスペクト比（＝コンタクトホール１０４の深さｄ１０１／コンタクトホール１０４の上端部１０４ａ間の幅ｗ１０１’）を１．６程度（≒１μｍ／０．６μｍ）としたときに、タングステン膜１０６に空洞１２０が生じたことを示している。
この発明は、上述した従来技術による問題点を解消するため、微細化を図ることができ、かつ信頼性を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の第１主面の表面層に、第２導電型の第１半導体領域が設けられている。第１導電型の第２半導体領域は、前記半導体基板の、前記第１半導体領域以外の部分である。前記半導体基板の第１主面側に、前記第１半導体領域と前記第２半導体領域とのｐｎ接合を有する素子構造が設けられている。前記半導体基板の第１主面上に、層間絶縁膜が設けられている。前記層間絶縁膜は、前記素子構造を覆う。コンタクトホールは、前記層間絶縁膜が選択的に開口されてなり、前記半導体基板の第１主面を選択的に露出する。前記コンタクトホールの内壁に沿って、第１金属膜が設けられている。前記第１金属膜は、前記半導体基板と密着性が高く、かつ前記半導体基板とオーミック接触する。前記コンタクトホールの内部において前記第１金属膜の上に、第２金属膜が埋め込まれている。前記層間絶縁膜および前記第２金属膜の上に、第１電極が設けられている。前記第１電極は、前記第２金属膜および前記第１金属膜を介して前記第１半導体領域に電気的に接続されている。前記層間絶縁膜は、第１，２絶縁膜を有する。前記第１絶縁膜は、前記半導体基板の第１主面上に設けられている。前記第２絶縁膜は、前記第１絶縁膜の上に設けられている。前記第２絶縁膜は、前記第１絶縁膜よりもフッ酸または希フッ酸に対するエッチング速度の速い絶縁材料からなる。前記コンタクトホールは、前記第２絶縁膜の部分の幅を、前記第１絶縁膜の部分の幅よりも階段状に広くする段差を側壁に有する。前記コンタクトホールの前記第１絶縁膜の部分のアスペクト比は０．５以上１．５以下である。前記コンタクトホールの前記第２絶縁膜の部分のアスペクト比は０．５以上１．５以下である。前記コンタクトホールの前記第１絶縁膜の部分の断面形状は、前記第２絶縁膜側の幅を、前記半導体基板側の幅よりも広くした台形状である。前記第２金属膜は、タングステンを主成分とし、原料に六フッ化タングステン（ＷＦ 6 ）を含むガスを用いるＣＶＤ法により形成されている。
また、この発明にかかる半導体装置は、上述した発明において、前記コンタクトホールの前記第２絶縁膜の部分の断面形状は、前記第１電極側の幅を、前記第１絶縁膜側の幅よりも広くした台形状であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記コンタクトホールの前記第１絶縁膜の部分の幅は、０．３μｍ以上１．０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁膜は、シリコンガラス膜であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁膜は、リンを含む、または、リンおよびボロンを含むことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２絶縁膜は、高温酸化膜または熱酸化膜であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１金属膜は、チタンを主成分とすることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第３半導体領域および第２電極をさらに備える。前記第３半導体領域は、前記半導体基板の第２主面の表面層に、前記第２半導体領域に接して設けられている。第２電極は、前記第３半導体領域に電気的に接続されている。前記素子構造は、前記第１半導体領域、第１導電型の第４半導体領域、ゲート絶縁膜およびゲート電極を有する。前記第４半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記ゲート絶縁膜は、前記第１半導体領域の、前記第２半導体領域と前記第４半導体領域との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板の第１主面の表面層に第２導電型の第１半導体領域を形成して、前記半導体基板の第１主面側に、前記第１半導体領域と、前記半導体基板の、前記第１半導体領域以外の部分である第１導電型の第２半導体領域と、のｐｎ接合を有する素子構造を形成する第１工程を行う。次に、前記半導体基板の第１主面上に、前記素子構造を覆う層間絶縁膜を形成する第２工程を行う。次に、前記層間絶縁膜の上に、所定箇所が開口したレジスト膜を形成する第３工程を行う。
次に、前記レジスト膜をマスクとしてエッチングを行い、前記層間絶縁膜を選択的に除去して前記半導体基板の第１主面を選択的に露出するコンタクトホールを形成する第４工程を行う。次に、前記レジスト膜を除去する第５工程を行う。次に、フッ酸または希フッ酸を含む水溶液を用いたウェットエッチングにより、前記半導体基板の第１主面の、前記コンタクトホールに露出する部分を覆う自然酸化膜を除去する第６工程を行う。次に、前記コンタクトホールの内壁に沿って、前記半導体基板と密着性が高く、かつ前記半導体基板とオーミック接触する第１金属膜を形成する第７工程を行う。次に、前記コンタクトホールの内部において前記第１金属膜の上に第２金属膜を埋め込む第８工程を行う。
次に、前記層間絶縁膜および前記第２金属膜の上に第１電極を形成し、前記第２金属膜および前記第１金属膜を介して前記第１半導体領域と前記第１電極とを電気的に接続する第９工程を行う。前記第２工程は、前記層間絶縁膜として、前記半導体基板の第１主面上に第１絶縁膜を形成する工程と、前記層間絶縁膜として、前記第１絶縁膜の上に、前記第１絶縁膜よりも前記水溶液に対するエッチング速度の速い絶縁材料からなる第２絶縁膜を形成する工程と、を含む。前記第６工程では、前記ウェットエッチングにより、前記コンタクトホールの側壁に段差を形成し、前記コンタクトホールの前記第２絶縁膜の部分の幅を、前記第１絶縁膜の部分の幅よりも階段状に広くする。前記第８工程では、原料に六フッ化タングステン（ＷＦ 6 ）を含むガスを用いるＣＶＤ法によりタングステンを主成分とする前記第２金属膜を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第６工程では、前記ウェットエッチングにより、前記コンタクトホールの前記第１絶縁膜の部分のアスペクト比を０．５以上１．５以下にすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、前記コンタクトホールの前記第２絶縁膜の部分のアスペクト比を０．５以上１．５以下にすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、異方性エッチングにより前記コンタクトホールを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、等方性エッチングにより前記コンタクトホールを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、前記コンタクトホールの前記第１絶縁膜の部分の幅を０．３μｍ以上１．０μｍ以下にすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７工程では、スパッタ法により前記第１金属膜を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７工程では、化学気相成長法により前記第１金属膜を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１絶縁膜は、シリコンガラス膜であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１絶縁膜は、リンを含む、または、リンおよびボロンを含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２絶縁膜は、高温酸化膜または熱酸化膜であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１金属膜は、チタンを主成分とすることを特徴とする。
上述した発明によれば、第１金属膜を形成するための前処理のウェットエッチングにより、コンタクトホールの第２絶縁膜の部分の幅を、第１絶縁膜の部分の幅よりも階段状に広くして、コンタクトホールのアスペクト比を小さくすることができる。これにより、微細パターンのコンタクトホールを形成して単位セルの微細化を図ったとしても、コンタクトホールの内壁に沿って均一の厚さで第１金属膜を形成することができる。かつ、コンタクトホールの内部において第１金属膜上に、コンタクトプラグとなる第２金属膜を、第２金属膜の内部に空洞を生じさせることなく埋め込むことができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、微細化を図ることができ、かつ信頼性を向上させることができるという効果を奏する。
図１は、実施の形態にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態にかかる半導体装置の製造方法の概要を示すフローチャートである。 図３は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。 図１０は、従来の半導体装置の製造方法の概要を示すフローチャートである。 図１１は、従来の半導体装置の製造途中の状態を示す断面図である。 図１２は、従来の半導体装置の製造途中の状態を示す断面図である。 図１３は、従来の半導体装置の製造途中の状態を示す断面図である。 図１４は、従来の半導体装置の製造途中の状態を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置の構造について、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）を例に説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図１には、電流駆動を担う活性領域（素子がオン状態のときに電流が流れる領域）の２つの単位セルを示し、これらの単位セルに隣接する他の単位セルや、活性領域の周囲を囲むエッジ終端領域を図示省略する（図３〜９においても同様）。
エッジ終端領域は、活性領域と半導体基板１０の側面との間の領域であり、ｎ-型ドリフト領域（第２半導体領域）１の、チップおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域には、例えば、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、フィールドプレートおよびリサーフ等の耐圧構造が配置される。
図１に示す実施の形態にかかる半導体装置は、半導体基板（半導体チップ）１０のおもて面側に、トレンチゲート構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を備えたトレンチゲート型ＩＧＢＴである。ＭＯＳゲートは、ｐ型ベース領域（第１半導体領域）２、ｎ+型エミッタ領域（第４半導体領域）３、ｐ+型コンタクト領域４、トレンチ５、ゲート絶縁膜６およびゲート電極７で構成される。１つのトレンチ５および当該トレンチ５の両側に隣り合うコンタクト（半導体基板１０とエミッタ電極１７との電気的接触部）とで１つの単位セルが構成される。ｐ型ベース領域２は、半導体基板１０のおもて面の表面層に選択的に設けられている。半導体基板１０の、ｐ型ベース領域２および後述するｐ+型コレクタ領域（第３半導体領域）８以外の部分がｎ-型ドリフト領域１である。
ｎ+型エミッタ領域３およびｐ+型コンタクト領域４は、ｐ型ベース領域２の表面領域（半導体基板１０のおもて面の表面層）にそれぞれ選択的に設けられている。ｎ+型エミッタ領域３およびｐ+型コンタクト領域４は、互いに接する。トレンチ５は、ｎ+型エミッタ領域３およびｐ型ベース領域２を貫通してｎ-型ドリフト領域１に達する。トレンチ５の内部には、ゲート絶縁膜６を介してゲート電極７が設けられている。半導体基板１０の裏面の表面層には、ｐ+型コレクタ領域８が設けられている。半導体基板１０の裏面全面にコレクタ電極（第２電極）９が設けられ、ｐ+型コレクタ領域８に電気的に接続されている。
半導体基板１０のおもて面上には、ゲート電極７を覆う層間絶縁膜１３として、高温酸化（ＨＴＯ）膜１１およびＢＰＳＧ膜１２が順に積層されている。層間絶縁膜１３は、半導体基板１０のおもて面の全面に設けられている。ＨＴＯ膜１１の厚さは、例えば１０００Å以上２０００Å以下程度であってもよい。ＢＰＳＧ膜１２の厚さは、例えばＨＴＯ膜１１の厚さの３倍以上４倍以下程度であってもよい。ＨＴＯ膜１１に代えて、層間絶縁膜１３の下層を熱酸化膜としてもよい。ＢＰＳＧ膜１２に代えて、層間絶縁膜１３の上層をＰＳＧ膜やＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜としてもよい。
層間絶縁膜１３には、層間絶縁膜１３を深さ方向に貫通するコンタクトホール１４が設けられている。深さ方向とは、半導体基板１０のおもて面から裏面に向かう方向である。コンタクトホール１４は、半導体基板１０のおもて面よりもコレクタ側（ｐ+型コレクタ領域８側）に底面が突出していてもよい。すなわち、層間絶縁膜１３の貫通孔と、当該貫通孔に連続して半導体基板１０のおもて面に形成された溝と、を合わせてコンタクトホール１４としてもよい。コンタクトホール１４は、半導体基板１０のおもて面に平行に延在するストライプ状のレイアウトに配置されていてもよいし、半導体基板１０のおもて面側から見てマトリクス状のレイアウトに配置されていてもよい。
また、コンタクトホール１４は、ＢＰＳＧ膜１２の部分１４ａの幅ｗ１を、ＨＴＯ膜１１の部分１４ｂの幅ｗ２よりも広くした断面形状を有する。すなわち、コンタクトホール１４の側壁には、ＨＴＯ膜１１とＢＰＳＧ膜１２との界面に１段の段差１４ｃが設けられ、当該段差１４ｃにより、コンタクトホール１４の上端部側の幅がコンタクトホール１４の底面側の幅よりも階段状に広くなっている。コンタクトホール１４の上端部とは、コンタクトホール１４の側壁と半導体基板１０のおもて面との境界である。
コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａのアスペクト比（＝コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの深さｄ１／コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１）は、例えば０．５以上１．５以下程度であることがよい。その理由は、次の通りである。
コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａのアスペクト比が０．５未満である場合、コンタクトホール１４にタングステン膜１６を充填した際にタングステン膜１６の上部に凹みが生じる。このため、コンタクトホール１４の内部にのみタングステン膜１６を残すためのエッチバックで、コンタクトホール１４の内部のタングステン膜１６も消失（エッチング）されてしまう虞があるからである。
また、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａのアスペクト比が１．５を超える場合、コンタクトホール１４にタングステン膜１６が充填される際に、半導体基板１０のおもて面に堆積したタングステン膜１６同士が接触してつながり、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの上部が閉じてしまうことで、タングステン膜１６の内部にボイドが生じる虞があるからである。
コンタクトホール１４のＨＴＯ膜１１の部分１４ｂのアスペクト比（＝コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの深さｄ２／コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅ｗ２）は、例えば０．５以上１．５以下程度であることがよい。その理由は、次の通りである。
コンタクトホール１４のＨＴＯ膜１１の部分１４ｂのアスペクト比が０．５未満である場合、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂにタングステン膜１６が充填される際に、タングステン膜１６の上部に凹みが生じる。このタングステン膜１６の上部の凹みは、アスペクト比が大きく、タングステン膜１６が充填されにくい。このため、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａにタングステン膜１６が充填される際に、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂにおけるタングステン膜１６の上部の凹みにタングステン膜１６が充填されず、タングステン膜１６の内部にボイドとして残る虞があるからである。
また、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂのアスペクト比が１．５を超える場合、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂにタングステン膜１６が充填される際に、コンタクトホール１４の側壁の段差１４ｃのステップ（半導体基板１０のおもて面に略平行な面）にタングステン膜１６が堆積されやすい。このコンタクトホール１４の側壁の段差１４ｃのステップに堆積したタングステン膜１６同士が接触してつながり、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの上部が閉じてしまうことで、タングステン膜１６の内部にボイドが生じる虞があるからである。
コンタクトホール１４の全体のアスペクト比（＝コンタクトホール１４の深さｄ１０／コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１）は、例えば０．５以上１．５以下程度であることがよい。その理由は、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａのアスペクト比を上記範囲内とすることが好ましい理由と同じである。
コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１は、例えば０．５μｍ以上であり、隣り合うコンタクトホール１４とつながらない程度に可能な限り広いことが好ましい。これによって、コンタクトホール１４の内部への後述するタングステン膜１６の埋め込み性を向上させることができる。
コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅ｗ２は、可能な限り狭いことが好ましい。その理由は、次の通りである。トレンチ５とコンタクトホール１４とは所定距離Ｌだけ離すことで、リーク電流発生を抑制することができる。このトレンチ５とコンタクトホール１４との間の所定距離Ｌを確保するとともに、トレンチ５間（メサ部）の距離ｗ１１を狭くして単位セルの微細化をより図ることができるからである。
具体的には、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅（コンタクトホール１４の底面の幅）ｗ２は、例えば０．３μｍ以上１．０μｍ以下程度である。その理由は、次の通りである。コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅ｗ２が０．３μｍ未満である場合、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂに後述するバリアメタル（第１金属膜）１５を介してタングステン膜（第２金属膜）１６を埋め込むことが困難になるからである。コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅ｗ２が１．０μｍを超える場合、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂに後述するエミッタ電極（アルミニウムを主成分とする電極：第１電極）１７を埋め込み可能であることで、タングステン膜１６からなるコンタクトプラグを必要としないからである。
コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの断面形状は、コンタクトホール１４の側壁が半導体基板１０のおもて面に略垂直な矩形状であってもよい。すなわち、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１は、深さ方向に一様であってもよい。この場合、単位セルの微細化を図ることができる。
また、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの断面形状は、エミッタ電極１７側の幅を、ＨＴＯ膜１１側の幅ｗ１’よりも広くした略台形状であることが好ましい。この場合、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの断面形状は、エミッタ電極１７側の幅は、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの断面形状が矩形状である場合における、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１に相当する。
コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの断面形状を上述したように台形状とした場合、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａのエミッタ電極１７側の幅ｗ１を相対的に広くして、コンタクトホール１４へのタングステン膜１６の埋め込み性を向上させることができる。かつ、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅ｗ２を狭くして、トレンチ５間の距離ｗ１１を狭くすることができる。
コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの断面形状は、コンタクトホール１４の側壁が半導体基板１０のおもて面に略垂直な矩形状であってもよい。すなわち、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅ｗ２は、深さ方向に一様であってもよい。この場合、単位セルの微細化を図ることができる。
コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの断面形状は、ＢＰＳＧ膜１２側の幅ｗ２’を、半導体基板１０側の幅（コンタクトホール１４の底面の幅）よりも広くした略台形状であることがよい。コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの、ＢＰＳＧ膜１２側の幅ｗ２’は、段差１４ｃのステップ（半導体基板１０のおもて面に略平行な面）の幅分だけ、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの、ＨＴＯ膜１１側の幅ｗ１’よりも狭い。コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの、半導体基板１０側の幅は、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの断面形状が矩形状である場合における、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅ｗ２に相当する。
コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの断面形状を上述したように台形状とした場合、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの上端部側の幅ｗ２’を広くして、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂへのタングステン膜１６の埋め込み性を向上させることができる。かつ、コンタクトホール１４の底面の幅を狭くして、トレンチ５間の距離ｗ１１を狭くすることができる。
コンタクトホール１４の内部には、コンタクトホール１４の内壁（層間絶縁膜１３の側面および半導体基板１０のおもて面）に沿って、バリアメタル１５が設けられている。バリアメタル１５は、層間絶縁膜１３の表面（すなわちＢＰＳＧ膜１２の表面）にまで延在していてもよい。バリアメタル１５は、半導体部（半導体基板１０）との密着性が高く、かつ半導体部とのオーミック接触する金属からなる。具体的には、バリアメタル１５は、例えばチタン（Ｔｉ）膜であってもよいし、チタン膜および窒化チタン（ＴｉＮ）膜を順に積層した金属積層膜であってもよい。バリアメタル１５の厚さは、例えば０．１μｍ以上０．２μｍ以下程度であってもよく、具体的には、例えば０．１５μｍであってもよい。
バリアメタル１５上には、コンタクトホール１４の内部を埋め込むように、コンタクトプラグとしてタングステン（Ｗ）膜１６が設けられている。エミッタ電極１７は、活性領域において半導体基板１０のおもて面全面に設けられている。エミッタ電極１７は、タングステン膜１６およびバリアメタル１５を介してｎ+型エミッタ領域３およびｐ+型コンタクト領域４に電気的に接続され、ｐ+型コンタクト領域４を介してｐ型ベース領域２に電気的に接続されている。
このようにコンタクトホール１４の内部に埋め込んだタングステン膜１６およびバリアメタル１５を介してエミッタ電極１７と半導体部とを電気的に接続した電極構造とすることで、トレンチピッチ（トレンチ５間の距離ｗ１１）を狭くすることができる。また、エミッタ電極１７は、層間絶縁膜１３によりゲート電極７と電気的に絶縁されている。エミッタ電極１７は、アルミニウムを主成分とする例えばアルミニウムシリコン（Ａｌ−Ｓｉ）電極である。
次に、実施の形態にかかる半導体装置の製造方法について説明する。図２は、実施の形態にかかる半導体装置の製造方法の概要を示すフローチャートである。図３〜８は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。図９は、実施の形態にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。図３〜９では、半導体基板１０の内部の素子構造を図示省略する。図７には、図２のステップＳ１０の処理後、ステップＳ１１の処理前に、走査電子顕微鏡（ＳＥＭ）により撮影したタングステン膜１６の状態を模式的に示す。図３〜６は、それぞれ図２のステップＳ５，Ｓ７，Ｓ８，Ｓ１０に対応する。
まず、半導体基板（半導体ウェハ）１０のおもて面側に、トレンチゲート型ＩＧＢＴの所定の素子構造（ＭＯＳゲート：すなわちｐ型ベース領域２、ｎ+型エミッタ領域３、ｐ+型コンタクト領域４、トレンチ５、ゲート絶縁膜６およびゲート電極７）を形成する（ステップＳ１）。次に、図３に示すように、半導体基板１０のおもて面上に、層間絶縁膜１３の１層目としてＨＴＯ膜１１を例えばＣＶＤ法により形成する（ステップＳ２）。次に、半導体基板１０のおもて面上に、層間絶縁膜の２層目としてＢＰＳＧ膜１２を例えばＣＶＤ法により形成する（ステップＳ３）。次に、層間絶縁膜１３上に、後のエッチング工程で用いるエッチング用マスクとして、コンタクトホール１４の形成領域が開口したレジストマスク２１を形成する（ステップＳ４）。
次に、レジストマスク２１をマスクとして、ドライエッチングにより層間絶縁膜１３を選択的に除去してコンタクトホール１４を形成する（ステップＳ５）。ステップＳ５のドライエッチングにより、半導体基板１０のおもて面の、コンタクトホール１４に露出した部分が若干除去されてもよい。また、ステップＳ５の処理では、コンタクトホール１４に露出するシリコン（Ｓｉ）面（バリアメタル１５と半導体基板１０とのコンタクト形成箇所）に自然酸化膜（不図示）が形成される。
また、ステップＳ５の処理において、異方性エッチングによりコンタクトホール１４を形成する場合、コンタクトホール１４は半導体基板１０のおもて面に略垂直な側壁を有する略矩形状の断面形状となる。すなわち、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａおよびＨＴＯ膜１１の部分１４ｂともに、略矩形状の断面形状となる。
また、ステップＳ５の処理において、等方性エッチングによりコンタクトホール１４を形成する場合、コンタクトホール１４は、上端部側の幅を底面の幅よりも若干広くした略台形状の断面形状となる。すなわち、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａおよびＨＴＯ膜１１の部分１４ｂともに、略台形状の断面形状となる。
次に、図４に示すように、レジストマスクを除去する（ステップＳ６）。次に、後のバリアメタル形成工程の前処理として、フッ酸（ＨＦ）水溶液または希フッ酸水溶液によるウェットエッチングにより、ステップＳ５の処理時に形成された自然酸化膜を除去する（ステップＳ７）。ステップＳ７の処理において、フッ酸水溶液および希フッ酸水溶液による層間絶縁膜１３のエッチング速度は、ＨＴＯ膜１１の部分１４ｂよりもＢＰＳＧ膜１２の部分１４ａで早くなる。
したがって、ステップＳ７においては、ＢＰＳＧ膜１２とＨＴＯ膜１１とのエッチング速度の違いにより、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１がコンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅ｗ２よりも階段状に広くなり、コンタクトホール１４の側壁に１段の段差１４ｃが形成される。一方、ＨＴＯ膜１１はほとんどエッチングされない。このため、コンタクトホール１４のＨＴＯ膜１１の部分１４ｂの幅ｗ２はステップＳ５の処理時の幅（すなわち設計値）で維持され、所望の特性が得られる。
コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１は、ウェットエッチングの時間制御により種々変更可能である。また、ステップＳ７の処理においては、コンタクトホール１４に露出するシリコン面はエッチングされないため、コンタクトホール１４の深さｄ１０は前処理前と同じ深さで維持される。このように、ステップＳ７の処理においては、ステップＳ５の処理時に形成された自然酸化膜を除去するとともに、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１が広くなり、コンタクトホール１４の全体のアスペクト比を小さくすることができる。
また、仮にドライエッチングにより前処理を行った場合、ＨＴＯ膜１１およびＢＰＳＧ膜１２のドライエッチング速度は同じであるため、コンタクトホール１４のＢＰＳＧ膜１２の部分１４ａおよびＨＴＯ膜１１の部分１４ｂの各幅ｗ１，ｗ２は一様に広くなってしまう。このため、本発明においては、ウェットエッチングによりステップＳ７の処理を行う。また、層間絶縁膜１３の１層目をＨＴＯ膜１１に代えて熱酸化膜とした場合や、層間絶縁膜１３の２層目をＢＰＳＧ膜１２に代えてＰＳＧ膜やＮＳＧ膜とした場合においても、フッ酸水溶液または希フッ酸水溶液による前処理により、コンタクトホール１４のＰＳＧ膜やＮＳＧ膜の部分の幅を相対的に広くすることができる。
次に、図５に示すように、バリアメタル１５として、コンタクトホール１４の内壁に沿ってチタン膜および窒化チタン膜を順に形成する（ステップＳ８）。チタン膜および窒化チタン膜は、スパッタまたはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成してもよい。上述したようにステップＳ７の処理時にコンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１を広くしたことで、ステップＳ８の処理において、バリアメタル１５が部分的に厚く成長することがなく、バリアメタル１５を均一の厚さで形成することができる。
ステップＳ８の処理は、ステップＳ７の処理後、例えば２４時間以内に行うことが好ましい。その理由は、ステップＳ７の処理後の半導体基板１０を２４時間を超えて放置（保管）した場合、コンタクトホール１４に露出するシリコン面に、半導体装置の特性に悪影響が及ぶ程度の厚さの自然酸化膜が再度形成されてしまうからである。ステップＳ８の処理前に、ステップＳ７の処理後の半導体基板１０を一時保管する場合、半導体基板１０の保管場所は、積極的に酸素を吹き付けられる環境以外であればよく、大気に触れる環境であってもよい。
次に、アニール（熱処理）により、バリアメタル１５と半導体基板１０とのオーミック性のコンタクトを形成する（ステップＳ９）。次に、図６に示すように、ＣＶＤ法を用いて、六フッ化タングステン（ＷＦ6）と水素（Ｈ2）との還元反応により、バリアメタル１５上にタングステン膜１６を成長させて、コンタクトホール１４の内部をタングステン膜１６で埋め込む（ステップＳ１０）。ステップＳ１０の処理においては、コンタクトホール１４の内壁（側壁および底面）上にタングステン膜１６が成長し、コンタクトホール１４の対向する各側壁上のタングステン膜１６同士が面接触して当該側壁上のタングステン膜１６間の隙間が埋まることで、コンタクトホール１４の内部にタングステン膜１６が充填される。
上述したようにステップＳ７の処理時にコンタクトホール１４のＢＰＳＧ膜１２の部分１４ａの幅ｗ１を広くしたことで、コンタクトホール１４のアスペクト比が小さくなっている。このため、ステップＳ１０の処理においては、コンタクトホール１４の内壁上に成長するタングステン膜１６同士がコンタクトホール１４の対向する上端部上で接触してコンタクトホール１４が閉じる前に、コンタクトホール１４の対向する各側壁上のタングステン膜１６同士を面接触させることができる。したがって、タングステン膜１６の内部に空洞を生じさせることなく、コンタクトホール１４の内部をタングステン膜１６でほぼ完全に埋め込むことができる（図７参照）。
次に、タングステン膜１６をエッチバックして、コンタクトホール１４の内部におけるバリアメタル１５上のみにタングステン膜１６を残す（ステップＳ１１）。例えばステップＳ１０の処理において仮にタングステン膜１６の内部に空洞が生じたとしても、この空洞は、ステップＳ１１のエッチバックにより上部が開口して当該エッチバック後のタングステン膜１６の表面に溝２０（図９参照）となってあらわれる程度にタングステン膜１６の表面から浅い位置に生じる。このため、ステップＳ１０の処理時にタングステン膜１６の内部に空洞が生じたとしても、ステップＳ１１の処理により当該空洞に封入されたフッ素系ガスは外部へ放出される。
図８には、タングステン膜１６の内部に空洞が生じていない場合を示し、図９には、ステップＳ１０の処理時にタングステン膜１６の内部に生じた空洞が、ステップＳ１１のエッチバック後にタングステン膜１６の表面に溝２０となってあらわれた状態を示す。タングステン膜１６の表面に生じた溝２０には、その後、エミッタ電極１７が埋め込まれる。次に、エミッタ電極１７や、ｐ+型コレクタ領域８、コレクタ電極９等の残りの各部を形成する。次に、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１に示す半導体装置が完成する。
以上、説明したように、実施の形態１によれば、第１絶縁膜（ＨＴＯ膜）と、第１絶縁膜と比べて、バリアメタルを形成するための前処理のウェットエッチングに用いるフッ酸または希フッ酸を含む水溶液によるエッチング速度が早い第２絶縁膜（ＢＰＳＧ膜）と、を順に積層させた層間絶縁膜が設けられている。これによって、層間絶縁膜にコンタクトホールを形成した後に行う前処理により、コンタクトホールの第２絶縁膜の部分の幅を、第１絶縁膜の部分の幅よりも階段状に広くして、コンタクトホールのアスペクト比を小さくすることができる。これにより、微細パターンのコンタクトホールを形成して単位セルの微細化を図ったとしても、コンタクトホールの内壁に沿って均一の厚さでバリアメタルを形成することができる。かつ、コンタクトホールの内部においてバリアメタル上に、コンタクトプラグとなるタングステン膜を、タングステン膜の内部に空洞を生じさせることなく埋め込むことができる。したがって、微細パターンのコンタクトホールを形成して単位セルの微細化を図ることができる。かつ、おもて面電極と半導体基板とを電気的に接続するコンタクトプラグであるタングステン膜の内部に素子特性に悪影響を及ぼすフッ素系ガスが内包されることを防止することができるため、半導体装置（製品）の信頼性を向上させることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、コンタクトプラグを介しておもて面電極と半導体基板とのコンタクトを形成した様々な素子に適用可能である。具体的には、本発明は、例えばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）や、ＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）にも適用可能である。また、本発明は、トレンチゲート構造に代えて、プレーナゲート構造にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、コンタクトプラグを介しておもて面電極と半導体基板とのコンタクトを形成した半導体装置に有用であり、特にトレンチゲート型ＩＧＢＴに適している。
１ ｎ-型ドリフト領域
２ ｐ型ベース領域
３ ｎ+型エミッタ領域
４ ｐ+型コンタクト領域
５ トレンチ
６ ゲート絶縁膜
７ ゲート電極
８ ｐ+型コレクタ領域
９ コレクタ電極
１０ 半導体基板
１１ ＨＴＯ膜
１２ ＢＰＳＧ膜
１３ 層間絶縁膜
１４ コンタクトホール
１４ａ コンタクトホールのＢＰＳＧ膜の部分
１４ｂ コンタクトホールのＨＴＯ膜の部分
１４ｃ コンタクトホールの側壁の段差
１５ バリアメタル
１６ タングステン膜
１７ エミッタ電極
２０ 溝（空洞）
２１ レジストマスク
Ｌ トレンチとコンタクトホールとの間の距離
ｗ１，ｗ１’ コンタクトホールのＢＰＳＧ膜の部分の幅
ｗ２，ｗ２’ コンタクトホールのＨＴＯ膜の部分の幅
ｗ１１ トレンチ間の距離

Claims (20)

  1. 第１導電型の半導体基板の第１主面の表面層に設けられた第２導電型の第１半導体領域と、
    前記半導体基板の、前記第１半導体領域以外の部分である第１導電型の第２半導体領域と、
    前記半導体基板の第１主面側に設けられた、前記第１半導体領域と前記第２半導体領域とのｐｎ接合を有する素子構造と、
    前記半導体基板の第１主面上に設けられ、前記素子構造を覆う層間絶縁膜と、
    前記層間絶縁膜が選択的に開口されてなり、前記半導体基板の第１主面を選択的に露出するコンタクトホールと、
    前記コンタクトホールの内壁に沿って設けられた、前記半導体基板と密着性が高く、かつ前記半導体基板とオーミック接触する第１金属膜と、
    前記コンタクトホールの内部において前記第１金属膜の上に埋め込まれた第２金属膜と、
    前記層間絶縁膜および前記第２金属膜の上に設けられ、前記第２金属膜および前記第１金属膜を介して前記第１半導体領域に電気的に接続された第１電極と、
    を備え、
    前記層間絶縁膜は、
    前記半導体基板の第１主面上に設けられた第１絶縁膜と、
    前記第１絶縁膜の上に設けられた、前記第１絶縁膜よりもフッ酸または希フッ酸に対するエッチング速度の速い絶縁材料からなる第２絶縁膜と、を有し、
    前記コンタクトホールは、前記第２絶縁膜の部分の幅を、前記第１絶縁膜の部分の幅よりも階段状に広くする段差を側壁に有し、
    前記コンタクトホールの前記第１絶縁膜の部分のアスペクト比は０．５以上１．５以下であり、
    前記コンタクトホールの前記第２絶縁膜の部分のアスペクト比は０．５以上１．５以下であり、
    前記コンタクトホールの前記第１絶縁膜の部分の断面形状は、前記第２絶縁膜側の幅を、前記半導体基板側の幅よりも広くした台形状であり、
    前記第２金属膜は、タングステンを主成分とし、原料に六フッ化タングステン（ＷＦ 6 ）を含むガスを用いるＣＶＤ法により形成されていることを特徴とする半導体装置。
  2. 前記コンタクトホールの前記第２絶縁膜の部分の断面形状は、前記第１電極側の幅を、前記第１絶縁膜側の幅よりも広くした台形状であることを特徴とする請求項１に記載の半導体装置。
  3. 前記コンタクトホールの前記第１絶縁膜の部分の幅は、０．３μｍ以上１．０μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１絶縁膜は、シリコンガラス膜であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第１絶縁膜は、リンを含む、または、リンおよびボロンを含むことを特徴とする請求項４に記載の半導体装置。
  6. 前記第２絶縁膜は、高温酸化膜または熱酸化膜であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第１金属膜は、チタンを主成分とすることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記半導体基板の第２主面の表面層に、前記第２半導体領域に接して設けられた第３半導体領域と、
    前記第３半導体領域に電気的に接続された第２電極と、
    をさらに備え、
    前記素子構造は、
    前記第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第４半導体領域と、
    前記第１半導体領域の、前記第２半導体領域と前記第４半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、を有することを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 第１導電型の半導体基板の第１主面の表面層に第２導電型の第１半導体領域を形成して、前記半導体基板の第１主面側に、前記第１半導体領域と、前記半導体基板の、前記第１半導体領域以外の部分である第１導電型の第２半導体領域と、のｐｎ接合を有する素子構造を形成する第１工程と、
    前記半導体基板の第１主面上に、前記素子構造を覆う層間絶縁膜を形成する第２工程と、
    前記層間絶縁膜の上に、所定箇所が開口したレジスト膜を形成する第３工程と、
    前記レジスト膜をマスクとしてエッチングを行い、前記層間絶縁膜を選択的に除去して前記半導体基板の第１主面を選択的に露出するコンタクトホールを形成する第４工程と、
    前記レジスト膜を除去する第５工程と、
    フッ酸または希フッ酸を含む水溶液を用いたウェットエッチングにより、前記半導体基板の第１主面の、前記コンタクトホールに露出する部分を覆う自然酸化膜を除去する第６工程と、
    前記コンタクトホールの内壁に沿って、前記半導体基板と密着性が高く、かつ前記半導体基板とオーミック接触する第１金属膜を形成する第７工程と、
    前記コンタクトホールの内部において前記第１金属膜の上に第２金属膜を埋め込む第８工程と、
    前記層間絶縁膜および前記第２金属膜の上に第１電極を形成し、前記第２金属膜および前記第１金属膜を介して前記第１半導体領域と前記第１電極とを電気的に接続する第９工程と、
    を含み、
    前記第２工程は、
    前記層間絶縁膜として、前記半導体基板の第１主面上に第１絶縁膜を形成する工程と、前記層間絶縁膜として、前記第１絶縁膜の上に、前記第１絶縁膜よりも前記水溶液に対するエッチング速度の速い絶縁材料からなる第２絶縁膜を形成する工程と、を含み、
    前記第６工程では、前記ウェットエッチングにより、前記コンタクトホールの側壁に段差を形成し、前記コンタクトホールの前記第２絶縁膜の部分の幅を、前記第１絶縁膜の部分の幅よりも階段状に広くし、
    前記第８工程では、原料に六フッ化タングステン（ＷＦ 6 ）を含むガスを用いるＣＶＤ法によりタングステンを主成分とする前記第２金属膜を形成することを特徴とする半導体装置の製造方法。
  10. 前記第６工程では、前記ウェットエッチングにより、前記コンタクトホールの前記第１絶縁膜の部分のアスペクト比を０．５以上１．５以下にすることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第４工程では、前記コンタクトホールの前記第２絶縁膜の部分のアスペクト比を０．５以上１．５以下にすることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記第４工程では、異方性エッチングにより前記コンタクトホールを形成することを特徴とする請求項９〜１１のいずれか一つに記載の半導体装置の製造方法。
  13. 前記第４工程では、等方性エッチングにより前記コンタクトホールを形成することを特徴とする請求項９〜１１のいずれか一つに記載の半導体装置の製造方法。
  14. 前記第４工程では、前記コンタクトホールの前記第１絶縁膜の部分の幅を０．３μｍ以上１．０μｍ以下にすることを特徴とする請求項９〜１３のいずれか一つに記載の半導体装置の製造方法。
  15. 前記第７工程では、スパッタ法により前記第１金属膜を形成することを特徴とする請求項９〜１４のいずれか一つに記載の半導体装置の製造方法。
  16. 前記第７工程では、化学気相成長法により前記第１金属膜を形成することを特徴とする請求項９〜１４のいずれか一つに記載の半導体装置の製造方法。
  17. 前記第１絶縁膜は、シリコンガラス膜であることを特徴とする請求項９〜１６のいずれか一つに記載の半導体装置の製造方法。
  18. 前記第１絶縁膜は、リンを含む、または、リンおよびボロンを含むことを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記第２絶縁膜は、高温酸化膜または熱酸化膜であることを特徴とする請求項９〜１８のいずれか一つに記載の半導体装置の製造方法。
  20. 前記第１金属膜は、チタンを主成分とすることを特徴とする請求項９〜１９のいずれか一つに記載の半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7529429B2 (ja) 2019-05-30 2024-08-06 ローム株式会社 半導体装置
JP7419701B2 (ja) * 2019-08-14 2024-01-23 富士電機株式会社 半導体装置の製造方法
JPWO2021039348A1 (ja) * 2019-08-26 2021-03-04
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
CN111128872B (zh) * 2019-12-30 2022-11-25 上海集成电路研发中心有限公司 一种接触孔及其制作方法
JP7647303B2 (ja) * 2021-04-29 2025-03-18 株式会社デンソー 半導体装置の製造方法
CN113611662B (zh) * 2021-08-02 2023-06-30 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
JP2023147519A (ja) 2022-03-30 2023-10-13 富士電機株式会社 半導体装置および半導体装置の製造方法
US12604458B2 (en) 2022-09-13 2026-04-14 Micron Technology, Inc. Apparatus comprising a metal portion in the top portion of capacitor structure, and related methods
CN119452753A (zh) * 2023-01-05 2025-02-14 富士电机株式会社 半导体装置及其制造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4933431B1 (ja) * 1968-08-12 1974-09-06
JPS60192329A (ja) * 1984-03-14 1985-09-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPS63175442A (ja) 1987-01-14 1988-07-19 Nec Corp 多層配線型集積回路の製造方法
JPH0463462A (ja) * 1990-07-03 1992-02-28 Oki Electric Ind Co Ltd スルーホールの形成方法
JPH04219932A (ja) * 1990-12-19 1992-08-11 Ricoh Co Ltd 半導体装置の製造方法
JPH0574732A (ja) 1991-09-13 1993-03-26 Matsushita Electric Works Ltd コンタクトホールの形成方法
JPH08213453A (ja) * 1995-02-01 1996-08-20 Ricoh Co Ltd 半導体装置とその製造方法
JP4205128B2 (ja) * 1996-04-11 2009-01-07 三菱電機株式会社 高耐圧半導体装置およびその製造方法
KR100252760B1 (ko) * 1996-12-30 2000-05-01 김영환 텅스텐 플러그를 사용한 반도체 소자의 금속배선 형성방법
JP2004055803A (ja) * 2002-07-19 2004-02-19 Renesas Technology Corp 半導体装置
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
TW588460B (en) * 2003-01-24 2004-05-21 Ind Tech Res Inst Trench power MOSFET and method of making the same
JP2004266082A (ja) * 2003-02-28 2004-09-24 Mitsumi Electric Co Ltd 半導体装置の製造方法及び半導体装置
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP2005302752A (ja) 2004-04-06 2005-10-27 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP5135668B2 (ja) * 2004-09-02 2013-02-06 富士電機株式会社 半導体装置および半導体装置の製造方法
US20080017897A1 (en) * 2006-01-30 2008-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
US20110006362A1 (en) * 2009-07-10 2011-01-13 Force Mos Technology Co. Ltd. Trench MOSFET with on-resistance reduction
US8680610B2 (en) * 2009-12-17 2014-03-25 Force Mos Technology Co., Ltd. Trench MOSFET having floating dummy cells for avalanche improvement
JP2011228338A (ja) * 2010-04-15 2011-11-10 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2014011173A (ja) 2012-06-27 2014-01-20 Toshiba Corp 半導体装置及びその製造方法
JP5831526B2 (ja) * 2013-01-17 2015-12-09 株式会社デンソー 半導体装置およびその製造方法
JP5908524B2 (ja) * 2014-04-21 2016-04-26 三菱電機株式会社 半導体装置
JP6357869B2 (ja) * 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2016115698A (ja) 2014-12-11 2016-06-23 トヨタ自動車株式会社 半導体装置とその製造方法
JP6832645B2 (ja) * 2016-07-20 2021-02-24 ローム株式会社 半導体装置

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