JP6836615B2

JP6836615B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP6836615B2
Application number: JP2019043943A
Authority: JP
Inventors: 浩二小木曽; 和博村上; 達夫右田
Original assignee: Kioxia Corp
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Filing date: 2019-03-11
Publication date: 2021-03-03
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Description

本実施形態は、半導体装置および半導体装置の製造方法に関する。

従来、半導体素子や集積回路が設けられた基板同士を積層して接続することにより、実装面積を低減した半導体装置がある。かかる半導体装置は、複数の基板を平置きにして実装する場合に比べて長さ方向および幅方向の小型化が可能となるが、厚さ方向の小型化について、改善の余地があった。

特開２０１３−１８７２５９号公報

一つの実施形態は、厚さ方向について小型化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。

一つの実施形態によれば、半導体装置が提供される。実施形態に係る半導体装置は、内部に銅とタングステンを用いた第１配線と第１半導体層を有する第１基板と、前記第１基板の表層内に設けられ、前記第１配線に接続されるアルミパッドと、前記第１基板の前記表層側に設けられ、前記アルミパッドの一部を覆うパッシベーション膜と、一部が前記パッシベーション膜に埋設されて前記アルミパッドに接続され、頂面が前記パッシベーション膜から突出する第１ニッケル電極と、前記第１半導体層を貫通する第１貫通電極と、前記第１半導体層の少なくとも一部を覆う第１シリコン窒化膜と、一部が前記第１シリコン窒化膜に埋設されて前記第１貫通電極に接続され、頂面が前記第１シリコン窒化膜から突出する第２ニッケル電極と、第２半導体層を備え、前記第１基板に積層される第２基板と、前記第２半導体層を貫通する第２貫通電極と、前記第２半導体層の少なくとも一部を覆う第２シリコン窒化膜と、一部が前記第２シリコン窒化膜に埋設され、頂面が前記第２シリコン窒化膜から突出する第３ニッケル電極と、スズを含む合金によって形成され、前記第１ニッケル電極および前記第３ニッケル電極間を接続する接続層と、を備え、前記第１貫通電極は、前記第１配線を介して前記アルミパッドと電気的に接続されると共に、前記第２ニッケル電極と直接接続され、前記第２貫通電極は、前記第３ニッケル電極と直接接続される。

実施形態に係る半導体装置の模式的な断面を示す説明図。実施形態に係る半導体装置の製造工程を示す説明図。実施形態に係る半導体装置の製造工程を示す説明図。実施形態に係る半導体装置の製造工程を示す説明図。実施形態に係る半導体装置の製造工程を示す説明図。実施形態に係る半導体装置の製造工程を示す説明図。実施形態に係る半導体装置の製造工程を示す説明図。

以下に添付図面を参照して、実施形態にかかる半導体装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。図１は、実施形態に係る半導体装置１の模式的な断面を示す説明図である。

図１に示すように、実施形態に係る半導体装置１は、半導体素子や集積回路が設けられた第１基板１０と、第２基板１１とを積層して接続することにより、実装面積の低減を可能とした構造を有する。

ここで、基板を積層して製造される一般的な半導体装置は、各基板の対面する側の表面に、例えば、銅を用いて形成されるピラー（柱）状の電極（以下、「ピラー電極」と記載する）が設けられ、対向するピラー電極同士が半田を用いて接続される。

ただし、銅製のピラー電極同士を直接半田を用いて接続すると、半田がピラー電極内へ拡散し、接続特性が劣化する。このため、ピラー電極と半田との間には、半田の拡散を防止するバリア層が設けられることが一般的である。

しかしながら、かかる構成では、基板間に、ピラー電極、バリア層、半田層、バリア層、およびピラー電極が順次積層されるので、積層される基板の間隔が広くなり、半導体装置の厚さが嵩む。そこで、半導体装置１は、銅製のピラー電極に代えて、半田の拡散を抑制可能なＮｉ（ニッケル）を用いて形成されるピラー電極を備えることで、厚さ方向の小型化を可能とした。

具体的には、半導体装置１の第１基板１０は、半導体層８と、半導体層８の下面に設けられる保護膜８０と、半導体層８上に順次積層される第１絶縁層３０、第２絶縁層４、およびパッシベーション膜５とを備える。

保護膜８０は、例えば、ＳｉＮ（窒化シリコン）を用いて形成される。半導体層８は、例えば、Ｓｉ（シリコン）を用いて形成され、内部に、半導体層８の表裏を貫通する貫通電極８１が設けられる。貫通電極８１は、例えば、Ｃｕ（銅）やＮｉ（ニッケル）を用いて形成される。

また、貫通電極８１と半導体層８との界面には、貫通電極８１から半導体層８への金属（例えば、Ｃｕ）の拡散を防止するバリアメタル膜８２が設けられる。バリアメタル膜８２は、例えば、Ｔｉ（チタン）を用いて形成される。なお、ここでは図示されないが、半導体層８の内部には、半導体素子や集積回路などが設けられる。また、ここでは図示されないが、保護膜８０と半導体層８との間、およびバリアメタル膜８２と半導体層８との間には、たとえばＳｉＯ２（酸化シリコン）を用いた絶縁膜が設けられる。

第１絶縁層３０は、例えば、ＳｉＯ２を用いて形成され、内部に、多層配線３が設けられる。多層配線３は、貫通電極８１の上面に接続される第１配線３１と、第１配線３１の上面に接続される第２配線３２と、第２配線３２の上面に接続される第３配線３３とを含む。

第１配線３１は、例えば、Ｗ（タングステン）を用いて形成される。第２配線３２および第３配線３３は、例えば、Ｃｕを用いて形成される。かかる第２配線３２および第３配線３３は、バリアメタル膜３４によって被覆される。バリアメタル膜３４は、例えば、Ｔｉを用いて形成される。

第２絶縁層４は、例えば、ＳｉＯ２を用いて形成され、内部に、第３配線３３の上面に接続されるアルミパッド４０が設けられる。アルミパッド４０は、バリアメタル膜４１によって被覆される。バリアメタル膜４１は、例えば、Ｔｉを用いて形成される。パッシベーション膜５は、例えば、ＳｉＮやポリイミドを用いて形成される。

かかる第１基板１０の上面には、一部がパッシベーション膜５に埋設されてアルミパッド４０に接続され、頂面がパッシベーション膜５の表面から突出するピラー状のＮｉ（ニッケル）を用いて形成される第１Ｎｉ電極６が設けられる。

第１Ｎｉ電極６とパッシベーション膜５との界面には、バリアメタル膜６０が設けられる。バリアメタル膜６０は、例えば、Ｔｉを用いて形成される。また、第１Ｎｉ電極６は、バリアメタル膜６０と接触する部分にＣｕを含むＣｕ拡散領域６１を備える。Ｃｕ拡散領域６１は、第１Ｎｉ電極６を形成する工程でシードとして使用されるＣｕが第１Ｎｉ電極６へ拡散することによって形成される。

また、第１基板１０は、下面側にピラー状のＮｉ（ニッケル）を用いて形成される第２Ｎｉ電極９が設けられる。具体的には、第２Ｎｉ電極９は、一部が保護膜８０に埋設され、頂面が保護膜８０の表面（ここでは、下面）から突出する形状である。

かかる第２Ｎｉ電極９と保護膜８０との界面には、バリアメタル膜９０が設けられる。バリアメタル膜９０は、例えば、Ｔｉを用いて形成される。また、第２Ｎｉ電極９は、バリアメタル膜９０と接触する部分にＣｕを含むＣｕ拡散領域９１を備える。Ｃｕ拡散領域９１は、第２Ｎｉ電極９を形成する工程でシードとして使用されるＣｕが第２Ｎｉ電極９へ拡散することによって形成される。

また、第２Ｎｉ電極９の頂面（ここでは、下面）には、Ｓｎ（スズ）を含む合金によって形成される接続層７が設けられる。かかる接続層７は、例えば、半田を用いて形成される。また、接続層７は、第２Ｎｉ電極９と接触する部分に、Ａｕ（金）を含むＡｕ拡散領域７１を備える。

Ａｕ拡散領域７１は、製造工程の途中で第２Ｎｉ電極９の頂面に形成される後述のＡｕ膜１０４（図４の（ｃ）参照）のＡｕが接続層７へ拡散することにより形成される。かかる接続層７は、第１基板１０を図示しない他の基板に積層する場合に、他の基板表面上の接続端子に接続される。また、隣設される第２Ｎｉ電極９の間には、支持部７２が設けられる。支持部７２は、例えば、感光性のある接着性樹脂を用いて形成される。

一方、第２基板１１は、上面および裏面側の接続部の構成が第１基板１０と同様である。ここで、第２基板１１内部に形成される半導体素子および集積回路の構成は、第１基板１０と同じであっても、異なっても良い。このため、図１には、第２基板１１における半導体層８から下側の部分を選択的に図示している。

半導体装置１は、かかる第２基板１１が第１基板１０上に積層される。これにより、半導体装置１は、第１基板１０の第１Ｎｉ電極６の直上に、第２基板１１の接続層７が積層され、接続層７の直上に、第２基板１１の第２Ｎｉ電極９が積層され、第２基板１１の第２Ｎｉ電極９上に第２基板１１が積層される構造となる。

また、半導体装置１では、第２基板１１の支持部７２における一方の端面（ここでは、上面）が第２基板１１の保護膜８０の下面に当接し、他方の端面（ここでは、下面）が第１基板１０のパッシベーション膜５の上面に当接する。

上述したように、半導体装置１は、多層配線３が設けられる第１基板１０と、第１基板１０の表層内に設けられて多層配線３に接続されるアルミパッド４０と、一部が第１基板１０に埋設されてアルミパッド４０に接続される第１Ｎｉ電極６とを備える。第１Ｎｉ電極６は、頂面が第１基板１０の表面から突出する。

さらに、半導体装置１は、第１基板１０に積層される第２基板１１と、一部が第２基板１１に埋設されて頂面が第２基板１１の第１基板１０側表面から突出する第２Ｎｉ電極９と、第１Ｎｉ電極６および第２Ｎｉ電極９間を接続する半田の接続層７とを備える。

このように、半導体装置１では、第１基板１０と第２基板１１とが、第１Ｎｉ電極６、半田の接続層７、および第２Ｎｉ電極９という３種類の構成要素の積層体によって接続される。このため、半導体装置１は、一般的なＣｕのピラー電極を備える基板が積層される基板間が、ピラー電極、バリア層、半田層、バリア層、およびピラー電極という５種類の構成要素の積層体によって接続される半導体装置に比べて、厚さ方向の小型化が可能となる。

半導体装置１の第１Ｎｉ電極６は、バリアメタル膜６０と接触する部分に、Ｃｕを含むＣｕ拡散領域６１を備える。かかる第１Ｎｉ電極６は、シードとして一般的なＣｕを使用して形成することができる。したがって、本実施形態によれば、既存の一般的な製造工程を大きく変更することなく、厚さ方向の小型化が可能な半導体装置１を製造することができる。

また、半導体装置１の接続層７は、第１Ｎｉ電極６と接触する部位および第２Ｎｉ電極９と接触する部分に、Ａｕを含むＡｕ拡散領域７１を備える。これにより、半導体装置１は、接続層７と第１Ｎｉ電極６および第２Ｎｉ電極９との間の接続抵抗を低減することができる。

また、半導体装置１は、一方の端面が第１基板１０の表面に当接し、他方の端面が第２基板１１における第１基板１０側の表面に当接する樹脂を用いて形成された支持部７２を備える。かかる支持部７２は、第１基板１０に第２基板１１が積層される場合に、第１基板１０と第２基板１１との間隔が過度に狭くなることを防止することができる。

したがって、半導体装置１によれば、第１基板１０へ第２基板１１が積層される場合に、接続層７の半田が過度に押しつぶされて垂れ下がり、第１基板１０のパッシベーション膜５へ付着して電流のリークが発生することを防止することができる。

なお、支持部７２は、第１Ｎｉ電極６頂面のパッシベーション膜５表面からの高さが１μｍ〜１０μｍ、支持部７２の高さ（厚さ）が１７μｍ〜２５μｍの場合、占有面積が第１基板１０表面の面積の１０％〜５０％あれば、半田の垂れ下がりを防止可能である。

次に、図２〜図７を参照して、実施形態に係る半導体装置１の製造方法について説明する。図２〜図７は、実施形態に係る半導体装置１の製造工程を示す説明図である。以下、図２〜図７に示す構成要素のうち、図１に示す構成要素と同一の構成要素については、図１に示す符号と同一の符号を付することにより、その詳細な説明を省略する。

また、第１基板１０および第２基板１１の製造工程は、半導体層８に形成する半導体素子および集積回路の形成工程が異なる点を除き、同様の工程である。このため、ここでは、第１基板１０の製造工程について説明し、第２基板１１の製造工程については、その説明を省略する。

また、第１基板１０の製造工程のうち、半導体層８上に第１絶縁層３０および多層配線３を形成する工程は、一般的な半導体装置の製造工程と同様であるため、ここでは、その説明を省略する。

半導体装置１を製造する場合には、図２に（ａ）で示すように、半導体層８上に第１絶縁層３０および多層配線３が形成された第１基板１０を用意する。その後、図２に（ｂ）で示すように、例えば、ＣＶＤ（Chemical Vapor Deposition）によって、第１絶縁層３０上にＳｉＯ２を積層することにより、第２絶縁層４を形成する。

続いて、例えば、ＲＩＥ（Reactive Ion Etching）によって、第２絶縁層４からアルミパッド４０を形成する部分のＳｉＯ２を選択的に除去した後、第２絶縁層４の表面をＴｉを用いて被覆することにより、バリアメタル膜４１を形成する。

その後、例えば、スパッタリングによって、第２絶縁層４上にＡｌ（アルミニウム）を積層した後、例えば、ＲＩＥによって、アルミニウムをパターニングする。こうして、図２に（ｂ）で示すように、第２絶縁層４上にアルミパッド４０を形成する。

続いて、図２に（ｃ）で示すように、アルミパッド４０が形成された第２絶縁層４上に、ＳｉＮやポリイミドを積層することによって、パッシベーション膜５を形成する。なお、パッシベーション膜５は、アルミパッド４０との間にＳｉＯ２を介して形成しても良い。

その後、図３に（ａ）で示すように、パッシベーション膜５上にレジスト１００を塗布し、フォトリソグラフィーによって、第１Ｎｉ電極６（図１参照）の形成位置上のレジスト１００を選択的に除去する。

そして、残されたレジスト１００をマスクとしたエッチングを行うことにより、パッシベーション膜５における第１Ｎｉ電極６の形成位置に、パッシベーション膜５の表面から0、バリアメタル膜４１によって被覆されたアルミパッド４０の表面まで達する開口１０１0を形成する。

続いて、図３に（ｂ）で示すように、レジスト１００を除去した後、パッシベーション膜５の上面、開口１０１の内周面および底面をＴｉを用いて被覆することによって、バリアメタル膜６０を形成する。さらに、バリアメタル膜６０の表面をＣｕを用いて被覆することによって、シード膜６１ａを形成する。

続いて、図３に（ｃ）で示すように、シード膜６１ａの表面にレジスト１０２を塗布した後、第１Ｎｉ電極６（図１参照）の形成位置上のレジスト１０２を選択的に除去することによって、シード膜６１ａによって被覆された開口１０１を露出させる。

その後、図４に（ａ）で示すように、レジスト１０２が除去されて露出した部分のシード膜６１ａ上に、Ｎｉを積層することによって、第１Ｎｉ電極６を形成する。Ｎｉの積層は、シード膜６１ａを電極膜として用いた電解めっきによって行う。なお、第１Ｎｉ電極６とシード膜６１ａとが接触する部分では、後に第１Ｎｉ電極６からシード膜６１ａへＮｉが拡散し、シード膜６１ａから第１Ｎｉ電極６へＣｕが拡散する。

これにより、第１Ｎｉ電極６と接触していた部分のシード膜６１ａは、ＣｕとＮｉとの合金となって第１Ｎｉ電極６の一部となり、第１Ｎｉ電極６のバリアメタル膜６０に接触する部分に、Ｃｕ拡散領域６１が形成される。

その結果、バリアメタル膜６０と第１Ｎｉ電極６との間には、純粋なＣｕの領域が存在しなくなる。こうして、バリアメタル膜６０が形成された開口１０１に一部が埋設されてアルミパッド４０に接続され、頂面がパッシベーション膜５の表面から突出する第１Ｎｉ電極６が形成される。

その後、第１Ｎｉ電極６の上面にＡｕ膜１０３を形成した後、図４に（ｂ）で示すように、レジスト１０２を除去する。そして、Ａｕ膜１０３が上面に形成された第１Ｎｉ電極６をマスクとして使用したＲＩＥを行うことにより、不要な部分のシード膜６１ａおよびバリアメタル膜６０をパッシベーション膜５の上面から除去する。

続いて、半導体層８の内部に貫通電極８１を形成する。ここでは、例えば、半導体層８の下面に保護膜８０を形成し、半導体層８の下面から第１配線３１の下面まで達するＴＳＶ（Through Silicon Via）を形成し、ＴＳＶの内周面をバリアメタル膜８２によって被覆した後、ＴＳＶの内部にＣｕを埋め込むことによって、貫通電極８１を形成する。

その後、図４に（ｃ）で示すように、図３および図４を参照して説明した工程と同様の工程を保護膜８０に対して行い、バリアメタル膜９０の形成と、バリアメタル膜９０に接触する部分にＣｕ拡散領域９１を備える第２Ｎｉ電極９の形成を行う。

これにより、一部が保護膜８０に埋設され、頂面が保護膜８０の表面（ここでは、下面）から突出するピラー状の第２Ｎｉ電極９が形成される。そして、第２Ｎｉ電極９の頂面（ここでは、下面）にＡｕ膜１０４を形成する。

続いて、図５に示すように、第１基板１０の下面に、感光性のある接着性樹脂１０５を塗布する。その後、露光を行い、光が照射された部分の接着性樹脂１０５を現像によって除去する。これにより、図６に（ａ）で示す支持部７２を形成する。そして、Ａｕ膜１０４の下面に半田層を形成することによって、図６に（ｂ）で示すように、接続層７を形成する。

なお、接続層７とＡｕ膜１０４とが接触する部分では、後に接続層７からＡｕ膜１０４へ半田が拡散し、Ａｕ膜１０４から接続層７へＡｕが拡散する。これにより、接続層７と接触していた部分のＡｕ膜１０４は、Ａｕと半田との合金となって接続層７の一部となり、接続層７の第２Ｎｉ電極９に接触する部分に、Ａｕ拡散領域７１が形成されて、第１基板１０が完成する。

最後に、図７に示すように、完成した第１基板１０上に、完成した第２基板１１を配置し、第１基板１０の第１Ｎｉ電極６と対応する第２基板１１の接続層７との位置合わせを行ってから、第１基板１０に第２基板１１を積層する。これにより、図１に示す半導体装置１が完成する。

上述したように、実施形態に係る半導体装置は、第１基板と第２基板とが、第１基板側の第１Ｎｉ電極、半田の接続層、および第２基板側の第２Ｎｉ電極という３種類の構成要素の積層体によって接続される。

これにより、実施形態に係る半導体装置は、積層される基板間が、ピラー電極、バリア層、半田層、バリア層、およびピラー電極という５種類の構成要素の積層体によって接続される一般的な半導体装置に比べて、厚さ方向の小型化が可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体装置、３多層配線、４第２絶縁層、５パッシベーション膜、６第１Ｎｉ電極、７接続層、８半導体層、９第２Ｎｉ電極、１０第１基板、１１第２基板、３０第１絶縁層、３１第１配線、３２第２配線、３３第３配線、３４バリアメタル膜、４０アルミパッド、４１バリアメタル膜、６０バリアメタル膜、６１Ｃｕ拡散領域、６１ａシード膜、７１Ａｕ拡散領域、７２支持部、８０保護膜、８１貫通電極、８２バリアメタル膜、９０バリアメタル膜、９１Ｃｕ拡散領域、１００レジスト、１０１開口、１０２レジスト、１０３Ａｕ膜、１０４Ａｕ膜、１０５接着性樹脂

Claims

内部に銅とタングステンを用いた配線と第１半導体層を有する第１基板と、
前記第１基板の表層内に設けられ、前記配線に接続されるアルミパッドと、
前記第１基板の前記表層側に設けられ、前記アルミパッドの一部を覆うパッシベーション膜と、
一部が前記パッシベーション膜に埋設されて前記アルミパッドに接続され、頂面が前記パッシベーション膜から突出する第１ニッケル電極と、
前記第１半導体層を貫通する第１貫通電極と、
前記第１半導体層の少なくとも一部を覆う第１シリコン窒化膜と、
一部が前記第１シリコン窒化膜に埋設されて前記第１貫通電極に接続され、この一部の頂面が前記第１シリコン窒化膜から突出する第２ニッケル電極と、
第２半導体層を備え、前記第１基板に積層される第２基板と、
前記第２半導体層を貫通する第２貫通電極と、
前記第２半導体層の少なくとも一部を覆う第２シリコン窒化膜と、
一部が前記第２シリコン窒化膜に埋設され、この一部の頂面が前記第２シリコン窒化膜から突出する第３ニッケル電極と、
スズを含む合金によって形成され、前記第１ニッケル電極および前記第３ニッケル電極間を接続する接続層と、を備え、
前記第１貫通電極は、前記配線を介して前記アルミパッドと電気的に接続されると共に、前記第２ニッケル電極と直接接続され、
前記第２貫通電極は、前記第３ニッケル電極と直接接続されることを特徴とする半導体装置。
前記第１ニッケル電極は、チタンを用いた第１バリアメタル膜を有し、
前記第２ニッケル電極は、チタンを用いた第２バリアメタル膜を有し、
前記第３ニッケル電極は、チタンを用いた第３バリアメタル膜を有し、
前記第１バリアメタル膜は、前記パッシベーション膜および前記アルミパッドと接し、
前記第１ニッケル電極は、前記第１バリアメタル膜と接触する部位に銅を含み、
前記第２バリアメタル膜は、前記第１シリコン窒化膜および前記第１貫通電極と接し、
前記第２ニッケル電極は、前記第２バリアメタル膜と接触する部位に銅を含み、
前記第３バリアメタル膜は、前記第２シリコン窒化膜および前記第２貫通電極と接し、
前記第３ニッケル電極は、前記第３バリアメタル膜と接触する部位に銅を含み、
前記半導体装置は、
前記第１半導体層と、前記第１貫通電極との界面に設けられるチタンを用いた第４バリアメタル膜と、
前記第１半導体層と、前記第４バリアメタル膜との境界に設けられる第１絶縁膜と、
前記第２半導体層と、前記第２貫通電極との界面に設けられるチタンを用いた第５バリアメタル膜と、
前記第２半導体層と、前記第５バリアメタル膜との境界に設けられる第２絶縁膜と、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
前記配線は、第１配線と前記第１配線に接続された第２配線とを含み、
前記第１配線はタングステンを用い、
前記第２配線は銅を用い、
前記第１貫通電極は、前記第１配線に接続され、
前記アルミパットは前記第２配線に接続されることを特徴とする請求項１または請求項２に記載の半導体装置。
第１半導体層と、内部に第１配線と、を有する第１基板の表層内に、前記第１配線に接続されるアルミパッドを形成する工程と、
前記第１基板の前記表層側に、前記アルミパッドの一部を覆うパッシベーション膜を形成する工程と、
前記パッシベーション膜の表面から前記アルミパッドの表面まで達する開口を形成する工程と、
前記開口の内周面および底面に、チタンによってバリアメタル膜を形成する工程と、
前記バリアメタル膜が形成された前記開口に一部が埋設されて前記バリアメタル膜を介して前記アルミパッドに接続され、頂面が前記第１基板の表面から突出する第１ニッケル電極を形成する工程と、
前記第１半導体層の前記表層とは反対側を覆う第１シリコン窒化膜を形成する工程と、
前記第１シリコン窒化膜に形成された開口からその表面が露出するとともに、前記第１半導体層を貫通し、前記第１配線に接続する第１貫通電極を形成する工程と、
前記第１シリコン窒化膜に一部が埋設されて前記第１貫通電極に接続され、この一部の頂面が第１シリコン窒化膜から突出する第２ニッケル電極を形成する工程と、
第２半導体層と、内部に第２配線と、を有し、前記第１基板に積層される第２基板の前記第２半導体層を覆う第２シリコン窒化膜を形成する工程と、
前記第２シリコン窒化膜に形成された開口からその表面が露出するとともに、前記第２半導体層を貫通し、前記第２配線に接続する第２貫通電極を形成する工程と、
前記第２シリコン窒化膜に一部が埋設されて前記第２貫通電極に接続され、この一部の頂面が前記第２シリコン窒化膜から突出する第３ニッケル電極を形成する工程と、
前記第１ニッケル電極の頂面および前記第３ニッケル電極の頂面の双方または一方に、
スズを含む合金によって接続層を積層する工程と、
前記第１基板に前記第２基板を積層し、前記接続層を介して前記第１ニッケル電極と前記第３ニッケル電極とを接続する工程と
を含むことを特徴とする半導体装置の製造方法。