JP6844823B2 - 強誘電体メモリセルのセンシングのためのオフセット補償 - Google Patents

Description

本特許出願は、その譲受人に与えられた２０１６年３月１１日出願のＶｉｍｅｒｃａｔｉによる名称“強誘電体メモリセルのセンシングのためのオフセット補償”の米国特許出願番号１５／０６７，８３８の優先権を主張する２０１７年３月１０日出願の特許協力条約出願番号ＰＣＴ／ＵＳ２０１７／０２１８８４の優先権を主張し、それら各々は、本明細書にその全体が参照により明確に組み込まれる。

以下は、概してメモリデバイスに関し、より具体的には強誘電体メモリセルのセンシングのためのオフセット補償に関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル表示装置等の様々な電子デバイスに情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み、又はプログラミングし得る。

ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む複数種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えばフラッシュメモリは、外部電源さえが存在しない長時間、データを蓄積できる。揮発性メモリ、例えばＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されたコンデンサを含み得る。充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性メモリの特徴が利点であり得る一方で、揮発性メモリの幾つかの特徴は、高速な読み出し又は書き込み速度等の性能の利点を提供し得る。

ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、ストレージデバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有し得る。ＦｅＲＡＭデバイスは、それ故、その他の不揮発性及び揮発性メモリデバイスと比較して向上した性能を有し得る。幾つかのＦｅＲＡＭセンシングスキームは、しかしながら、蓄積された論理状態を判定する場合に強誘電体コンデンサの蓄積電荷のほんの一部のみを抽出し得る。これは、センシング動作の確実性を減少させ得、又はそうでなければ可能なメモリセル（又はアレイ）サイズの削減を制限し得る。

開示の実施形態は以下の図面を参照しながら記述される。

本開示の様々な実施形態に従った強誘電体メモリセルのセンシングのためのオフセット補償を支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従った強誘電体メモリセルのセンシングのためのオフセット補償を支持するメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従った強誘電体メモリセルの動作に対する例示的ヒステリシス曲線を説明する。 本開示の様々な実施形態に従った強誘電体メモリセルのセンシングのためのオフセット補償を支持する例示的回路を説明する。 メモリセルセンシング中のオフセット補償なしの強誘電体メモリセルを動作させるためのタイミング図を説明する。 現開示の様々な実施形態に従ったメモリセルセンシング中のオフセット補償を支持する強誘電体メモリセルを動作させるためのタイミング図を説明する。 本開示の様々な実施形態に従ったメモリセルセンシング中のオフセット補償を支持する例示的強誘電体メモリアレイを説明する。 本開示の様々な実施形態に従ったメモリセルセンシング中のオフセット補償を支持する、メモリアレイを含むデバイスを説明する。 本開示の様々な実施形態に従ったメモリセルセンシング中のオフセット補償のための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったメモリセルセンシング中のオフセット補償のための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったメモリセルセンシング中のオフセット補償のための１つ以上の方法を説明するフローチャートである。

メモリセルに対するセンシングの確実性の増加は、トランジスタのオフセット電圧を補償するセンシングスキームと共に実現され得る。例えば、トランジスタ又はその他のスイッチングコンポーネントは、メモリセルに蓄積された論理値をセンシングする（すなわち、読み出す）ために使用されるセンスアンプにメモリアレイのデジット線を接続するために使用され得る。活性化される場合、トランジスタは、メモリセルセンシング中にデジット線を事実上接地し得る。以下で記述されるように、デジット線の接地は、メモリセルからの完全な電荷抽出を容易にし得、それはセンシング動作の確実性を今度は増加し得る。トランジスタの閾値電圧のばらつきは、しかしながら、メモリセルからの電荷移動に影響を及ぼし得、それはセンシング中のデジット線電圧の増加をもたらし得る。すなわち、トランジスタのばらつきは、デジット線電圧を増加させ得、又は読み出し動作中にトランジスタに渡る電圧ドロップを生じさせ得る。これは、メモリセルの蓄積された論理状態を判定するために使用される信号強度を減少させ得、それ故、センシングの確実性を減少させる。

ＦｅＲＡＭセルを含む、メモリアレイ内のメモリセルは、ワード線及びデジット線によってしばしばアクセスされる。単一のデジット線が多くのメモリセルを接続し得、活性化された場合にメモリセルの蓄積された論理状態を判定し得るセンスアンプに接続され得る。完全な電荷抽出を容易にし、それ故センス動作に使用される信号強度を増加するために、デジット線はセンス動作中に接地され得、強誘電体コンデンサの完全な電荷は、センス又は読み出し動作に使用されるセンスコンデンサ、すなわちセンスアンプのフィーチャであり得るコンデンサと共有され得る。

デジット線が接地され、センスコンデンサが用いられるセンシングスキームは、メモリセルに蓄積された状態をセンシングするためのデジット線の固有の静電容量に依存する又は支配下にあるＦｅＲＡＭセンシングスキームとは対照的である。センシングするためにデジット線に依存するスキームでは、メモリセルがアクセスされると、メモリセルとデジット線との間で共有する電荷は、デジット線上に電圧を発現させ得る。デジット線へ移動した電荷の量と、それ故、最終的なデジット線電圧とは、メモリセルの蓄積された論理状態に依存し得る。デジット線の電圧は、強誘電体メモリセルの蓄積された論理をセンシングするために使用される電荷量を効果的に削減し得る。しかしながら、デジット線が読み出し動作中に非ゼロ電圧を発現することを防ぐセンシングスキームは、全て又は実質的に全ての蓄積電荷を強誘電体メモリセルから抽出できるようにする。これは、後述するように、抽出された電荷の上昇がセンスアンプに対するより高い信号をもたらし得るので、センス窓（sense window）を増加させ得る。

デジット線は、デジット線と電子通信するスイッチングコンポーネントを活性化することによって、センシング中に事実上接地され得る。スイッチングコンポーネント（スイッチングデバイスとも称される）は、その閾値電圧と等しい電圧を印加することによって活性化され得る、ｐ型電界効果トランジスタ（ＦＥＴ）等のトランジスタであってもよい。トランジスタの閾値電圧は、例えば、トランジスタの寸法、材料の特質、又は製造のばらつきに起因して、ばらつき得る。それ故、異なるトランジスタは、同じ印加電圧に異なって反応し得る。例えば、所定のトランジスタに印加された電圧は、該トランジスタを十分に活性化しないかもしれない。該トランジスタがデジット線に接続された場合、トランジスタを十分に又はタイムリーに活性化することの不成功は、該トランジスタが活性化するまでの電圧をデジット線に増加させ得、それ故、メモリセル及びセンス窓からの総抽出電荷を減少させる。

トランジスタ等の電子コンポーネントのサイズが減少し続け、それ故、製造課題が増加するにつれて、閾値電圧のオフセットはメモリアレイの性能をますます制限し得る。すなわち、電圧オフセットを含むトランジスタの特質のばらつきは、前世代の同様のコンポーネントよりも相対的により小さいコンポーネントに、より顕著であり得る。幾つかの場合では、メモリアレイの設計又は動作は、閾値電圧の最も大きなばらつきに依存し得る。例えば、最大適応オフセットは、トランジスタの最小可能サイズを決定づけ得、又は回路動作を制御するために使用される電圧は、該アレイの最大オフセットに適応するように選択され得る。したがって、閾値電圧オフセット（閾値オフセットとも称される）は、メモリアレイの性能を減少させ得、メモリアレイのより小さなコンポーネントと関連する潜在的な経費削減を制限し得、又はその両方を行い得る。

本明細書に開示されるように、デジット線に接続されたトランジスタの閾値電圧のオフセットは、補償され得、又は相殺され得る。トランジスタは、放電され得るオフセットコンデンサに接続され得、トランジスタに印加される閾値電圧をもたらす。トランジスタをその閾値電圧で動作することは、センシング中にデジット線を事実上接地し得、メモリセルからの完全又はほとんど完全な電荷抽出を可能にし得る。抽出された電荷は、メモリセルの蓄積された論理状態を判定するために使用され得るセンスコンデンサへ移動させられ得る。また、オフセット補償は更に、コンポーネントのサイズの縮小を可能にし得、メモリセルの密度の増加と製造コストの減少をもたらす。

幾つかの場合では、共通信号線等の単一の導電素子は１つよりも多くのトランジスタを活性化し得、各トランジスタのオフセットは補償され得る。例えば、２つのトランジスタは、オフセットコンデンサと各々電子通信し得、共通信号線は、両トランジスタを活性化するために各コンデンサを充放電し得る。したがって、信号線に印加された単一の電圧は、それらの閾値電圧が異なる場合であっても、各トランジスタへの閾値電圧の印加をもたらし得る。これは、メモリセルの蓄積された論理状態を判定するための参照信号を生成する場合に有益であり得る。例えば、参照信号は、参照コンポーネントを動作することによって生成され得る。参照信号は、両ＦＥＴが共通信号線により動作される場合に、第２のｐ型ＦＥＴ等の第２のスイッチングコンポーネントをその閾値電圧で動作することに依存し得る。第２のオフセットが正しくない場合、参照信号は、強度が減少し得、結果的に、センシングの余裕、すなわち、参照信号とメモリセル信号との差異を減少し得る。

上記で紹介した開示の実施形態は、メモリアレイの内容において以下で更に記述される。具体例は、メモリセルをセンシングする間にデジット線を事実上接地するためのオフセット補償を支持する回路に対して続いて記述される。回路の例示的タイミングプロットも提示される。開示のこれら又はその他の実施形態は、強誘電体メモリセルのセンシングのための補償を含むオフセット補償に関する装置の図面、システムの図面、及びフローチャートの参照によって更に説明され、該参照と共に記述される。

図１は、本開示の様々な実施形態に従った強誘電体メモリセルのセンシングのためのオフセット補償を支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態、例えば論理０と論理１で示される２つの状態を蓄積するようにプログラム可能なメモリセル１０５を含む。幾つかの場合では、メモリセル１０５は、３つ以上の状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を表し得る。ＤＲＡＭアーキテクチャは、一般的にそうした設計を使用し得、用いられるコンデンサは、線形の電気分極特性を備えた誘電体材料を含み得る。対照的に、強誘電体メモリセルは、誘電体材料として強誘電性を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点が以下で論じられる。

読み出し及び書き込み等の動作は、適切なワード線１１０及びデジット線１１５を活性化又は選択することによってメモリセル１０５上で実行され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個々の線に電圧を印加することを含み得る。幾つかの場合では、デジット線１１５はビット線と称され得る。ワード線１１０及びデジット線１１５は、導電性材料で作られてもよい。幾つかの例では、ワード線１１０及びデジット線１１５は金属（例えば、銅、アルミニウム、金、タングステン等）で作られる。メモリセル１０５の各行は単一のワード線１１０に接続されてもよく、メモリセル１０５の各列は単一のデジット線１１５に接続されてもよい。１つのワード線１１０及び１つのデジット線１１５を活性化することによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。ワード線１１０及びデジット線１１５の交点はメモリセルのアドレスと称され得る。

幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えばコンデンサは、選択デバイスによってデジット線から電気的に分離され得る。ワード線１１０は、選択デバイスに接続され得、選択デバイスを制御し得る。例えば、選択デバイスはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０の活性化は、メモリセル１０５のコンデンサとその対応するデジット線１１５との電気的接続をもたらす。デジット線は、メモリセル１０５を読み出すかメモリセル１０５に書き込むかの何れかのためにその後アクセスされ得る。

メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信された行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。したがって、ワード線１１０及びデジット線１１５を活性化することによって、メモリセル１０５はアクセスされ得る。

アクセスすると、メモリセル１０５は、センスコンポーネント１２５によって読み出され得又はセンスされ得る。例えば、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、関連するデジット線１１５の信号、例えば電圧を参照信号（図示せず）と比較し得る。デジット線１１５が参照電圧よりも高い電圧を有する場合、続いてセンスコンポーネント１２５は、メモリセル１０５の蓄積状態が論理１又はその逆であるかを判定し得る。幾つかの場合では、デジット線１１５は、例えば、電界効果トランジスタ等のスイッチングコンポーネントによって、センシング中に事実上接地され得、それは、メモリセル１０５の蓄積電荷がデジット線１１５を介して別のデバイス（例えば、センスコンデンサ、図示せず）へ移動されることを可能にし得る。スイッチングコンポーネントと電子通信する回路は、スイッチングコンポーネントの閾値電圧のオフセットを補償するように動作され得る。例えば、オフセットコンデンサは、閾値電圧をトランジスタに印加するために放電され得る。デジット線を事実上接地することは、メモリセル１０５の完全な電荷又は実質的に完全な電荷がメモリセル１０５の読み出しに使用され得るようにし得る。

センスコンポーネント１２５は、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５は、図４を参照しながら記述されるようにセンスコンデンサをも含んでもよい。メモリセル１０５の検出された論理状態は、列デコーダ１３０を通じて、出力１３５としてその後出力され得る。

メモリセル１０５は、関連するワード線１１０及びデジット線１１５を同様に活性化することによってセット又は書き込みされ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個々のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、論理値がメモリセル１０５に蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。強誘電体コンデンサの場合、メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれる。このプロセスは、より詳細に以下で論じられる。

幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために再書き込み又はリフレッシュ動作が実行され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作の後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、それ故、行中の全てのメモリセル１０５は再書き込みが必要であり得る。

ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電されて来得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリのリフレッシュレートは相対的に高く、例えば、１秒間に数１０回のリフレッシュ動作がＤＲＡＭに対して用いられ得、それは、重大な消費電力をもたし得る。益々大きなメモリアレイの増加と共に、消費電力の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作を阻害し得る（例えば、電力供給、発熱、材料限界等）。

以下で論じられるように、強誘電体メモリセルは、他のメモリアーキテクチャと比較して向上した性能をもたらし得る有益な特質を有し得る。例えば、強誘電体メモリセルは蓄積された電荷の劣化の影響を受けにくい傾向があるため、強誘電体メモリセル１０５を用いるメモリアレイ１００は、ごく僅かなリフレッシュ動作を要求し得るか又は全く要求し得ず、それ故、動作のためにより少ない電力を要求し得る。また、メモリセル中の全て又は実質的に全ての蓄積電荷が抽出される本明細書に記載のセンシングスキームを用いることは、メモリセル１０５のサイズを削減することを可能にし得、それは、その他のセンシングスキームを用いるその他のアレイと比較して消費電力の削減を可能にし得る。

メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じてメモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ１４０は、メモリアレイ１００の動作中に使用される様々な電位をも生成及び制御し得る。例えば、メモリコントローラ１４０は、センシング中にデジット線１１５を事実上接地するためにスイッチングコンポーネントを動作し得る。スイッチングコンポーネントは、スイッチングコンポーネントと電子通信するオフセットコンデンサを充放電することにより動作され得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は存続期間は調整又は変更され得、メモリアレイ１００の動作中の論じられた様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の複数又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。

本明細書に記述されるように、デジット線１１５と電子通信する強誘電体メモリセル１０５が選択され得る。デジット線１１５は事実上接地され得る。幾つかの場合では、デジット線１１５は、デジット線とセンスコンポーネント１２５（例えば、センスコンポーネント１２５のセンスアンプ）との間で電子通信するスイッチングコンポーネントを活性化することによって事実上接地され得る。スイッチングコンポーネントは、スイッチングコンポーネントと電子通信するオフセットコンデンサを放電することによって活性化され得る。幾つかの例では、スイッチングコンポーネントは、ｐ型電界効果トランジスタ（ＦＥＴ）であってもよく、この場合、オフセットコンデンサの放電がｐ型ＦＥＴのゲートに閾値電圧を印加することをもたらし得る。オフセットコンデンサの静電容量は、ｐ型ＦＥＴの閾値電圧に基づいてもよい。

例示として、電圧は、例えば、読み出し動作中に強誘電体メモリセル１０５の強誘電体コンデンサに印加されてもよい。これは、デジット線１１５と電子通信するセンスコンデンサの充電をもたらし得る。センスコンポーネント１２５のフィーチャであり得るセンスコンデンサの充電は、デジット線が事実上接地される間に強誘電体コンデンサに電圧を印加することに基づき得る。幾つかの場合では、強誘電体コンデンサの全ての電荷は、強誘電体メモリセル１０５の強誘電体コンデンサから抽出される。デジット線１１５と電子通信するセンスコンポーネント１２５のフィーチャであり得るセンスアンプは、デジット線１１５が事実上接地される間に活性化され得る。センスアンプは、活性化されることに基づいて、センスコンデンサの電圧を参照電圧と比較し得る。

図２は、本開示の様々な実施形態に従った強誘電体メモリセルのセンシングのためのオフセット補償を支持する例示的回路２００を説明する。回路２００は、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得る強誘電体メモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。回路２００はまた、参照コンポーネント２２５と、プレート２１０及びセル底部２１５を含む２つの導電端子を含み得るコンデンサ２０５等の論理蓄積コンポーネントとを含む。図２の例では、コンデンサ２０５の端子は絶縁性強誘電体材料によって分離される。上述したように、コンデンサ２０５を充電又は放電する、すなわち、コンデンサ２０５の強誘電体材料を分極することによって様々な状態が蓄積され得る。

コンデンサ２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得又はセンスされ得る。図示されるように、コンデンサ２０５はデジット線１１５−ａと電子通信する。コンデンサ２０５は、それ故、選択コンポーネント２２０が不活性化された場合にデジット線１１５ａ−ａから分離され、強誘電体メモリセル１０５−ａを選択するために選択コンポーネント２２０が活性化された場合にデジット線１１５−ａに接続され得る。言い換えれば、強誘電体メモリセル１０５−ａは、強誘電体メモリセル１０５−ａが選択コンポーネント２２０及び強誘電体コンデンサ２０５を含む場合に、強誘電体コンデンサ２０５と電子通信する選択コンポーネント２２０を使用して選択され得る。幾つかの場合では、選択コンポーネント２２０はトランジスタであってもよく、その動作は、トランジスタのゲートに電圧を印加することによって制御され得、ここで、印加される電圧は、トランジスタの閾値の大きさよりも大きな大きさを有する。ワード線１１０−ａは、選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａを通じてトランジスタのゲートに電圧が印加され得る。

コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細が論じられるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないかもしれない。代わりに、プレート２１０は、外部電圧によってバイアスされ得、コンデンサ２０５上の蓄積電荷の変化をもたらす。蓄積電荷の変化は、コンデンサ２０５の論理状態に対応する。コンデンサ２０５に印加された電圧はコンデンサ２０５の電荷を変化させる。蓄積電荷の変化は、メモリセル１０５−ａの蓄積された論理状態を判定するためにセンスコンポーネント１２５−ａによって参照（例えば、参照電圧）とその後比較され得る。

メモリセル１０５−ａの読み出しに使用される具体的なセンシングスキーム又はプロセスは多くの形式をとり得る。一例では、デジット線１１５−ａは、固有の静電容量を有し得、プレート２１０に印加された電圧に応じてコンデンサ２０５が充電又は放電すると非ゼロの電圧を発現し得る。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは、（例えば、ｐＦオーダの）無視できない静電容量をもたらす長さをデジット線１１５−ａが有し得るように、多くのメモリセル１０５に接続し得る。デジット線１１５−ａの後続の電圧は、コンデンサ２０５の当初の論理状態に依存し得、センスコンポーネント１２５−ａは、この電圧を参照コンポーネント２２５によって提供された参照電圧と比較し得る。例えば、プレート２１０に電圧が印加され得、セル底部２１５における電圧は、蓄積電荷に関連して変化し得る。セル底部２１５における電圧は、センスコンポーネント１２５−ａにおける参照電圧と比較され得、参照電圧との比較は、印加された電圧から生じるコンデンサの２０５の電荷の変化を示し得、それ故、メモリセル１０５−ａに蓄積された論理状態を示し得る。コンデンサ２０５の電荷と電圧との関係は、図３を参照しながら更に詳細が記述される。

センシング中に（図４に示されるような）能動スイッチングコンポーネントを使用してデジット線を事実上接地すること等のその他のセンシングプロセスが使用され得る。例えば、デジット線１１５−ａと電子通信するスイッチングコンポーネントは、スイッチングコンポーネントと電子通信するオフセットコンデンサを充放電することによって、デジット線１１５−ａを事実上接地するために活性化され得る。この活性化プロセスは、スイッチングコンポーネントのオフセット、例えば、トランジスタの閾値電圧におけるオフセットのばらつきを補償し得る。スイッチングコンポーネントが活性化される場合、強誘電体メモリセル１０５−ａの選択に基づいて強誘電体コンデンサ２０５に電圧が印加され得る。これは、デジット線１１５−ａが事実上接地される間に、強誘電体メモリセル１０５−ａと通信しセンスコンポーネント１２５−ａに含まれ得るセンスコンデンサを充電することをもたらし得る。幾つかの場合では、充電は、メモリセル１０５−ａの強誘電体コンデンサ２０５に印加された電圧に基づき、それは、強誘電体メモリセル１０５−ａの蓄積電荷をスイッチングコンポーネントを通じてセンスコンデンサへ移動することをもたらし得る。

蓄積状態をセンシングするために、センスコンデンサの電圧は参照電圧と比較され得る。幾つかの場合では、センスコンデンサの電圧を参照電圧と比較することは、センスコンデンサと電子通信するセンスアンプを活性化することを含む。幾つかの例では、センスアンプはセンスコンポーネント１２５−ａの一部である。参照電圧は、センスアンプと電子通信する参照コンデンサを充電することから生じ得、センスアンプは、センスコンデンサの電圧を参照コンデンサの電圧と比較し得る。

メモリセル１０５−ａを書き込むために、コンデンサ２０５に電圧が印加され得る。様々な方法が使用され得る。例えば、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、選択コンポーネント２２０はワード線１１０−ａを通じて活性化され得る。デジット線１１５−ａを通じてプレート２１０とセル底部２１５との電圧を制御することによって、コンデンサ２０５に電圧が印加され得る。論理０を書き込むために、プレート２１０は高く取られ得、すなわち正の電圧が印加され得、セル底部２１５は低く取られ得、すなわち、地面に接続され得、事実上接地され得、又は負の電圧が印加され得る。論理１を書き込むために反対のプロセスが実行され、すなわち、プレート２１０が低く取られ、セル底部２１５が高く取られる。

コンデンサ２０５の読み出し及び書き込み動作は、強誘電体デバイスと関連する非線形特性の結果であり得る。図３は、ヒステリシス曲線３００−ａ及び３００−ｂを備えたそうした非線形特性の例示を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、本開示の様々な実施形態に従った強誘電体メモリセルの書き込み及び読み出しプロセス夫々の一例を説明する。ヒステリシス曲線３００は、電位差Ｖの関数として強誘電体コンデンサ（例えば、図２、４、５、及び６のコンデンサ２０５）上に蓄積された電荷Ｑを図示する。

強誘電体材料は、自発的電気分極の特徴があり、すなわち、それは、電界がない状態で非ゼロの電気分極を維持する。例示的強誘電体材料は、とりわけ、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウムビスマス（ＳＢＴ）を含む。図２及び図４〜図６を参照しながら記述されるコンデンサ２０５を含む、記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積され得る。比較的長時間、無期限にさえ、外部に印加された電界がない場合には、電位分極は維持され得、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して十分に減少し得る。これは、上述したようにリフレッシュ動作を実行する必要性を削減し得る。

ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。一例として、強誘電体材料が負の極性を有する場合、端子には正の電荷が蓄積し得る。同様に、強誘電体材料が正の極性を有する場合、端子には負の電荷が蓄積し得る。また、ヒステリシス曲線３００の電圧は、コンデンサに渡る電圧差を表し、指向性がある。例えば、正の電圧は、当の端子に正の電圧が印加され、第２の端子を接地（又は約ゼロボルト（０Ｖ））に維持することによって印加され得る。負の電圧は、当の端子を接地（又はゼロボルト（０Ｖ））に維持し、第２の端子に正の電圧を印加することによって印加され、すなわち、正の電圧は、当の端子をマイナスに分極されるように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。

ヒステリシス曲線３００−ａに示されるように、強誘電体材料は、ゼロの電圧差で正又は負の極性を維持し得、２つの可能な電荷状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の一例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、個々の電荷状態の論理値は、理解を変更するとなく逆にされてもよい。

論理０又は１は、強誘電体材料の電気分極、それ故コンデンサ端子上の電荷を電圧の印加により制御することによってメモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、電荷状態３０５がゼロ電位に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去すると、電荷状態３１０−ａは、電荷状態３１０がゼロ電圧に到達するまで経路３３０に従う。電荷状態３０５−ａ及び３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部バイアス（例えば、電圧）を除去すると残る分極（又は電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。

強誘電体材料の蓄積状態を読み出し又はセンスするために、コンデンサに渡って電圧が印加され得る。応じて、蓄積された電荷は変化し、該変化の程度は当初の電荷状態に依存する、すなわち、コンデンサの蓄積電荷が変化する程度は可変であり、電荷状態３０５−ｂ又は３１０−ｂの何れが当初に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、２つの可能な蓄積された電荷状態３０５−ｂ及び３１０−ｂを示す。正味電圧３３５がコンデンサに渡って印加され得る。正の電圧として図示されるが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが当初に蓄積された場合、その後、それは経路３４５に従い得る。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシング動作及び回路を含む複数の要因に依存する。

上で論じられたように、ＤＲＡＭメモリの読み出しは、蓄積された論理を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に当初の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積され、読み出し動作が実行された場合、電荷状態は、例えば、反対方向の経路３４０に従うことによって、電圧３３５の除去後に当初の電荷状態３０５−ｂに戻り得る。

幾つかの場合では、読み出し動作中にセンシングされた電荷は、メモリセルのデジット線の固有の静電容量に依存し得る。例えば、メモリセルの強誘電体コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。したがって、センスコンポーネントで測定された電圧は、電圧３３５と等しくなく、代わりにデジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、それ故、デジット線の静電容量に依存し得、負荷線解析（load-line analysis）を通じて判定される、すなわち、電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３０５又は電圧３５５は、異なり得、コンデンサの当初の状態に依存し得る。

デジット線が読み出し動作に使用される場合、例えば、デジット線が事実上接地されない場合、その後、デジット線のもたらされる電圧は、蓄積された論値状態に依存して、電圧３３５と電圧３５０の差、又は電圧３３５と電圧３５５との差であり得る。デジット線の電圧を参照電圧と比較することによって、コンデンサの当初の状態が判定され得る。例えば、参照電圧は、デジット線の論理０及び論理１の電圧の平均（例えば、[（電圧３３５−電圧３５０）＋（電圧３３５−３５５）／２]であってもよい。比較すると、センシングされたデジット線の電圧は、参照電圧よりも高い又は低いと判定され得る。強誘電体セルの値（すなわち、論理０又は１）は比較に基づき続いて判定され得る。しかしながら、このアプローチは、コンデンサの完全な電荷が抽出さることを可能にしないかもしれない。

その他のセンシングスキームが可能である。例えば、メモリセルのセンシング中、デジット線は０Ｖに維持されてもよい。そうした場合では、電荷状態３０５−ｃ及び３１０−ｃの最終位置は、デジット線の静電容量と無関係であり得る。例えば、デジット線は、スイッチングコンポーネントの活性化によりセンシング中に事実上接地され得る。そうした場合、電荷状態３０５−ｃ及び３１０−ｃは電荷状態３６０に共に配置され得、完全又は実質的に完全な電荷（例えば、ほぼ全ての電荷）が強誘電体メモリセルから抽出され得、それは、電荷状態３１０−ｃと３１０−ｂとの差よりも大きい電荷状態３６０と３１０−ｂとの差により示される。この電荷はセンスコンデンサ上に蓄積され得、センスコンデンサの電圧はメモリセルの蓄積状態を判定するためにその後使用され得る。これは、デジット線の固有の静電容量に依存するセンシングスキームよりも、センスアンプで発現されるより高い信号をもたらし得る。

同様のセンシングスキームは、結果においてほとんど差がない又は全く差がない、より小さなメモリセルに用いられ得る。これは、例えば、メモリセル及びメモリアレイの規模の可能性を増加させ得る。しかしながら、上述したように、メモリアレイ及びそのコンポーネントの大きさが縮小するため、閾値オフセット等のコンポーネントの特性のばらつきがもたらされ得る。それ故、メモリアレイは、センシング中にデジット線を事実上接地するトランジスタと関連する閾値電圧のオフセットを補償するように動作し得る。更に、メモリアレイは、閾値電圧のオフセットを補償するためのコンポーネントと共に構成され得る。

図４は、本開示の様々な実施形態に従った強誘電体メモリセルのセンシングのためのオフセット補償を支持する例示的回路４００を説明する。回路４００は、図１及び図２を参照しながら記述したメモリセル１０５、ワード線１１０、デジット線１１５、センスコンポーネント１２５の夫々一例であり得るメモリセル１０５−ｂ、ワード線１１０−ｂ、デジット線１１５−ｂ、及びセンスコンポーネント１２５−ｂを含む。回路４００はまた、図２を参照しながら記述したようなコンデンサ２０５、プレート２１０、及び参照コンポーネント２２５の夫々一例であり得るコンデンサ２０５−ａ、プレート２１０−ａ、及び参照コンポーネント２２５−ａを含む。また、図４の一例に従うと、デジット線１１５−ｂは、固有のデジット線静電容量４０５を含み、スイッチ４４０を介して事実上の接地４１０に接続可能である。回路４００はまた、センスコンデンサ４２０、参照コンデンサ４２５、電源４３０、電源４３５、スイッチ４４０、４４５、４５０、及び４４５、事実上の接地４６０、オフセットコンデンサ４６５、並びに電源４７０を含む。幾つかの場合では、電源４７０は、スイッチコンポーネント４１５を活性化するためにオフセットコンデンサ４６５を充放電し得、スイッチコンポーネント４１５は、デジット線１１５−ｂを事実上接地し得、それ故、メモリセル１０５−ｂのセンシング中にコンデンサ２０５−ａからセンスコンデンサ４２０へ完全な又は実質的に完全な電荷の移動を可能にする。

参照コンポーネント２２５−ａは、参照信号を生成又は生み出すように構成され得、幾つかの場合では、参照セルとして作動する１つ以上の強誘電体メモリセル１０５を動作するための回路を含み得る。幾つかの例では、参照コンポーネント２２５−ａは、図１及び図２を参照しながら記述したメモリセル１０５、ワード線１１０、及びデジット線１１５の夫々一例であり得るメモリセル１０５−ｃ、ワード線１１０−ｃ、及び参照デジット線１１５−ｃを含む。参照コンポーネント２２５−ａはまた、図２を参照しながら記述したコンデンサ２０５及びプレート２１０の夫々一例であり得るコンデンサ２０５−ｂ及びプレート２１０−ｂを含み得る。また、図４の一例に従うと、参照デジット線１１５−ｃは、固有のデジット線静電容量４０５−ａを含む。参照コンポーネント２２５−ａはまた、スイッチ４４０−ａ、４４５−ａ、４５０−ａ、及び４５５−ａ、事実上の接地４６０−ａ、並びにオフセットコンデンサ４６５−ａを含み得る。幾つかの場合では、オフセットコンデンサ４６５及び４６５−ａは、電源、例えば、電源４７０に共に接続され得る。

デジット線１１５−ｂ及び参照デジット線１１５−ｃは、固有のデジット線静電容量４０５及び４０５−ａにより夫々表される固有の静電容量を有し得る。図４の一例では、固有のデジット線静電容量４０５及び４０５−ａは、電気デバイスではなく、例えば、それは、２端子コンデンサではなくてもよい。代わりに、固有のデジット線静電容量４０５及び４０５−ａは、デジット線１１５−ｂ及び参照デジット線１１５−ｃの、寸法を含む物理的特徴に依存し得る。

事実上の接地４１０は、デジット線１１５−ｂに事実上の接地を提供し得る。事実上の接地４１０は、スイッチ４４０を通じてデジット線１１５−ｂから分離され得る。幾つかの例では、スイッチ４４０、４４５、４５０、及び４５５はトランジスタであり得る。スイッチングコンポーネント４１５は、センスコンデンサ４２０及びデジット線１１５−ｂと直列に接続されたトランジスタであり得る。幾つかの場合では、該トランジスタはｐ型ＦＥＴを含む。センスコンデンサ４２０及び参照コンデンサ４２５は、メモリセル１０５−ｂがセンシングされる場合に電荷を蓄積するように構成されたコンデンサであり得える。幾つかの場合では、センスコンデンサ４２０及び参照コンデンサ４２５は同じ静電容量を有し得、例えば、センスコンデンサ４２０及び参照コンデンサ４２５は、ファラドで測定される共通の値又はレーティングを有し得る。参照コンデンサ４２５は、参照コンポーネント２２５−ａと電子通信し得る。幾つかの場合では、参照コンポーネント２２５−ａにより生み出された電荷は、参照コンデンサ４２５上に蓄積され得る。

センスコンポーネント１２５−ｂはメモリセル１０５−ｂの蓄積状態を判定し得る。センスコンポーネント１２５−ｂは、センスアンプであり得、又センスアンプを含み得る。幾つかの例では、センスコンポーネント１２５−ｂは電源４３０及び４３５により動作される。図４の一例には図示されないが、センスコンポーネント１２５−ｂはセンスコンデンサ４２０をも含み得る。

スイッチングコンポーネント４１５が非活性化である間、すなわちデジット線１１５−ｂがセンスコンデンサ４２０から電気的に分離されている間に、電源４３０又は４３５によってセンスコンデンサ４２０に充電電圧が印加され得る。幾つかの場合では、スイッチ４４５は、センスコンデンサ４２０からデジット線１１５−ｂを電気的に分離するために開放され得る。センスコンデンサ４２０に印加される充電電圧は負であってもよい。センスコンデンサ４２０は続いて、電源４３０又は４３５から電気的に分離され得る。センスコンデンサ４２０の充電は、メモリセル１０５−ｂのセンシング以前に生じ得る。

図示されるように、強誘電体メモリセル１０５−ｂはデジット線１１５−ｂと電子通信する。デジット線１１５−ｂと電子通信をもするスイッチングコンポーネント４１５は、デジット線１１５−ｂを事実上接地するために活性化され得る。幾つかの例では、スイッチングコンポーネント４１５はｐ型ＦＥＴであり、オフセットコンデンサ４６５はｐ型ＦＥＴのゲートと電子通信する。スイッチングコンポーネント４１５はまた、スイッチ４５５を通じて事実上の接地４６０に接続され得る。スイッチングコンポーネントがｐ型ＦＥＴである幾つかの例では、ＦＥＴのゲートはスイッチ４５０を通じてＦＥＴのドレインと電子通信し得る。デジット線１１５−ｂを事実上接地するためにスイッチングコンポーネント４１５を活性化することは、オフセットコンデンサ４６５を電源４７０を用いて充放電することを含み得る。

強誘電体メモリセル１０５−ｂが選択コンポーネント２２０−ａ及び強誘電体コンデンサ２０５−ａを含む場合、強誘電体メモリセル１０５−ｂは、強誘電体コンデンサ２０５−ａと電子通信する選択コンポーネント２２０−ａを用いて選択され得る。例えば、選択コンポーネント２２０−ａは、トランジスタ（例えば、ＦＥＴ）であり得、ワード線１１０−ｂを使用してトランジスタのゲートに印加された電圧によって活性化され得る。

スイッチングコンポーネント４１５が活性化される場合、強誘電体メモリセル１０５−ｂの選択に基づいて強誘電体コンデンサ２０５−ａに電圧が印加され得る。例えば、プレート２１０−ａを使用して電圧が印加され得る。これは、強誘電体メモリセル１０５−ｂと電子通信するセンスコンデンサ４２０が、デジット線１１５−ｂが事実上接地される間に充電されることを生じさせ得る。充電は、それ故、メモリセル１０５−ｂの強誘電体コンデンサ２０５−ａに印加された電圧に基づき得、強誘電体メモリセル１０５−ｂの蓄積電荷のセンスコンデンサ４２０へのスイッチングコンポーネント４１５を通じた移動をもたらし得る。

センスコンデンサ４２０の電圧は参照電圧と比較され得る。幾つかの場合では、センスコンデンサ４２０の電圧を参照電圧と比較することは、センスコンデンサ４２０と電子通信するセンスコンポーネント１２５−ｂを活性化することを含む。幾つかの場合では、センスコンポーネント１２５−ｂは、センスアンプであり、又はセンスアンプを含む。参照電圧は、センスコンポーネント１２５−ｂと電子通信する参照コンデンサ４２５を充電することからもたらされ得、センスコンポーネント１２５−ｂは、センスコンデンサ４２０の電圧を参照コンデンサ４２５の電圧と比較し得る。

回路４００の例示的動作は、スイッチ４４０、４５０、及び４５５を閉鎖することと、スイッチ４５５を開放することを含み得る。スイッチ４４０の閉鎖はデジット線１１５ｂを当初接地する。スイッチ４７５は閉鎖され得、センスコンデンサ４２０は、電源４３０を使用して充電され得、スイッチ４７５はその後開放され得る。オフセットコンデンサ４６５の第２の端子が事実上の接地４６０と電子通信する間、電源４７０はオフセットコンデンサ４６５に正の電圧を印加し得る。スイッチ４５５は開放され得、電源４７０は、コンデンサ４６５を放電するためにゼロ電圧をオフセットコンデンサ４６５に印加し得る。これは、スイッチングコンポーネント４１５への、例えば、ｐ型ＦＥＴであり得るＦＥＴのゲートへの電荷の移動（転送）をもたらし得る。ＦＥＴはダイオードとして接続され得るので、もたらされる平衡電圧は、ほぼＦＥＴの閾値電圧であり得る。スイッチ４４０、４５０、及び４５５は開放され得、スイッチ４４５は閉鎖され得る。ワード線１１０−ｂはメモリセル１０５−ｂの選択コンポーネント２２０−ａを活性化し得、プレート２１０−ａは強誘電体コンデンサ２０５−ａに電圧を印加し得る。これは、スイッチングコンポーネント４１５によりデジット線１１５−ｂが事実上接地される間に電荷がセンスコンデンサ４２０へ移動することをもたらし得る。

参照コンポーネント２２５−ａは同様の方法で動作し得る。例えば、スイッチ４４０−ａ、４５０−ａ、及び４５５−ａは閉鎖され得、スイッチ４５５−ａは開放され得る。スイッチ４４０−ａの閉鎖はデジット線１１５−ｂを当初接地する。スイッチ４７５−ａは閉鎖され得、参照コンデンサ４２５は電源４３０を使用して充電され得、スイッチ４７５−ａはその後開放され得る。電源４７０は、オフセットコンデンサ４６５及び４６５−ａに共に接続され得、その第２の端子が事実上の接地４６０−ａと電子通信する間にオフセットコンデンサ４６５−ａに正の電圧を印加し得る。スイッチ４５５−ａは開放され得、電源４７０はゼロ電圧をオフセットコンデンサ４６５−ａに印加し得る。これは、スイッチングコンポーネント４１５への、例えば、ＦＥＴ４１５−ａのゲートへの電荷の移動をもたらし得る。幾つかの場合では、ＦＥＴ４１５−ａの閾値電圧はＦＥＴ４１５の閾値電圧と等しくない。ＦＥＴはダイオードとして接続されるため、もたらされる平衡電圧は、ほぼＦＥＴ４１５−ａの閾値電圧であり得る。したがって、オフセットコンデンサ４６５及び４６５−ａに共通の電圧を印加することによって、ＦＥＴ４１５及び４１５−ａの個々の閾値電圧は、該閾値電圧が等しくない場合であっても、ＦＥＴ４１５及び４１５−ａに印加され得る。

スイッチ４４０−ａ、４５０−ａ、及び４５５−ａはその後開放され得、スイッチ４４５−ａは閉鎖され得る。ワード線１１０−ｃは参照メモリセル１０５−ｃの選択コンポーネント２２０−ｂを活性化し得、プレート２１０−ｂは強誘電体コンデンサ２０５−ｂに電圧を印加し得る。これは、スイッチングコンポーネント４１５−ａにより参照デジット線１１５−ｃが事実上接地される間に参照コンデンサ４２５への電荷の移動をもたらし得る。

図５は、開示の様々な実施形態に従ったメモリセルセンシング中にオフセット補償しないで強誘電体メモリセルを動作するためのタイミング図を説明する。タイミング図５００は、軸５０５上に電圧、及び軸５１０上に時間を示す。それ故、時間の関数として様々なコンポーネントの電圧がタイミング図５００上に表される。例えば、タイミング図５００は、ワード線電圧５１５、プレート電圧５２０、デジット線電圧５２５、及びセンスコンデンサ電圧５３０を含む。タイミング図５００は、オフセット補償なしのメモリセルセンシングの例示的動作を示す。図５は、先行する図のコンポーネントを参照しながら以下に記述される。

図４において論じられたように、センスコンデンサ４２０は、センスコンデンサ電圧５３０により図示されるように、負の電圧に当初に充電され得る。ワード線電圧５１５は、強誘電体メモリセル１０５と関連するワード線１１０に印加され得る。プレート電圧５２０は、強誘電体メモリセル１０５のプレート２１０に印加され得る。デジット線電圧５２５は、当初ゼロであり得るが、プレート電圧５２０の印加後に非ゼロの電圧にその後上昇し得る。デジット線電圧５２５の上昇は、図４のスイッチングコンポーネント４１５等のスイッチングコンポーネントが完全には活性化されていないことに起因し得る。

例えば、スイッチングコンポーネント４１５がＦＥＴであり、適切な閾値電圧が印加されない一例では、デジット線の電圧が増加するまでＦＥＴは活性化されないかもしれない。デジット線電圧５２５がスイッチングコンポーネントを活性化するのに十分に一旦増加すると、センスコンデンサ４２０へ電荷が移動し得、センスコンデンサ電圧５３０の変化をもたらす。センスコンデンサ電圧５３０の変化は、メモリセル１０５の論理状態に依存し得る。例えば、論理０が蓄積される場合、センスコンデンサ電圧５３０はセンスコンデンサ電圧５３０−ａに変化し得る。論理１が蓄積される場合、センスコンデンサ電圧５３０はセンスコンデンサ電圧５３０−ｂに変化し得る。センスコンデンサ電圧５３０−ａとセンスコンデンサ電圧５３０−ｂとの差はセンス窓５３５として周知であり得る。蓄積された論理状態は、センスコンデンサ電圧５３０−ａ又は５３０−ｂを参照電圧と比較することによって判定され得る。例えば、参照電圧は、センスコンデンサ電圧５３０−ａと５３０−ｂとの間の値である。デジット線電圧５２５の上昇は、全ての電荷がメモリセル１０５から抽出されたわけではないことを暗示するため、センス窓５３５は、デジット線電圧５２５がゼロボルトに維持されていた場合よりもここでは小さくてもよい。

図６は、本開示の様々な実施形態に従った強誘電体メモリセルのセンシングのためのオフセット補償を支持する強誘電体メモリセルを動作させるためのタイミング図６００を説明する。タイミング図６００は、軸５０５−ａ上の電圧、及び軸５１０−ａ上の時間を示す。それ故、時間の関数として様々なコンポーネントの電圧がタイミング図６００上に表される。例えば、タイミング図６００は、ワード線電圧５１５−ａ、プレート電圧５２０−ａ、デジット線電圧５２５−ａ、及びセンスコンデンサ電圧５３０を含む。タイミング図６００は、図４に記述された回路等のオフセット補償ありのメモリセルセンシングの例示的動作を示す。図６は、先行する図のコンポーネントを参照しながら以下に記述される。

図４において論じられたように、センスコンデンサ４２０は、センスコンデンサ電圧５３０により示されるように、負の電圧に当初に充電され得る。ワード線電圧５１５−ａは、強誘電体メモリセル１０５と関連するワード線１１０に印加され得る。プレート電圧５２０−ａは、強誘電体メモリセル１０５のプレート２１０に印加され得る。デジット線電圧５２５−ａは、先に論じられたセンシング中にほほゼロであり得、又は事実上に接地され得る。例えば、スイッチングコンポーネント４１５は、センシング中にデジット線を事実上接地し得る。スイッチングコンポーネント４１５の閾値電圧のオフセットは、それ故、図４において記述されたように補償され得る。幾つかの場合では、デジット線電圧５２５−ａはゼロから一時的に外れる。

ワード線電圧５１５−ａ及びプレート電圧５２０−ａが印加される間に、ほぼ０Ｖのデジット線電圧５２５−ａを備えると、センスコンデンサ４２０へ電荷が移動し得、センスコンデンサ電圧５３０に変化をもたらす。上で論じられたように、センスコンデンサ電圧５３０の変化は、メモリセル１０５の論理状態に依存し得る、例えば、論理０が蓄積される場合、センスコンデンサ電圧５３０はセンスコンデンサ電圧５３０−ｃに変化し得る。論理１が蓄積される場合、センスコンデンサ電圧５３０はセンスコンデンサ電圧５３０−ｄに変化し得る。センスコンデンサ電圧５３０−ｃとセンスコンデンサ電圧５３０−ｄとの差はセンス窓５３５−ａであり得る。デジット線を事実上接地することに基づいて抽出されたより多くの蓄積電荷に起因して、（図５に示されたような）スイッチングコンポーネント４１５の閾値オフセットを補償することなしに回路が動作される場合よりも、センス窓５３５−ａはここでは大きくてもよい。蓄積された論理状態は、センスコンデンサ電圧５３０−ｃ又は５３０−ｄを参照電圧と比較することによって判定され得る。例えば、参照電圧は、センスコンデンサ電圧５３０−ｃと５３０−ｄとの間の値であり得る。

図７は、本開示の様々な実施形態に従った強誘電体メモリセルのセンシングのためのオフセット補償を支持するメモリアレイ１００−ａのブロック図７００を示す。メモリアレイ１００−ａは、電子メモリ装置と称されてもよく、図１、図２、及び図４を参照しながら記述したメモリコントローラ１４０及びメモリセル１０５の一例であり得るメモリコントローラ１４０−ａ及びメモリセル１０５−ｄを含み得る。メモリコントローラ１４０−ａは、バイアスコンポーネント７１０及びタイミングコンポーネント７１５を含み得、図１〜図６に記述されたようにメモリアレイ１００−ａを動作し得る。メモリコントローラ１４０−ａは、図１、２、図４〜６を参照しながら記述したワード線１１０、デジット線１１５、センスコンポーネント１２５、プレート２１０、参照コンポーネント２２５、及びスイッチングコンポーネント４１５の一例であり得るワード線１１０−ｄ、デジット線１１５−ｄ、センスコンポーネント１２５−ｃ、プレート２１０−ｃ、参照コンポーネント２２５−ｂ、及びスイッチングコンポーネント４１５−ｂと電子通信し得る。

幾つかの例では、スイッチングコンポーネント４１５−ｂは、上で論じられたように、デジット線１１５−ｄと電子通信する。スイッチングコンポーネント４１５−ｂはまた、図４を参照しながら図示及び記述したように、オフセットコンデンサ（図示せず）と電子通信し得る。オフセットコンデンサはメモリコントローラ１４０−ａにより動作され得る。メモリアレイ１００−ａはラッチ７２５をも含み得る。メモリアレイ１００−ａのコンポーネントは、相互に電子通信し得、図１〜図６を参照しながら記述された機能を実行し得る。

メモリコントローラ１４０−ａは、ワード線１１０−ｄ、センスコンポーネント１２５−ｃ、プレート２１０−ｃ、参照コンポーネント２２５−ｂ、又はスイッチングコンポーネント４１５−ｂを、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント７１０は、上述したようにメモリセル１０５−ｄを読み出し又は書き込むための電圧をメモリセル１０５−ｄに印加するように構成される。幾つかの場合では、メモリコントローラ１４０−ａは、図１を参照しながら記述したような行デコーダ、列デコーダ、又はそれら両方を含み得る。これは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５にアクセスできるようにし得る。バイアスコンポーネント７１０はまた、センスコンポーネント１２５−ｃに対する参照信号を生成するための電位を参照コンポーネント２２５−ｂに提供し得る。また、バイアスコンポーネント７１０は、センスコンポーネント１２５−ｃの動作のための電位を提供し得る。幾つかの場合では、メモリコントローラ１４０−ａは、スイッチングコンポーネント４１５−ｂの閾値オフセットを補償するためにスイッチングコンポーネント４１５−ｂと電子通信するオフセットコンデンサを充放電し得る。

幾つかの例では、メモリコントローラ１４０−ａは、その動作をタイミングコンポーネント７１５を使用して実行し得る。例えば、タイミングコンポーネント７１５は、本明細書で論じられる読み出し及び書き込み等のメモリ機能を実行するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線又はプレートのバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント７１５はバイアスコンポーネント７１０の動作を制御し得る。

参照コンポーネント２２５−ｂは、センスコンポーネント１２５−ｃのための参照信号を生成し得る。参照コンポーネント２２５−ｂは、例えば、参照信号を生み出すように特に構成された回路を含み得る。幾つかの場合、参照コンポーネント２２５−ｂは別の強誘電体メモリセルである。幾つかの例では、参照コンポーネント２２５−ｂは、図３を参照しながら記述したように、２つのセンス電圧間の値を備えた電圧を出力するように構成される。又は、参照コンポーネント２２５−ｂは、事実上の接地電圧、すなわち約０Ｖを出力するように設計され得る。

センスコンポーネント１２５−ｃは、（デジット線１１５−ｄを介した）メモリセル１０５−ｄからの信号を参照コンポーネント２２５−ｂからの参照信号と比較し得る。論理状態を判定すると、センスコンポーネント１２５−ｃは、メモリアレイ１００−ａを使用する電子デバイスの動作に従って出力が用いられる場合には、該出力をラッチ７２５中に続いて蓄積し得る。

図８は、本開示の様々な実施形態に従った強誘電体メモリセルのセンシングのためのオフセット補償を支持するシステム８００の図を示す。システム８００は、様々なコンポーネントと接続し又は様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得る、デバイス８０５を含み得る。デバイス８０５は、図１及び図７に記述したメモリアレイ１００の一例であり得るメモリアレイ１００−ｂを含み得る。メモリアレイ１００−ｂは、図１及び図７を参照しながら記述したメモリコントローラ１４０と図１〜図７を参照しながら記述したメモリセル１０５の一例であり得るメモリコントローラ１４０−ｂ及びメモリセル１０５−ｅを含み得る。デバイス８０５はまた、プロセッサ８１０、ＢＩＯＳコンポーネント８１５、周辺コンポーネント８２０、及び入出力制御コンポーネント８２５を含み得る。デバイス８０５のコンポーネントはバス８３０を通じて相互に電子通信し得る。

プロセッサ８１０は、メモリコントローラ１４０−ｂを通じてメモリアレイ１００−ｂを動作するように構成され得る、幾つかの場合では、プロセッサ８１０は、図１及び図７を参照しながら記述したメモリコントローラ１４０の機能を実行し得る。例えば、メモリコントローラ１４０−ｂは、メモリセル１０５−ｅ中の蓄積電荷を抽出するためにデジット線１１５を事実上接地し得るスイッチングコンポーネントを活性化するために、オフセットコンデンサ４６５を充放電し得る。その他の場合では、メモリコントローラ１４０−ｂはプロセッサ８１０中に集積され得る。プロセッサ８１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ８１０は、強誘電体メモリセルのセンシングのためのオフセット補償を含む本明細書で記述される様々な機能を実行し得る。プロセッサ８１０は、例えば、デバイス８０５に様々な機能又はタスクを実行させるために、メモリアレイ中１００−ｂに蓄積されたコンピュータ可読の指令を実行するように構成され得る。

ＢＩＯＳコンポーネント８１５は、システム８００の様々なハードウェアコンポーネントを初期化し得及び実行し得る、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント８１５はまた、プロセッサ８１０と様々なコンポーネント、例えば、周辺コンポーネント８２０、入出力コンポーネント８２５等との間でのデータの流れを管理し得る。ＢＩＯＳコンポーネント８１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。

周辺コンポーネント８２０は、デバイス８０５中に集積される、任意の入力若しくは出力デバイス又はそうしたデバイスのためのインタフェースであり得る。一例として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ＵＳＢコントローラ、直列若しくは並列ポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。

入出力制御コンポーネント８２５は、プロセッサ８１０と周辺コンポーネント８２０、入力部８３５、又は出力部８４０との間のデータ通信を管理し得る。入出力制御コンポーネント８２５はまた、デバイス８０５中に集積されない周辺装置を管理し得る。幾つかの場合では、入出力制御コンポーネント８２５は、外部周辺装置への物理的接続又はポートを表し得る。

入力部８３５は、デバイス８０５又はそのコンポーネントに入力を提供する、デバイス８０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力部８３５は、周辺コンポーネント８２０を介してデバイス８０５とインタフェースで連結する外部装置であり得、又は入出力制御コンポーネント８２５により管理され得る。

出力部８４０は、デバイス８０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス８０５の外にあるデバイス又は信号を表し得る。出力部８４０の一例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合では、出力部８４０は、周辺コンポーネント８２０を介してデバイス８０５とインタフェースで連結する周辺装置であり得、又は入出力コンポーネント８２５により管理され得る。

メモリコントローラ１４０−ｂ、デバイス８０５、及びメモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するように設計された回路で成り立ってもよい。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。

図９は、本開示の様々な実施形態に従ったオフセット補償を伴う強誘電体メモリセルを動作する方法９００を説明するフローチャートを示す。方法９００の動作は、図１〜図８を参照しながら記述したようなメモリアレイ１００によって実装され得る。例えば、方法９００の動作は、図１、図７、及び図８を参照しながら記述したようにメモリコントローラ１４０によって実行され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行し得る。加えて又は代えて、メモリコントローラ１４０は、以下で記述される機能の幾つか又は全てを専用のハードウェアを使用して実行してもよい。

ブロック９０５において、方法は、図１〜図６を参照しながら記述したように強誘電体メモリセルと電子通信するデジット線を事実上接地することを含み得る。幾つかの例では、ブロック９０５の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０によって実行されてもよい。

ブロック９１０において、方法は、図１〜図６を参照しながら記述したようにスイッチングコンポーネントと電子通信するオフセットコンデンサを放電することを含み得る。幾つかの例では、ブロック９１０の動作は、図１、図４、図７、及び図８を参照しながら記述したようにメモリコントローラ１４０又は電源４７０によって実行されてもよい。オフセットコンデンサの放電は、スイッチングコンポーネントに閾値電圧を印加してもよい。

ブロック９１５において、方法は、図１〜図６を参照しながら前述したように、デジット線が事実上接地される間で且つオフセットコンデンサが放電した後に蓄積電荷が移動する場合に、強誘電体メモリセルの蓄積電荷をスイッチングコンポーネントを通じてセンスコンデンサへ移動することを含み得る。幾つかの例では、ブロック９１５の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０及びセンスコンデンサ４２０により実行されてもよい。

図１０は、本開示の様々な実施形態に従ったオフセット補償を伴う強誘電体メモリセルを動作する方法１０００を説明するフローチャートである。方法１０００の動作は、図１〜図８を参照しながら記述したようなメモリセル１００により実装されてもよい。例えば、方法１０００の動作は、図１、図７、及び図８を参照しながら前述したようにメモリコントローラ１４０により実行されてもよい。幾つかの例では、メモリコントローラ１４０は、以下に記述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行してもよい。加えて又は代えて、メモリコントローラ１４０は、後述する機能を専用のハードウェアを使用して実行してもよい。

ブロック１００５において、方法は、図１〜図６を参照しながら記述したように、強誘電体メモリセルと電子通信するデジット線を事実上接地することを含み得る。幾つかの例では、ブロック１００５の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０により実行されてもよい。

ブロック１０１０において、方法は、図１〜図６を参照しながら記述したように、ｐ型ＦＥＴと電子通信するオフセットコンデンサを放電することによりｐ型電界効果トランジスタ（ＦＥＴ）を活性化することを含み得る。幾つかの場合では、ブロック１０１０の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０により実行されてもよい。オフセットコンデンサの放電は、スイッチングコンポーネントに閾値電圧を印加し得る。幾つかの実施例では、オフセットコンデンサの静電容量は、ｐ型ＦＥＴの閾値電圧に基づいてもよい。

ブロック１０１５において、方法は、図１〜図６を参照しながら記述したように、デジット線を事実上の接地に維持することを含み得る。幾つかの例では、ブロック１０１５の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０により実行されてもよい。幾つかの場合では、スイッチングコンポーネント、例えば、ｐ型ＦＥＴの活性化は、デジット線を事実上の接地に維持してもよい。

ブロック１０２０において、方法は、図１〜図６を参照しながら記述したように、デジット線が事実上接地される間で且つオフセットコンデンサが放電した後に蓄積電荷が移動する場合に、強誘電体メモリセルの蓄積電荷をｐ型ＦＥＴを通じてセンスコンデンサへ移動することを含み得る。幾つかの例では、ブロック１０２０の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０及びセンスコンデンサ４２０により実行されてもよい。

ブロック１０２５において、方法は、図１〜図６を参照しながら記述したように、センスコンデンサと電子通信するセンスアンプを活性化することを含み得る。幾つかの例では、ブロック１０２５の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０、センスコンポーネント１２５、及び／又はセンスコンデンサ４２０により実行されてもよい。幾つかの実施例では、センスアンプは、活性化されることに基づいて、センスコンデンサの電圧を参照電圧と比較してもよい。

方法はまた、強誘電体メモリセルの強誘電体コンデンサに電圧を印加することを含んでもよく、そのことは、デジット線と電子通信するセンスコンデンサの充電をもたらし得る。方法はまた、強誘電体メモリセルを選択することが強誘電体コンデンサ及びデジット線と通信する選択コンポーネントを活性化することを含み得る場合で、強誘電体メモリセルが選択コンポーネント及び強誘電体コンデンサを含む場合に、強誘電体メモリセルを選択することを含んでもよい。方法はまた、強誘電体メモリセルの強誘電体コンデンサに電圧を印加することを含んでもよい。

図１１は、本開示の様々な実施形態に従ったオフセット補償を用いる強誘電体メモリセルを動作する方法１１００を説明するフローチャートである。方法１１００の動作は、図１〜図８を参照しながら記述したように、メモリアレイ１００により実装されてもよい。例えば、方法１１００の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０により実行されてもよい。幾つかの例では、メモリコントローラ１４０は、以下に記述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行してもよい。加えて又は代えて、メモリコントローラ１４０は、後述する機能を専用のハードウェアを使用して実行してもよい。

ブロック１１０５において、方法は、図１〜図６を参照しながら記述したように、強誘電体メモリセルと電子通信するデジット線を事実上接地することを含み得る。幾つかの例では、ブロック１１０５の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０により実行されてもよい。

ブロック１１１０において、方法は、図１〜図６を参照しながら記述したように、参照回路と電子通信する参照デジット線を事実上接地することを含み得る。幾つかの例では、ブロック１１１０の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０により実行されてもよい。幾つかの場合では、参照回路は、１つ以上の強誘電体メモリセル１０５を含み得る。

ブロック１１１５において、方法は、図１〜図６を参照しながら記述したように、第１のスイッチングコンポーネントと電子通信する第１のオフセットコンデンサを放電することを含み得る。幾つかの例では、ブロック１１１５の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０により実行されてもよい。第１のオフセットコンデンサの放電は、第１のスイッチングコンポーネントに閾値電圧が印加されることを可能にし得る。

ブロック１１２０において、方法は、図１〜図６を参照しながら記述したように、第１のオフセットコンデンサ及び第２のオフセットコンデンサが共通信号線と電子通信する場合に、第２のスイッチングコンポーネントと電子通信する第２のオフセットコンデンサを放電することを含み得る。幾つかの例では、ブロック１１２０の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０により実行されてもよい。幾つかの場合では、第１及び第２のスイッチングコンポーネントはｐ型ＦＥＴであり得る。第２のオフセットコンデンサの放電は、第２のｐ型ＦＥＴのゲートに閾値電圧を印加し得る。幾つかの場合では、第１及び第２のｐ型ＦＥＴの閾値電圧は等しくなく、しかしながら、両ｐ型ＦＥＴは、共通信号線を使用してオフセットコンデンサを放電することによって、それらの閾値電圧を達成してもよい。

ブロック１１２５において、方法は、図１〜図６を参照しながら記述したように、デジット線が事実上接地される間で且つオフセットコンデンサが放電した後に蓄積電荷が移動する場合に、強誘電体メモリセルの蓄積電荷を第１のスイッチングコンポーネントを通じてセンスコンデンサへ移動することを含み得る。幾つかの例では、ブロック１１２５の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０及びセンスコンデンサ４２０により実行されてもよい。

ブロック１１３０において、方法は、図１〜図６を参照しながら記述したように、参照デジット線が事実上接地される間で且つオフセットコンデンサが放電した後に、参照回路の蓄積電荷を第２のスイッチングコンポーネントを通じて参照コンデンサへ移動することを含み得る。幾つかの例では、ブロック１１３０の動作は、図１、図７、及び図８を参照しながら記述したように、メモリコントローラ１４０及びセンスコンデンサ４２０により実行されてもよい。

したがって、方法９００、１０００、及び１１００は、強誘電体メモリセルのセンシング中のオフセット補償を提供し得る。方法９００、１０００、及び１１００は可能な実装を記述し、その動作及びステップは、その他の実装が可能であるように組み替えられ得、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法９００、１０００、及び１１００の内の２つ以上からの特徴が結合されてもよい。

装置が記述される。幾つかの例では、該装置は、強誘電体メモリセルと電子通信するデジット線を事実上接地するための手段と、第１のスイッチングコンポーネントと電子通信する第１のオフセットコンデンサを放電するための手段と、強誘電体メモリセルの蓄積電荷を第１のスイッチングコンポーネントを通じてセンスコンデンサへ移動する手段であって、デジット線が事実上接地される間で且つ第１のオフセットコンデンサが放電した後に該蓄積電荷が移動される、センスコンデンサへ移動する手段とを含み得る。

幾つかの例では、第１のオフセットコンデンサを放電するための手段は第１のスイッチングコンポーネントを活性化するための手段を含む。幾つかの例では、装置は、第１のスイッチングコンポーネントを用いて、且つ第１のオフセットコンデンサを放電するための手段に少なくとも部分的に基づいて、デジット線を事実上の接地に維持するための手段を含む。幾つかの例では、第１のスイッチングコンポーネントはｐ型電界効果トランジスタ（ＦＥＴ）を含み、第１のオフセットコンデンサの静電容量はｐ型ＦＥＴの閾値電圧に少なくとも部分的に基づき、装置は、第１のオフセットコンデンサを放電するための手段に少なくとも部分的に基づいてｐ型ＦＥＴのゲートに閾値電圧を印加するための手段を更に含む。

幾つかの例では、強誘電体メモリセルの蓄積電荷をセンスコンデンサへ移動するための手段は、ｐ型ＦＥＴのドレインを第２のスイッチングコンポーネントを通じてセンスコンデンサと接続するための手段と、強誘電体メモリセルを選択するための手段と、強誘電体メモリセルの強誘電体コンデンサに電圧を印加するための手段とを含む。幾つかの例では、強誘電体メモリセルを選択するための手段は、強誘電体コンデンサ及びデジット線と電子通信する選択コンポーネントを活性化するための手段を含み、該強誘電体メモリセルは選択コンポーネント及び強誘電体コンデンサを含む。

幾つかの例では、デジット線を事実上接地するための手段は、デジット線を第２のスイッチングコンポーネントを通じて事実上接地するための手段を含み、該デジット線はｐ型ＦＥＴのソースと電子通信する。幾つかの例では、装置は、センスコンデンサと電子通信するセンスアンプを活性化するための手段と、センスアンプを活性化することに少なくとも部分的に基づいてセンスコンデンサの電圧を参照電圧と比較するための手段とを含み得る。幾つかの例では、装置は、第１のオフセットコンデンサの第１の端子を第２のスイッチングコンポーネントを通じて事実上接地するための手段であって、該第１のスイッチングコンポーネントはｐ型電界効果トランジスタ（ＦＥＴ）を含み、該第１のオフセットコンデンサの第１の端子はｐ型ＦＥＴのゲート及びｐ型ＦＥＴのドレインと電子通信する、第１のオフセットコンデンサの第１の端子を事実上接地するための手段と、第１の端子が事実上接地される間に第１のオフセットコンデンサの第２の端子を充電するための手段とを含み得る。

幾つかの例では、第１のオフセットコンデンサを放電するための手段は、第１のオフセットコンデンサの第１の端子を事実上の接地から電気的に分離するための手段と、第１のオフセットコンデンサの第２の端子を放電するための手段とを含み、該放電するための手段は、蓄積電荷を第１のオフセットコンデンサの第１の端子からｐ型ＦＥＴのゲートへ移動する。幾つかの例では、第１のオフセットコンデンサの第２の端子を放電するための手段は、第１のオフセットコンデンサの第２の端子にゼロ電圧を印加することを含む。幾つかの例では、装置は、ｐ型ＦＥＴのドレインを第３のスイッチングコンポーネントを通じてｐ型ＦＥＴのゲートから電気的に分離するための手段を含み得る。

幾つかの例では、装置は、参照回路と電子通信する参照デジット線を事実上接地するための手段と、第２のスイッチングコンポーネントと電子通信する第２のオフセットコンデンサを放電するための手段であって、該第１のオフセットコンデンサ及び該第２のオフセットコンデンサは共通信号線と電子通信する、第２のオフセットコンデンサを放電するための手段と、参照デジット線が事実上接地される間で且つ第１のオフセットコンデンサが放電した後に参照回路の蓄積電荷を第２のスイッチングコンポーネントを通じて参照コンデンサへ移動するための手段とを含み得る。幾つかの例では、第２のスイッチングコンポーネントはｐ型電界効果トランジスタ（ＦＥＴ）を含み、装置は、第２のオフセットコンデンサを放電するための手段に少なくとも部分的に基づいてｐ型ＦＥＴのゲートに閾値電圧を印加するための手段と、参照回路の蓄積電荷を参照コンデンサへ移動する間に参照デジット線を事実上の接地に維持するための手段とを更に含む。

装置が記述される。幾つかの例では、該装置は、強誘電体コンデンサ及び選択コンポーネントを含む強誘電体メモリセルと、選択コンポーネントとデジット線を通じて電子通信するセンスアンプと、デジット線及びセンスアンプと電子通信する第１のスイッチングコンポーネントと、第１のスイッチングコンポーネントと電子通信するオフセットコンデンサと、デジット線を事実上接地するように第２のスイッチングコンポーネントを動作するための手段と、デジット線が接地される間に第１のスイッチングコンポーネントへ電荷を移動するためにオフセットコンデンサを放電するための手段と、オフセットコンデンサが放電した後にセンスアンプを活性化するための手段とを含み得る。

幾つかの例では、装置は、強誘電体メモリセルを選択するために選択コンポーネントを活性化するための手段と、強誘電体メモリセルを選択することに少なくとも部分的に基づいてセンスコンデンサを充電するために強誘電体メモリセルの強誘電体コンデンサを動作するための手段とを含み得る。幾つかの例では、装置は、強誘電体メモリセルの論理値を読み出すためにセンスコンデンサの電圧を参照コンデンサの電圧と比較するための手段を含み得、該センスコンデンサはセンスアンプと電子通信する。

本明細書の記述は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手順又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述された特徴は、その他の例に結合され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例”及び“模範的”は、“好適”又は“その他の例に対して有利”ではなく、“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は特徴は、同様の参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第２のラベルを参照ラベルに続けることによって区別され得る。第１の参照ラベルが明細書に使用される場合、説明は、第２の参照ラベルに関係なく同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。

本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図は、複数の信号を単一の信号として説明するが、バスが様々なビット幅を有する場合に、信号は複数の信号のバスを表し得ることを当該技術分野の技術者は理解するであろう。

本明細書で用いられるように、用語“事実上の接地（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるが地面と直接接続されない電気回路のノードを指す。したがって、事実上の接地の電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上の接地は、動作可能なアンプ及び抵抗を含む電圧ドライバ等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。本明細書で使用される用語としての“事実上の接地（virtual grounding）”及び“事実上接地すること”は、事実上の接地（virtual ground）に又は地面に接続することを意味する。

用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み、又は介在コンポーネントを含み得る。電子通信におけるコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）の電子又は信号を能動的に交換しないかもしれないが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に係わらず電子通信する。

メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合では、該基板は半導体ウエハである。その他の場合では、該基板は、シリコンオンガラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ボロン、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又はその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。

本明細書で論じられるトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子である）場合、該ＦＥＴはｎ型ＦＥＴと称され得る。同様に、チャネルがｐ型（すなわち、主たるキャリアがホールである）場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネル導電性は、電圧をゲートに印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらす。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加される場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加される場合、トランジスタは“オフ”又は“不活性化”にされ得る。

本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ，ＦＰＧＡ若しくはプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又は本明細書に記述される機能を実行するように設計されたそれらの任意の組み合わせで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他の構成）として実装され得る。

本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを用いて実装できる。機能を実装するフィーチャはまた、機能の部分が異なる物理的位置に実装されるように分配されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“１つ以上の”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを示す。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用され得且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。

また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を用いてウェブサイト、サーバ、又は遠隔ソースからソフトウェアが転送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は、媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、光ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクがデータを磁気的に通常再生する場合に、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含む。上記されたものの任意の組み合わせは、コンピュータ可読媒体の範囲にも含まれる。

本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な変形が当業者に容易に分かり、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規のフィーチャと一致する最も広い範囲に一致すべきである。

Claims (28)

1. 強誘電体メモリセルを動作する方法であって、
   前記強誘電体メモリセルと電子通信するデジット線を接地することと、
   ｐ型電界効果トランジスタ（ＦＥＴ）を含む第１のスイッチングコンポーネントがダイオード構成である間に、前記第１のスイッチングコンポーネントのゲートへ第１のオフセットコンデンサを放電することであって、前記第１のスイッチングコンポーネントの前記ゲートへ前記第１のオフセットコンデンサを放電することは、前記デジット線を事実上接地する、ことと、
   前記強誘電体メモリセルの蓄積電荷を前記第１のスイッチングコンポーネントを介してセンスコンデンサへ転送することであって、前記蓄積電荷は、前記デジット線が事実上接地されている間で且つ前記第１のオフセットコンデンサが放電した後に転送される、ことと、
   を含む、方法。
2. 前記第１のオフセットコンデンサを放電することは、前記第１のスイッチングコンポーネントを活性化することを含む、請求項１に記載の方法。
3. 前記第１のスイッチングコンポーネントを使用して、且つ前記第１のオフセットコンデンサを放電することに少なくとも部分的に基づいて、前記デジット線を事実上の接地に維持すること、を更に含む、請求項２に記載の方法。
4. 前記第１のオフセットコンデンサの静電容量は前記ｐ型ＦＥＴの閾値電圧に少なくとも部分的に基づいており、
   前記方法は、前記第１のオフセットコンデンサを放電することに少なくとも部分的に基づいて前記ｐ型ＦＥＴのゲートに前記閾値電圧を印加すること、を更に含む、請求項２に記載の方法。
5. 前記強誘電体メモリセルの前記蓄積電荷を前記センスコンデンサへ転送することは、
   前記ｐ型ＦＥＴのドレインを第２のスイッチングコンポーネントを介して前記センスコンデンサと接続することと、
   前記強誘電体メモリセルを選択することと、
   前記強誘電体メモリセルの強誘電体コンデンサに電圧を印加することと、
   を含む、請求項４に記載の方法。
6. 前記強誘電体メモリセルを選択することは、前記強誘電体コンデンサ及び前記デジット線と電子通信する選択コンポーネントを活性化することを含み、前記強誘電体メモリセルは前記選択コンポーネント及び前記強誘電体コンデンサを含む、請求項５に記載の方法。
7. 前記デジット線を接地することは、前記デジット線を第２のスイッチングコンポーネントを介して接地することを含み、前記デジット線は、前記ｐ型ＦＥＴのソースと電子通信する、請求項４に記載の方法。
8. 前記センスコンデンサと電子通信するセンスアンプを活性化することと、
   前記センスアンプを活性化することに少なくとも部分的に基づいて前記センスコンデンサの電圧を参照電圧と比較することと、
   を更に含む、請求項１に記載の方法。
9. 前記第１のオフセットコンデンサの第１の端子を第２のスイッチングコンポーネントを介して接地することであって、前記第１のスイッチングコンポーネントはｐ型電界効果トランジスタ（ＦＥＴ）を含み、前記第１のオフセットコンデンサの前記第１の端子は前記ｐ型ＦＥＴのゲート及び前記ｐ型ＦＥＴのドレインと電子通信する、ことと、
   前記第１の端子を接地している間に前記第１のオフセットコンデンサの第２の端子を充電することと、
   を更に含む、請求項１に記載の方法。
10. 前記第１のオフセットコンデンサを放電することは、
    前記第１のオフセットコンデンサの前記第１の端子を接地から電気的に分離することと、
    前記第１のオフセットコンデンサの前記第２の端子を放電することであって、前記第１のオフセットコンデンサの前記第１の端子から前記ｐ型ＦＥＴの前記ゲートへ蓄積電荷を転送することと、
    を含む、請求項９に記載の方法。
11. 前記第１のオフセットコンデンサの前記第２の端子を放電することは、前記第１のオフセットコンデンサの前記第２の端子にゼロ電圧を印加することを含む、請求項１０に記載の方法。
12. 前記ｐ型ＦＥＴの前記ドレインを第３のスイッチングコンポーネントを介して前記ｐ型ＦＥＴの前記ゲートから電気的に分離すること、を更に含む、請求項９に記載の方法。
13. 参照回路と電子通信する参照デジット線を接地することと、
    第２のスイッチングコンポーネントと電子通信する第２のオフセットコンデンサを放電することであって、前記第１のオフセットコンデンサ及び前記第２のオフセットコンデンサは共通信号線と電子通信し、前記第２のオフセットコンデンサを放電することは、前記参照デジット線を事実上接地する、ことと、
    前記参照デジット線が事実上接地されている間で且つ前記第１のオフセットコンデンサが放電した後に、前記参照回路の蓄積電荷を前記第２のスイッチングコンポーネントを介して参照コンデンサへ転送することと、
    を更に含む、請求項１に記載の方法。
14. 前記第２のスイッチングコンポーネントはｐ型電界効果トランジスタ（ＦＥＴ）を含み、前記方法は、
    前記第２のオフセットコンデンサを放電することに少なくとも部分的に基づいて前記ｐ型ＦＥＴの前記ゲートに閾値電圧を印加することと、
    前記参照回路の前記蓄積電荷を前記参照コンデンサへ転送する間に前記参照デジット線を事実上の接地に維持することと、
    を更に含む、請求項１３に記載の方法。
15. 第１のｐ型電界効果トランジスタ（ＦＥＴ）と、
    前記第１のｐ型ＦＥＴのソースとデジット線を介して電子通信する強誘電体メモリセルと、
    前記第１のｐ型ＦＥＴのドレインと第１のスイッチングコンポーネントを介して電子通信するセンスコンデンサと、
    前記第１のｐ型ＦＥＴのゲートと電子通信する第１のオフセットコンデンサの第１の端子と、
    を含み、
    前記第１のオフセットコンデンサは、前記第１のｐ型ＦＥＴがダイオード構成である間に、前記第１のｐ型ＦＥＴの前記ゲートへ放電されて、前記デジット線を事実上接地するように構成されている、電子メモリ装置。
16. 前記センスコンデンサと電子通信するセンスアンプを更に含む、請求項１５に記載の電子メモリ装置。
17. 前記第１のｐ型ＦＥＴの前記ドレインは、前記第１のｐ型ＦＥＴの前記ゲートと第２のスイッチングコンポーネントを介して電子通信する、請求項１５に記載の電子メモリ装置。
18. 第３のスイッチングコンポーネントを更に含み、前記第１のオフセットコンデンサの前記第１の端子及び前記第１のｐ型ＦＥＴの前記ゲートは、前記第３のスイッチングコンポーネントを介して接地と電子通信する、請求項１５に記載の電子メモリ装置。
19. 前記第１のオフセットコンデンサの第２の端子と電子通信する電源を更に含む、請求項１５に記載の電子メモリ装置。
20. 前記デジット線は、第４のスイッチングコンポーネントを介して接地と電子通信する、請求項１５に記載の電子メモリ装置。
21. 参照コンデンサと第２のｐ型ＦＥＴを介して電子通信する参照回路であって、前記参照コンデンサはセンスアンプと電子通信する、前記参照回路と、
    前記第２のｐ型ＦＥＴのゲートと電子通信する第２のオフセットコンデンサであって、前記第１のオフセットコンデンサ及び前記第２のオフセットコンデンサは共通信号線と電子通信し、前記第１のｐ型ＦＥＴ及び前記第２のｐ型ＦＥＴは異なる閾値電圧を有する、前記第２のオフセットコンデンサと、
    を更に含む、請求項１５に記載の電子メモリ装置。
22. 前記参照回路は１つ以上の強誘電体メモリセルを含む、請求項２１に記載の電子メモリ装置。
23. 強誘電体コンデンサ及び選択コンポーネントを含む強誘電体メモリセルと、
    前記選択コンポーネントとデジット線を介して電子通信するセンスアンプと、
    前記デジット線及び前記センスアンプと電子通信する第１のスイッチングコンポーネントと、
    前記第１のスイッチングコンポーネントと電子通信するオフセットコンデンサと、
    前記選択コンポーネント、前記センスアンプ、及び前記オフセットコンデンサと電子通信するコントローラであって、
    前記デジット線を接地するように第２のスイッチングコンポーネントを動作し、
    前記デジット線が接地されている間であって、且つ、ｐ型電界効果トランジスタ（ＦＥＴ）を含む前記第１のスイッチングコンポーネントがダイオード構成である間に、前記オフセットコンデンサを放電して前記第１のスイッチングコンポーネントのゲートへ電荷を転送し、
    前記オフセットコンデンサが放電した後に前記センスアンプを活性化する、
    ように動作可能である前記コントローラと、
    を含む、電子メモリ装置。
24. 前記コントローラは、
    前記強誘電体メモリセルを選択するために前記選択コンポーネントを活性化し、
    前記強誘電体メモリセルを選択することに少なくとも部分的に基づいてセンスコンデンサを充電するために前記強誘電体メモリセルの前記強誘電体コンデンサを動作する、
    ように動作可能である、請求項２３に記載の電子メモリ装置。
25. 前記コントローラは、前記強誘電体メモリセルの論理値を読み出すためにセンスコンデンサの電圧を参照コンデンサの電圧と比較するように動作可能であり、前記センスコンデンサは前記センスアンプと電子通信する、請求項２３に記載の電子メモリ装置。
26. 強誘電体コンデンサ及び選択コンポーネントを含む強誘電体メモリセルと、
    前記選択コンポーネントとデジット線を介して電子通信するセンスアンプと、
    前記デジット線及び前記センスアンプと電子通信する第１のスイッチングコンポーネントと、
    前記第１のスイッチングコンポーネントと電子通信するオフセットコンデンサと、
    前記デジット線を接地するように第２のスイッチングコンポーネントを動作するための手段と、
    前記デジット線が接地されている間であって、且つ、ｐ型電界効果トランジスタ（ＦＥＴ）を含む前記第１のスイッチングコンポーネントがダイオード構成である間に、前記オフセットコンデンサを放電して前記第１のスイッチングコンポーネントのゲートへ電荷を転送する手段と、
    前記オフセットコンデンサが放電した後に前記センスアンプを活性化するための手段と、
    を含む、電子メモリ装置。
27. 前記強誘電体メモリセルを選択するために前記選択コンポーネントを活性化するための手段と、
    前記強誘電体メモリセルを選択することに少なくとも部分的に基づいてセンスコンデンサを充電するために前記強誘電体メモリセルの前記強誘電体コンデンサを動作するための手段と、
    を更に含む、請求項２６に記載の電子メモリ装置。
28. 前記強誘電体メモリセルの論理値を読み出すためにセンスコンデンサの電圧を参照コンデンサの電圧と比較するための手段を更に含み、前記センスコンデンサは前記センスアンプと電子通信する、請求項２６に記載の電子メモリ装置。