JP6871159B2 - アクティブマトリックス型のｌｅｄ画素駆動回路および画素ｌｅｄ駆動方法 - Google Patents
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Description
本願は、2014年9月19日付出願の米国仮特許出願第62/052,720号の優先権の利益を主張する。本願は、2015年6月5日付出願の米国特許出願第14/732,058号の関連出願である。これらの特許出願の全教示内容は、参照をもって本明細書に取り入れたものとする。
現在、ノートブックＰＣ、スマートフォン、タブレット型コンピューティング端末等のモバイルコンピューティングデバイスは、ビジネスライフおよび私生活の両方において、データを生成、分析、通信および消費するための日常的なツールとなっている。消費者は、高速無線通信技術のユビキタス化に伴ない、ますます容易にデジタル情報にアクセスできることを背景に、モバイルデジタルライフスタイルを享受し続ける。モバイルコンピューティングデバイスのよくある用途として、大量の高解像度コンピュータグラフィックス情報及び動画コンテンツを表示する用途が挙げられ、デバイスにワイヤレスでストリーミングして表示する場合が多い。
典型的にこれらのデバイスはディスプレイ画面を備えているものの、モバイル性を推し進めるため、デバイス自体の物理的サイズは制限されている。そのため、これらのモバイルデバイスで、高解像度の大型ディスプレイのようなより好ましい視覚的体験を再現することは難しい。その他にも、このような種類のデバイスの短所として、ユーザインターフェースがヒトの手に依存する（ヒトの手を使うことを必要とする）点が挙げられる。典型的には、ユーザは、（物理的または仮想的な）キーボードやタッチスクリーンディスプレイを用いてデータの入力や何らかの選択を行うことを求められる。
そのため、今日の消費者は、ヒトの手に依存するモバイルデバイスを補うまたはこれにとって代わる、ハンズフリーで（ヒトの手に依存しないで）、高品質且つ携帯可能な、カラーディスプレイのソリューションを所望している。
そのようなディスプレイのソリューションの一例として、アクティブマトリクス型の発光ダイオード（ＬＥＤ）ディスプレイが挙げられる。アクティブマトリクス型のＬＥＤディスプレイは、それぞれの画素ごとに、ディスプレイ走査期間中に駆動電圧により充電される保持（storage）キャパシタを使用する。キャパシタは、次の走査フレームまで電圧を保持し（store）、次の走査フレームになると、この走査フレームに対応する新たな電圧を保持する。保持された電圧は、画素回路にとって、その一つのフレーム時間のあいだＬＥＤに電流を駆動するための基準となる。駆動される電流の量は、保持された電圧の数値に依存する。
図１に示すアクティブマトリクス型のＬＥＤディスプレイの例では、それぞれの単位画素が、トランジスタ１、トランジスタ２、トランジスタ４、キャパシタ３およびＬＥＤ５で構成される。トランジスタ１のゲートが選択ライン（ＳＬ）を介して選択信号を受け取る一方で、トランジスタ１のソースがＶＤａｔａライン（Ｖデータライン）を介して電圧データ信号を受け取る。トランジスタ１が上記選択信号によってオンにされていると、上記電圧データ信号がトランジスタ２のゲートへと送られる。このデータ信号ＶＤａｔａの電圧レベルがトランジスタ２をオンにすることにより、トランジスタ２を介して駆動電流を生成し、トランジスタ４がオンにされている時間（on time）のあいだＬＥＤ５を点灯させる。
図１の例で示される回路の短所として、ＬＥＤ駆動回路の出力（すなわち、ＬＥＤ駆動電流）が、回路パラメータばらつきの影響を受け易いものであり得る点が挙げられる。このようなパラメータばらつきは、例えば、トランジスタの閾値電圧のばらつき、トランジスタの物理的なゲート幾何配置、形状または幾何寸法（geometry）の幅及び長さのばらつき等を含み得る。画素によって駆動電流に違いがあることは、アクティブマトリクス型のＬＥＤディスプレイでの不均一な照明の原因になりかねない。
本願に記載の実施形態は、画素駆動電流を制御する回路を提供する。この回路は、上記のような駆動回路を生成するのに用いられる製造プロセスに内在するプロセスばらつきの影響を軽減および／または緩和する。この実施形態は、パラレル（並列）及びシリアル（直列）の両方で接続されたトランジスタの組合せで構成される電流制御ブロックを形成することにより、そのような軽減および／または緩和を達成する。この実施形態は、さらに、上記電流制御回路（ブロック）内のそれらトランジスタのうちの多くにわたって又は全てにわたって共通のゲート幾何寸法（geometry size）を維持する。
一態様において、本発明は、所望の画素輝度に対応する電圧を保持するように構成されたキャパシタと、並列及び直列で互いに接続された２つ以上のトランジスタを有する制御ブロックと、を備える単位画素ドライバ回路であり得る。前記制御ブロックは、画素ＬＥＤを流れる、前記キャパシタに保持された前記電圧に対応する電流の量を制御するように構成され得る。前記制御ブロックの前記２つ以上のトランジスタは、共通のゲート幾何寸法を有するように構成され得る。
一実施形態において、前記制御ブロックは、さらに、第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび第４のトランジスタを含み得る。４つ全てのトランジスタが、並列及び直列の両方で互いに接続され得る。前記第１のトランジスタのゲートと前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとが、第１のノードを形成するように互いに電気的に接続され得る。前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第２のノードを形成するように互いに電気的に接続され得る。前記第１のトランジスタのソースと前記第２のトランジスタのソースと前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第３のノードを形成するように互いに電気的に接続され得る。前記第３のトランジスタのソースと前記第４のトランジスタのソースとが、互いに電気的に接続され得る。
一実施形態において、前記単位画素ドライバ回路は、さらに、データトランジスタを備え得る。前記データトランジスタのソースがデータ信号ラインに電気的に接続され得て、前記データトランジスタのドレインが前記第１のノードに電気的に接続され得て、前記データトランジスタのゲートが、選択信号を伝達するように構成された選択ラインに電気的に接続され得る。
他の実施形態において、前記単位画素ドライバは、さらに、ゲーティングトランジスタを備え得る。前記ゲーティングトランジスタのソースが基準電圧に電気的に接続され得て、前記ゲーティングトランジスタのドレインが前記第４のノードに電気的に接続され得て、前記ゲーティングトランジスタのゲートが、イネーブル信号を伝達するように構成されたイネーブルラインに電気的に接続され得る。
他の実施形態において、前記トランジスタは、前記第１のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように、かつ、前記第２のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第３のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第４のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように同じ基板に配置されている。
一実施形態は、さらに、データトランジスタと、ゲーティングトランジスタと、を備える。前記ゲーティングトランジスタおよびデータトランジスタは、前記データトランジスタが前記第１のトランジスタと前記ゲーティングトランジスタとに隣接するように、かつ、前記ゲーティングトランジスタが前記第２のトランジスタと前記データトランジスタとに隣接するように前記基板に配置され得る。
一実施形態において、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記データトランジスタおよび前記ゲーティングトランジスタは、トランジスタ群を形成しており、前記キャパシタが、前記トランジスタ群の周囲に分布している。
他の実施形態において、前記キャパシタは、少なくとも１つのトランジスタを用いて実現されている。前記キャパシタを実現する前記少なくとも１つのトランジスタは、前記制御ブロックの前記２つ以上のトランジスタと共通のゲート幾何寸法を有し得る。
他の態様において、本発明は、並列及び直列で互いに接続された２つ以上のトランジスタを備える単位画素ドライバ回路であり得る。前記２つ以上のトランジスタは、画素ＬＥＤを流れる、当該２つ以上のトランジスタのゲートに印加される信号に対応する電流の量を制御するように構成され得る。前記２つ以上のトランジスタは、一様なパターンで同じ基板上に分布し得る。前記２つ以上のトランジスタは、共通のゲート幾何寸法を有するように構成され得る。一実施形態において、前記一様なパターンは、行及び列のセットである。
さらなる他の態様において、本発明は、画素ＬＥＤを駆動する方法であって、制御信号を、並列及び直列で互いに接続されていて且つ共通のゲート幾何寸法を有するように構成されている２つ以上のトランジスタのブロックに印加する過程を備える方法であり得る。この方法は、さらに、前記画素ＬＥＤを流れる、前記制御信号に対応する電流の量を制御する過程を備え得る。
前述の内容は、添付の図面に示す本発明の例示的な実施形態についての、以下のより詳細な説明から明らかになる。図面では、異なる図をとおして同一の参照符号が同一の構成／構成要素を指すものとする。図面は必ずしも縮尺どおりではなく、むしろ、本発明の実施形態を示すことに重点が置かれている。
以下では、本発明の例示的な実施形態について説明する。
図２は、本発明の一実施形態に従って構成された単位画素回路の図である。
図２の単位画素回路は、６つのトランジスタ１２ａ，１２ｂ，１２ｃ，１２ｄ，１１，１４、キャパシタ１３およびＬＥＤ１５を備える。この例示的な実施形態は画素回路内のＬＥＤを駆動する場合を説明するものであるが、説明する概念は、視覚表示画面を提供するための他の画素構成要素に適用することも可能である。
キャパシタ１３は、後で詳述するように、特定の様式で構築・配置されたトランジスタにより実現され得る。キャパシタ１３は、当該技術分野で知られている代替的な技術を用いて実現されてもよく、例えば、キャパシタ誘電体として酸化物を使用して且つキャパシタプレートとして金属又は高濃度ドープされたシリコンを使用して実現されてもよい。図２では、キャパシタ１３に「×Ｍ」という記載が添えられている。これは、キャパシタ１３が、実際にはＭ個のトランジスタ（Ｍは整数である）で構成され得ることを意味する。
図２のトランジスタ１２ａ，１２ｂ，１２ｃ，１２ｄは、図１のトランジスタ２により実行される機能と同様の機能を提供する。トランジスタ１２ａ，１２ｂ，１２ｃ，１２ｄは、ＬＥＤ１５に供給されるＬＥＤ駆動電流２０を制御する制御ブロックを協働で形成する。ＬＥＤ駆動電流２０の量は、保持キャパシタ１３（図１に示す回路で言えば、保持キャパシタ３）に保持された電圧の数値に依存する。
本明細書においてトランジスタ１１は、データトランジスタと称される。データトランジスタ１１は、当該データトランジスタ１１がオンにされると、ＶＤａｔａライン２２からのデータ信号をトランジスタ１２ａのゲート、トランジスタ１２ｂのゲート、トランジスタ１２ｃのゲート、トランジスタ１２ｄのゲートおよびキャパシタ１３へと伝達する。データトランジスタ１１は、選択ライン２４から印加される選択信号に基づいてオンにされる。「ＶＤａｔａライン２２」のように本明細書で用いられる「ライン」という文言は、信号を伝達することが可能な、導電体（例えば、電線、同軸ケーブル、プリント回路基板の配線等）、光ファイバー、導波管、マイクロストリップ、ストリップライン等のあらゆる物理的媒体のことを指し得る。
本明細書においてトランジスタ１４は、ゲートウェイトランジスタと称される。ゲートウェイトランジスタ１４は、イネーブルライン２６を介して当該ゲートウェイトランジスタのゲートに印加されるイネーブル信号に基づいてＬＥＤ駆動電流２０を制御する。つまり、トランジスタ１４は、イネーブルライン２６を介して伝達されるイネーブル信号に従ってＬＥＤ駆動電流２０のゲーティングを行う（gate）。
トランジスタ１２ａ，１２ｂ，１２ｃ，１２ｄは、図示のように並列接続及び直列接続の両方の意味で接続されている。全てのトランジスタ１２ａ，１２ｂ，１２ｃ，１２ｄのゲート同士は、第１のノードを形成するように全て互いに電気的に接続されており、且つトランジスタ１１のドレインに電気的に接続されている。トランジスタ１２ａのドレインとトランジスタ１２ｂのドレインとは、第２のノードを形成するように互いに電気的に接続されており、且つ基準電圧ＶＤＤに電気的に接続されている。トランジスタ１２ａのソースとトランジスタ１２ｂのソースとは、互いに電気的に接続されており、且つトランジスタ１２ｃのドレインおよびトランジスタ１２ｄのドレインに電気的に接続されている。トランジスタ１２ｃのソースとトランジスタ１２ｄのソースとは、互いに電気的に接続されており、且つトランジスタ１４のドレインに電気的に接続されている。つまり、トランジスタのペア［１２ａ，１２ｂ］とトランジスタのペア［１２ｃ、１２ｄ］の各ペア内においては、２つのトランジスタが並列に接続されていると共に、他のトランジスタのペア［１２ａ，１２ｃ］とトランジスタのペア［１２ｂ、１２ｄ］の各ペア内においては、２つのトランジスタが直列に接続されている。
図２に示す例示的な実施形態では、トランジスタ１２ａ，１２ｂ，１２ｃ，１２ｄが全て１つの同じ基板（例えば、半導体基板等）に配置されており、かつ、それらのトランジスタは実質的に同一の幅及び長さのゲート幾何寸法を有している。他の実施形態では、前記単位画素回路における全てのトランジスタ１２ａ，１２ｂ，１２ｃ，１２ｄ，１１，１４が、実質的に同一の幅及び長さ寸法のゲート幾何寸法で配置されている。どのようなプロセスばらつきであっても、同様の幅及び長さ特徴を有する構成要素では、同様の影響をもたらし得るので、上記のような共通の幅及び長さ寸法は、プロセスばらつきの影響を軽減および／または緩和する役割を果たし得る。
図３に、図１に示す従来技術の回路の例の場合におけるトランジスタのゲート幾何配置および寸法を示す。図示のとおり、トランジスタ１およびトランジスタ４が共通のゲート幾何寸法（すなわち、Ｗ＝ａ，Ｌ＝ｂ）を有する一方で、トランジスタ２のゲート幾何寸法（Ｗ＝ｃ，Ｌ＝ｄ）およびトランジスタ３のゲート幾何寸法（Ｗ＝ｅ，Ｌ＝ｆ；図示せず）は実質的に互いに異なると共に、トランジスタ１，４とも異なる。
図４に、図２に示す単位画素回路の例の場合におけるトランジスタのゲート幾何配置および寸法を示す。例示的なこの実施形態では、ゲート幾何寸法１１０，１２０ａ，１２０ｂ，１２０ｃ，１２０ｄ，１３０，１４０（それぞれ、トランジスタ１１，１２ａ，１２ｂ，１２ｃ，１２ｄ，１３，１４に対応する）が、実質的に同一であり、すなわち、幅＝長さ＝ａ（式中、「ａ」は長さ寸法に沿った距離を定量化した数値である）である。そのような数値の例として、２５ｎｍ又は６．０μｍが挙げられ得る（なお、これらはその数値の性質を示すための、あくまでも考えられ得る数値についての例示に過ぎない。これらの具体的な数値は、本発明をどのように限定することも意図していない）。
図４の例示的な実施形態では、トランジスタが、一様なパターン（この例では、行及び列のグリッド構成）で分布している。代替的な実施形態では、他の分布パターンが用いられ得る。例えば、こうした分布は、他に、同心円状の分布、六角形のハニカムパターン状の分布、平行斜線状のセットでの分布等であり得る。
図示のとおり、トランジスタ１１０はトランジスタ１４０に隣接して配置されており、トランジスタ１２０ａ，１２０ｂ，１２０ｃ，１２０ｄは互いに隣接して配置されている。記載の実施形態では、トランジスタ１３０（トランジスタ１３０のうちの少なくとも一部が、協働で（集合的に）保持キャパシタ１３を形成している）が、自分達以外のトランジスタ１１０，１４０，１２０ａ，１２０ｂ，１２０ｃ，１２０ｄを取り囲む周囲に沿って配置されている。
一部の実施形態において、各々のトランジスタ１３０は、特定の数値の静電容量を示すように構成され得る。トランジスタ１３０をこのように構成する技術は、当該技術分野においてよく知られている。例えば、ゲート−チャネル間静電容量が、特定の静電容量を提供するように利用（access）され得る。あるいは、ゲート−バルク間静電容量が利用され得る。一部の実施形態では、トランジスタ１３０に関する構成及びパラメータが、当該トランジスタ１３０を蓄積（accumulation）モードにするように設定され得る。他の実施形態では、トランジスタ１３０が、反転（inversion）モードに設定され得る。
図２に示す単位画素回路の設計は、特定の静電容量値を有する保持キャパシタ１３を必要とし得る。一部の実施形態において、この特定の静電容量は、トランジスタ１３０の選択的な組合せにより実現され得る。一部の実施形態では、２つ以上のトランジスタ１３０が、合成静電容量が所望の特定の数値となるように直列又は並列構成で電気的に接続され、且つ配置され得る。
本発明を例示的な実施形態を参照しながら具体的に図示・説明したが、当業者であれば、添付の特許請求の範囲に包含された本発明の範囲を逸脱しない範疇で形態や細部に様々な変更を施せることを理解するであろう。
なお、本発明は、実施の態様として以下の内容を含む。
［態様１］
所望の画素輝度に対応する電圧を保持するように構成されたキャパシタと、
並列及び直列で互いに接続された２つ以上のトランジスタを有する制御ブロックであって、画素ＬＥＤを流れる、前記キャパシタに保持された前記電圧に対応する電流の量を制御するように構成されている制御ブロックと、
を備え、
前記制御ブロックの前記２つ以上のトランジスタが、共通のゲート幾何寸法を有するように構成されている、単位画素ドライバ回路。
［態様２］
態様１に記載の単位画素ドライバ回路において、前記制御ブロックが、さらに、第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび第４のトランジスタを含み、４つ全てのトランジスタが並列及び直列の両方で互いに接続されている、単位画素ドライバ回路。
［態様３］
態様２に記載の単位画素ドライバ回路において、（ｉ）前記第１のトランジスタのゲートと前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとが、第１のノードを形成するように互いに電気的に接続されており、（ｉｉ）前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第２のノードを形成するように互いに電気的に接続されており、（ｉｉｉ）前記第１のトランジスタのソースと前記第２のトランジスタのソースと前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第３のノードを形成するように互いに電気的に接続されており、（ｉｖ）前記第３のトランジスタのソースと前記第４のトランジスタのソースとが、互いに電気的に接続されている、単位画素ドライバ回路。
［態様４］
態様３に記載の単位画素ドライバ回路において、さらに、
データトランジスタ、
を備え、前記データトランジスタのソースがデータ信号ラインに電気的に接続されており、前記データトランジスタのドレインが前記第１のノードに電気的に接続されており、前記データトランジスタのゲートが、選択信号を伝達するように構成された選択ラインに電気的に接続されている、単位画素ドライバ回路。
［態様５］
態様３に記載の単位画素ドライバ回路において、さらに、
ゲーティングトランジスタ、
を備え、前記ゲーティングトランジスタのソースが基準電圧に電気的に接続されており、前記ゲーティングトランジスタのドレインが前記第４のノードに電気的に接続されており、前記ゲーティングトランジスタのゲートが、イネーブル信号を伝達するように構成されたイネーブルラインに電気的に接続されている、単位画素ドライバ回路。
［態様６］
態様２に記載の単位画素ドライバ回路において、前記トランジスタは、前記第１のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように、かつ、前記第２のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第３のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第４のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように同じ基板に配置されている、単位画素ドライバ回路。
［態様７］
態様６に記載の単位画素ドライバ回路において、さらに、
データトランジスタと、
ゲーティングトランジスタと、
を備え、
前記データトランジスタが前記第１のトランジスタと前記ゲーティングトランジスタとに隣接するように、かつ、前記ゲーティングトランジスタが前記第２のトランジスタと前記データトランジスタとに隣接するように、ゲーティングトランジスタおよびデータトランジスタが前記基板に配置されている、単位画素ドライバ回路。
［態様８］
態様７に記載の単位画素ドライバ回路において、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記データトランジスタおよび前記ゲーティングトランジスタが、トランジスタ群を形成しており、前記キャパシタが、前記トランジスタ群の周囲に分布している、単位画素ドライバ回路。
［態様９］
態様１に記載の単位画素ドライバ回路において、前記キャパシタが、少なくとも１つのトランジスタを用いて実現されている、単位画素ドライバ回路。
［態様１０］
態様９に記載の単位画素ドライバ回路において、前記キャパシタを実現する前記少なくとも１つのトランジスタが、前記制御ブロックの前記２つ以上のトランジスタと共通のゲート幾何寸法を有する、単位画素ドライバ回路。
［態様１１］
並列及び直列で互いに接続された２つ以上のトランジスタであって、画素ＬＥＤを流れる、当該２つ以上のトランジスタのゲートに印加される信号に対応する電流の量を制御するように構成されている２つ以上のトランジスタ、
を備え、
前記２つ以上のトランジスタが、一様なパターンで同じ基板上に分布しており、
前記２つ以上のトランジスタが、共通のゲート幾何寸法を有するように構成されている、単位画素ドライバ回路。
［態様１２］
態様１１に記載の単位画素ドライバ回路において、前記一様なパターンが、行及び列のセットである、単位画素ドライバ回路。
［態様１３］
態様１１に記載の単位画素ドライバ回路において、前記２つ以上のトランジスタが、さらに、第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび第４のトランジスタを含み、４つ全てのトランジスタが並列及び直列の両方で互いに接続されている、単位画素ドライバ回路。
［態様１４］
態様１３に記載の単位画素ドライバ回路において、（ｉ）前記第１のトランジスタのゲートと前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとが、第１のノードを形成するように互いに電気的に接続されており、（ｉｉ）前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第２のノードを形成するように互いに電気的に接続されており、（ｉｉｉ）前記第１のトランジスタのソースと前記第２のトランジスタのソースと前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第３のノードを形成するように互いに電気的に接続されており、（ｉｖ）前記第３のトランジスタのソースと前記第４のトランジスタのソースとが、互いに電気的に接続されている、単位画素ドライバ回路。
［態様１５］
態様１３に記載の単位画素ドライバ回路において、前記トランジスタは、前記第１のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように、かつ、前記第２のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第３のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第４のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように前記基板に配置されている、単位画素
ドライバ回路。
［態様１６］
態様１１に記載の単位画素ドライバ回路において、前記２つ以上のトランジスタのゲートに印加される前記信号が、電圧である、単位画素ドライバ回路。
［態様１７］
態様１５に記載の単位画素ドライバ回路において、さらに、
前記電圧を保持するように構成されたキャパシタ、
を備え、前記キャパシタが、前記２つ以上のトランジスタのゲートに電気的に接続されている、単位画素ドライバ回路。
［態様１８］
態様１７に記載の単位画素ドライバ回路において、前記キャパシタが、少なくとも１つのトランジスタを用いて実現されている、単位画素ドライバ回路。
［態様１９］
態様９に記載の単位画素ドライバ回路において、前記キャパシタを実現する前記少なくとも１つのトランジスタが、並列及び直列で互いに接続された前記２つ以上のトランジスタと共通のゲート幾何寸法を有する、単位画素ドライバ回路。
［態様２０］
画素ＬＥＤを駆動する方法であって、
制御信号を、並列及び直列で互いに接続されていて且つ共通のゲート幾何寸法を有するように構成されている２つ以上のトランジスタのブロックに印加する過程と、
前記画素ＬＥＤを流れる、前記制御信号に対応する電流の量を制御する過程と、
を備える、方法。
なお、本発明は、実施の態様として以下の内容を含む。
［態様１］
所望の画素輝度に対応する電圧を保持するように構成されたキャパシタと、
並列及び直列で互いに接続された２つ以上のトランジスタを有する制御ブロックであって、画素ＬＥＤを流れる、前記キャパシタに保持された前記電圧に対応する電流の量を制御するように構成されている制御ブロックと、
を備え、
前記制御ブロックの前記２つ以上のトランジスタが、共通のゲート幾何寸法を有するように構成されている、単位画素ドライバ回路。
［態様２］
態様１に記載の単位画素ドライバ回路において、前記制御ブロックが、さらに、第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび第４のトランジスタを含み、４つ全てのトランジスタが並列及び直列の両方で互いに接続されている、単位画素ドライバ回路。
［態様３］
態様２に記載の単位画素ドライバ回路において、（ｉ）前記第１のトランジスタのゲートと前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとが、第１のノードを形成するように互いに電気的に接続されており、（ｉｉ）前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第２のノードを形成するように互いに電気的に接続されており、（ｉｉｉ）前記第１のトランジスタのソースと前記第２のトランジスタのソースと前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第３のノードを形成するように互いに電気的に接続されており、（ｉｖ）前記第３のトランジスタのソースと前記第４のトランジスタのソースとが、互いに電気的に接続されている、単位画素ドライバ回路。
［態様４］
態様３に記載の単位画素ドライバ回路において、さらに、
データトランジスタ、
を備え、前記データトランジスタのソースがデータ信号ラインに電気的に接続されており、前記データトランジスタのドレインが前記第１のノードに電気的に接続されており、前記データトランジスタのゲートが、選択信号を伝達するように構成された選択ラインに電気的に接続されている、単位画素ドライバ回路。
［態様５］
態様３に記載の単位画素ドライバ回路において、さらに、
ゲーティングトランジスタ、
を備え、前記ゲーティングトランジスタのソースが基準電圧に電気的に接続されており、前記ゲーティングトランジスタのドレインが前記第４のノードに電気的に接続されており、前記ゲーティングトランジスタのゲートが、イネーブル信号を伝達するように構成されたイネーブルラインに電気的に接続されている、単位画素ドライバ回路。
［態様６］
態様２に記載の単位画素ドライバ回路において、前記トランジスタは、前記第１のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように、かつ、前記第２のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第３のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第４のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように同じ基板に配置されている、単位画素ドライバ回路。
［態様７］
態様６に記載の単位画素ドライバ回路において、さらに、
データトランジスタと、
ゲーティングトランジスタと、
を備え、
前記データトランジスタが前記第１のトランジスタと前記ゲーティングトランジスタとに隣接するように、かつ、前記ゲーティングトランジスタが前記第２のトランジスタと前記データトランジスタとに隣接するように、ゲーティングトランジスタおよびデータトランジスタが前記基板に配置されている、単位画素ドライバ回路。
［態様８］
態様７に記載の単位画素ドライバ回路において、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記データトランジスタおよび前記ゲーティングトランジスタが、トランジスタ群を形成しており、前記キャパシタが、前記トランジスタ群の周囲に分布している、単位画素ドライバ回路。
［態様９］
態様１に記載の単位画素ドライバ回路において、前記キャパシタが、少なくとも１つのトランジスタを用いて実現されている、単位画素ドライバ回路。
［態様１０］
態様９に記載の単位画素ドライバ回路において、前記キャパシタを実現する前記少なくとも１つのトランジスタが、前記制御ブロックの前記２つ以上のトランジスタと共通のゲート幾何寸法を有する、単位画素ドライバ回路。
［態様１１］
並列及び直列で互いに接続された２つ以上のトランジスタであって、画素ＬＥＤを流れる、当該２つ以上のトランジスタのゲートに印加される信号に対応する電流の量を制御するように構成されている２つ以上のトランジスタ、
を備え、
前記２つ以上のトランジスタが、一様なパターンで同じ基板上に分布しており、
前記２つ以上のトランジスタが、共通のゲート幾何寸法を有するように構成されている、単位画素ドライバ回路。
［態様１２］
態様１１に記載の単位画素ドライバ回路において、前記一様なパターンが、行及び列のセットである、単位画素ドライバ回路。
［態様１３］
態様１１に記載の単位画素ドライバ回路において、前記２つ以上のトランジスタが、さらに、第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび第４のトランジスタを含み、４つ全てのトランジスタが並列及び直列の両方で互いに接続されている、単位画素ドライバ回路。
［態様１４］
態様１３に記載の単位画素ドライバ回路において、（ｉ）前記第１のトランジスタのゲートと前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとが、第１のノードを形成するように互いに電気的に接続されており、（ｉｉ）前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第２のノードを形成するように互いに電気的に接続されており、（ｉｉｉ）前記第１のトランジスタのソースと前記第２のトランジスタのソースと前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第３のノードを形成するように互いに電気的に接続されており、（ｉｖ）前記第３のトランジスタのソースと前記第４のトランジスタのソースとが、互いに電気的に接続されている、単位画素ドライバ回路。
［態様１５］
態様１３に記載の単位画素ドライバ回路において、前記トランジスタは、前記第１のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように、かつ、前記第２のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第３のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第４のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように前記基板に配置されている、単位画素
ドライバ回路。
［態様１６］
態様１１に記載の単位画素ドライバ回路において、前記２つ以上のトランジスタのゲートに印加される前記信号が、電圧である、単位画素ドライバ回路。
［態様１７］
態様１５に記載の単位画素ドライバ回路において、さらに、
前記電圧を保持するように構成されたキャパシタ、
を備え、前記キャパシタが、前記２つ以上のトランジスタのゲートに電気的に接続されている、単位画素ドライバ回路。
［態様１８］
態様１７に記載の単位画素ドライバ回路において、前記キャパシタが、少なくとも１つのトランジスタを用いて実現されている、単位画素ドライバ回路。
［態様１９］
態様９に記載の単位画素ドライバ回路において、前記キャパシタを実現する前記少なくとも１つのトランジスタが、並列及び直列で互いに接続された前記２つ以上のトランジスタと共通のゲート幾何寸法を有する、単位画素ドライバ回路。
［態様２０］
画素ＬＥＤを駆動する方法であって、
制御信号を、並列及び直列で互いに接続されていて且つ共通のゲート幾何寸法を有するように構成されている２つ以上のトランジスタのブロックに印加する過程と、
前記画素ＬＥＤを流れる、前記制御信号に対応する電流の量を制御する過程と、
を備える、方法。
Claims (17)
- 所望の画素輝度に対応する電圧を保持するように構成されたキャパシタであって、構成トランジスタの相互に接続された組合せを含むキャパシタと、
それぞれがゲートを有する２つ以上のトランジスタを有し、前記２つ以上のトランジスタが少なくとも並列または直列で互いに接続された制御ブロックであって、画素ＬＥＤを流れる電流の量を制御して、前記キャパシタに保持された前記電圧に対応させるように構成され、前記キャパシタの第１端子が供給電圧に電気的に直接接続され、前記キャパシタの第２端子が当該制御ブロックの入力部に直接接続されている制御ブロックと、を備え、
当該制御ブロックの前記入力部が、前記２つ以上のトランジスタの全てのゲートと電気的に接続されており、
前記制御ブロックの前記２つ以上のトランジスタおよび前記構成トランジスタを含む全てのトランジスタが、共通のゲート幾何寸法を有するように構成され、前記ゲート幾何寸法はゲートの長さおよび幅であって、前記ゲートの長さおよび幅は等しい、単位画素ドライバ回路。 - 請求項１に記載の単位画素ドライバ回路において、前記制御ブロックが、さらに、第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび第４のトランジスタを含み、
（ｉ）前記第１のトランジスタのゲートと前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとが、第１のノードを形成するように互いに電気的に接続されており、
（ｉｉ）前記第１のトランジスタのドレインと前記第２のトランジスタのドレインとが、第２のノードを形成するように互いに電気的に接続されており、
（ｉｉｉ）前記第１のトランジスタのソースと前記第２のトランジスタのソースと前記第３のトランジスタのドレインと前記第４のトランジスタのドレインとが、第３のノードを形成するように互いに電気的に接続されており、
（ｉｖ）前記第３のトランジスタのソースと前記第４のトランジスタのソースとが、第４のノードを形成するように互いに電気的に接続されている、単位画素ドライバ回路。 - 請求項２に記載の単位画素ドライバ回路において、さらに、
データトランジスタ、
を備え、前記データトランジスタのソースがデータ信号ラインに電気的に接続されており、前記データトランジスタのドレインが前記第１のノードに電気的に接続されており、前記データトランジスタのゲートが、選択信号を伝達するように構成された選択ラインに電気的に接続されている、単位画素ドライバ回路。 - 請求項２に記載の単位画素ドライバ回路において、さらに、
ゲーティングトランジスタ、
を備え、前記ゲーティングトランジスタのソースがグランド電圧に電気的に接続されており、前記ゲーティングトランジスタのドレインが前記第４のノードに電気的に接続されており、前記ゲーティングトランジスタのゲートが、イネーブル信号を伝達するように構成されたイネーブルラインに電気的に接続されている、単位画素ドライバ回路。 - 請求項２に記載の単位画素ドライバ回路において、前記トランジスタは、前記第１のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように、かつ、前記第２のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第３のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第４のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように同じ基板に配置されている、単位画素ドライバ回路。
- 請求項５に記載の単位画素ドライバ回路において、さらに、
データトランジスタと、
ゲーティングトランジスタと、
を備え、
前記データトランジスタが前記第１のトランジスタと前記ゲーティングトランジスタとに隣接するように、かつ、前記ゲーティングトランジスタが前記第２のトランジスタと前記データトランジスタとに隣接するように、ゲーティングトランジスタおよびデータトランジスタが前記基板に配置されている、単位画素ドライバ回路。 - 請求項６に記載の単位画素ドライバ回路において、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、前記第４のトランジスタ、前記データトランジスタおよび前記ゲーティングトランジスタが、トランジスタ群を形成しており、前記キャパシタが、前記トランジスタ群の周囲に分布している、単位画素ドライバ回路。
- 請求項１に記載の単位画素ドライバ回路において、前記キャパシタが、少なくとも２つの構成トランジスタを用いて実現されている、単位画素ドライバ回路。
- 請求項８に記載の単位画素ドライバ回路において、前記キャパシタを実現する前記少なくとも２つの構成トランジスタが、前記制御ブロックの前記２つ以上のトランジスタと共通のゲート幾何寸法を有する、単位画素ドライバ回路。
- 所望の画素輝度に対応する電圧を保持するように構成されたキャパシタであって、構成トランジスタの相互に接続された組合せを含み、かつ第１端子および第２端子を有し、当該キャパシタの当該第１端子は供給電圧に電気的に直接接続されているキャパシタと、
第１トランジスタゲート、第１トランジスタドレインおよび第１トランジスタソースを有する第１のトランジスタと、
第２トランジスタゲート、第２トランジスタドレインおよび第２トランジスタソースを有する第２のトランジスタと、
第３トランジスタゲート、第３トランジスタドレインおよび第３トランジスタソースを有する第３のトランジスタと、
第４トランジスタゲート、第４トランジスタドレインおよび第４トランジスタソースを有する第４のトランジスタと、
を備え、
前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタと前記第４のトランジスタとは、
（ｉ）前記第１トランジスタドレインが前記第２トランジスタドレインに電気的に直接接続され、
（ｉｉ）前記第１トランジスタソースが前記第２トランジスタソースに電気的に直接接続され、
（ｉｉｉ）前記第３トランジスタドレインが前記第４トランジスタドレインに電気的に直接接続され、
（ｉｖ）前記第３トランジスタソースが前記第４トランジスタソースに電気的に直接接続され、
（ｖ）前記第１トランジスタソースと前記第２トランジスタソースと前記第３トランジスタドレインと前記第４トランジスタドレインとが、互いに電気的に接続され、
（ｖｉ）第１トランジスタゲートと第２トランジスタゲートと第３トランジスタゲートと第４トランジスタゲートとが、互いに電気的に接続されて、前記キャパシタの前記第２端子に接続されるように構成されており、
前記第１のトランジスタと前記第２のトランジスタと前記第３のトランジスタと前記第４のトランジスタとは、画素ＬＥＤを流れる電流の量であって、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４のトランジスタのゲートとに印加される信号に対応する電流の量を制御するように構成されており、
前記構成トランジスタならびに前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタが、一様なパターンで同じ基板上に分布しており、共通のゲート幾何寸法を有するように構成されている、単位画素ドライバ回路。 - 請求項１０に記載の単位画素ドライバ回路において、前記一様なパターンが、行及び列のセットである、単位画素ドライバ回路。
- 請求項１０に記載の単位画素ドライバ回路において、前記トランジスタは、前記第１のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように、かつ、前記第２のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第３のトランジスタが前記第１のトランジスタと前記第４のトランジスタとに隣接するように、かつ、前記第４のトランジスタが前記第２のトランジスタと前記第３のトランジスタとに隣接するように前記基板に配置されている、単位画素ドライバ回路。
- 請求項１０に記載の単位画素ドライバ回路において、前記第１トランジスタゲート、前記第２トランジスタゲート、前記第３トランジスタゲートおよび前記第４トランジスタゲートに印加される前記信号が、電圧である、単位画素ドライバ回路。
- 請求項１２に記載の単位画素ドライバ回路において、さらに、前記電圧を保持するように構成されたキャパシタを備え、前記キャパシタが、前記第１トランジスタゲート、前記第２トランジスタゲート、前記第３トランジスタゲートおよび前記第４トランジスタゲートに電気的に接続されている、単位画素ドライバ回路。
- 請求項１４に記載の単位画素ドライバ回路において、前記キャパシタが、少なくとも２つの構成トランジスタを用いて実現されている、単位画素ドライバ回路。
- 請求項１５に記載の単位画素ドライバ回路において、前記キャパシタを実現する前記少なくとも２つの構成トランジスタが、並列及び直列で互いに接続された前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタと共通のゲート幾何寸法を有する、単位画素ドライバ回路。
- 画素ＬＥＤを駆動する方法であって、
所望の画素輝度に対応する電圧を保持するように構成されたキャパシタであって、構成トランジスタの相互に接続された組合せを含み、かつ第１端子および第２端子を有し、当該キャパシタの当該第１端子が供給電圧に電気的に直接接続されているキャパシタを用意する過程と、
所望の画素輝度に対応する前記電圧を、前記第２端子を通して、制御ブロックに印加する過程と、
前記画素ＬＥＤを流れる、前記所望の画素輝度に対応する前記電圧に対応する電流の量を制御する過程と、を備え、
前記制御ブロックは、
第１トランジスタゲート、第１トランジスタドレインおよび第１トランジスタソースを有する第１のトランジスタと、
第２トランジスタゲート、第２トランジスタドレインおよび第２トランジスタソースを有する第２のトランジスタと、
第３トランジスタゲート、第３トランジスタドレインおよび第３トランジスタソースを有する第３のトランジスタと、
第４トランジスタゲート、第４トランジスタドレインおよび第４トランジスタソースを有する第４のトランジスタと、
を備え、
（ｉ）前記第１トランジスタドレインが前記第２トランジスタドレインに電気的に直接接続され、
（ｉｉ）前記第１トランジスタソースが前記第２トランジスタソースに電気的に直接接続され、
（ｉｉｉ）前記第３トランジスタドレインが前記第４トランジスタドレインに電気的に直接接続され、
（ｉｖ）前記第３トランジスタソースが前記第４トランジスタソースに電気的に直接接続され、
（ｖ）前記第１トランジスタソースと前記第２トランジスタソースと前記第３トランジスタドレインと前記第４トランジスタドレインとが、互いに電気的に直接接続され、
（ｖｉ）前記第１トランジスタゲート、前記第２トランジスタゲート、前記第３トランジスタゲートおよび前記第４トランジスタゲートが互いに電気的に接続されて、前記キャパシタの前記第２端子に接続され、
（ｖｉｉ）前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタが、前記構成トランジスタと共通のゲート幾何寸法を有するように構成されている制御ブロックである、方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201462052720P | 2014-09-19 | 2014-09-19 | |
| US62/052,720 | 2014-09-19 | ||
| PCT/US2015/044796 WO2016043873A1 (en) | 2014-09-19 | 2015-08-12 | Active matrix led pixel driving circuit and layout method |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2017533457A JP2017533457A (ja) | 2017-11-09 |
| JP2017533457A5 JP2017533457A5 (ja) | 2018-08-30 |
| JP6871159B2 true JP6871159B2 (ja) | 2021-05-12 |
Family
ID=54011081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017515215A Active JP6871159B2 (ja) | 2014-09-19 | 2015-08-12 | アクティブマトリックス型のｌｅｄ画素駆動回路および画素ｌｅｄ駆動方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9858858B2 (ja) |
| JP (1) | JP6871159B2 (ja) |
| KR (1) | KR102395067B1 (ja) |
| CN (1) | CN107077819B (ja) |
| WO (1) | WO2016043873A1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107077819B (zh) | 2014-09-19 | 2020-02-11 | 寇平公司 | 有源矩阵led像素驱动电路及布局方法 |
| US10381335B2 (en) | 2014-10-31 | 2019-08-13 | ehux, Inc. | Hybrid display using inorganic micro light emitting diodes (uLEDs) and organic LEDs (OLEDs) |
| US10381332B2 (en) | 2014-10-31 | 2019-08-13 | eLux Inc. | Fabrication method for emissive display with light management system |
| US10242977B2 (en) | 2014-10-31 | 2019-03-26 | eLux, Inc. | Fluid-suspended microcomponent harvest, distribution, and reclamation |
| US10418527B2 (en) | 2014-10-31 | 2019-09-17 | eLux, Inc. | System and method for the fluidic assembly of emissive displays |
| US9825202B2 (en) | 2014-10-31 | 2017-11-21 | eLux, Inc. | Display with surface mount emissive elements |
| US10535640B2 (en) | 2014-10-31 | 2020-01-14 | eLux Inc. | System and method for the fluidic assembly of micro-LEDs utilizing negative pressure |
| US10543486B2 (en) | 2014-10-31 | 2020-01-28 | eLux Inc. | Microperturbation assembly system and method |
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| US10236279B2 (en) | 2014-10-31 | 2019-03-19 | eLux, Inc. | Emissive display with light management system |
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| TWI801736B (zh) * | 2020-06-03 | 2023-05-11 | 大陸商北京集創北方科技股份有限公司 | 電路佈局結構、led顯示驅動晶片、led顯示裝置、及資訊處理裝置 |
| TW202244884A (zh) * | 2021-04-30 | 2022-11-16 | 日商半導體能源研究所股份有限公司 | 顯示裝置 |
| CN216623636U (zh) * | 2021-12-15 | 2022-05-27 | 昆山国显光电有限公司 | 显示面板及显示装置 |
| US11568816B1 (en) * | 2022-02-03 | 2023-01-31 | Meta Platforms Technologies, Llc | Burn-in compensation scheme for light-emitting diode based displays |
| US11568813B1 (en) | 2022-05-10 | 2023-01-31 | Meta Platforms Technologies, Llc | Pixel level burn-in compensation for light-emitting diode based displays |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228696B1 (en) * | 1998-11-05 | 2001-05-08 | Vantis Corporation | Semiconductor-oxide-semiconductor capacitor formed in integrated circuit |
| JP4112248B2 (ja) * | 2002-03-08 | 2008-07-02 | 株式会社半導体エネルギー研究所 | 発光装置、電子機器 |
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| JP2004126106A (ja) * | 2002-10-01 | 2004-04-22 | Sanyo Electric Co Ltd | エレクトロルミネッセンス表示装置 |
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| JP5381836B2 (ja) * | 2010-03-17 | 2014-01-08 | カシオ計算機株式会社 | 画素回路基板、表示装置、電子機器、及び表示装置の製造方法 |
| US8400746B1 (en) * | 2010-11-30 | 2013-03-19 | Integrated Device Technology, Inc. | Bypass capacitor with reduced leakage current and power-down control |
| CN107077819B (zh) | 2014-09-19 | 2020-02-11 | 寇平公司 | 有源矩阵led像素驱动电路及布局方法 |
-
2015
- 2015-08-12 CN CN201580050786.0A patent/CN107077819B/zh active Active
- 2015-08-12 JP JP2017515215A patent/JP6871159B2/ja active Active
- 2015-08-12 US US14/824,244 patent/US9858858B2/en active Active
- 2015-08-12 WO PCT/US2015/044796 patent/WO2016043873A1/en not_active Ceased
- 2015-08-12 KR KR1020177010396A patent/KR102395067B1/ko active Active
Also Published As
| Publication number | Publication date |
|---|---|
| WO2016043873A1 (en) | 2016-03-24 |
| US20160086534A1 (en) | 2016-03-24 |
| JP2017533457A (ja) | 2017-11-09 |
| KR102395067B1 (ko) | 2022-05-04 |
| US9858858B2 (en) | 2018-01-02 |
| CN107077819B (zh) | 2020-02-11 |
| CN107077819A (zh) | 2017-08-18 |
| KR20170057367A (ko) | 2017-05-24 |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
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|
| R150 | Certificate of patent or registration of utility model |
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|
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