JP6878342B2

JP6878342B2 - 半導体装置

Info

Publication number: JP6878342B2
Application number: JP2018050137A
Authority: JP
Inventors: 順之戸田; 山本　武志; 武志山本; 慎二河原; 和章山浦; 石川　隆司; 隆司石川
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2018-03-16
Filing date: 2018-03-16
Publication date: 2021-05-26
Anticipated expiration: 2038-03-16
Also published as: US10825771B2; JP2019161192A; US20190287917A1

Description

実施形態は、半導体装置に関する。

半導体装置を製造する際に、水素シンター処理を行う場合がある。水素シンター処理により、シリコンとシリコン酸化物との界面に存在するダングリングボンドが水素原子によって終端され、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）等の信頼性が向上することが知られている。一方、水素シンター処理により、素子の特性が変化することもある。

特開平９−２９３８６９号公報

実施形態の目的は、素子の特性が優れた半導体装置を提供することである。

実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、少なくとも前記絶縁膜の下層部分に配置された第１素子と、少なくとも前記絶縁膜の下層部分に配置された第２素子と、前記半導体基板上に設けられ、前記絶縁膜の材料よりも水素が通過しにくい材料からなり、前記半導体基板と共に前記第２素子を囲み、前記第１素子を囲まない水素バリア部材と、を備える。

（ａ）は第１の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。（ａ）〜（ｄ）は、第１の実施形態における素子の具体例を示す断面図である。（ａ）は第２の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。（ａ）は第３の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法を示す断面図である。

（第１の実施形態）
以下、第１の実施形態について説明する。
図１（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。

図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、例えばシリコン（Ｓｉ）からなる半導体基板１０が設けられており、半導体基板１０上には、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜１２が設けられている。また、半導体装置１においては、水素シンター処理が施された領域Ｒ１と、水素シンター処理が実質的に施されていない領域Ｒ２が存在する。図１（ａ）において、層間絶縁膜１２は図示を省略されている。

図１（ａ）及び（ｂ）においては、図を明確にするために、ＸＹＺ直交座標を表示する。半導体基板１０及び層間絶縁膜１２の配列方向を「Ｚ方向」とし、半導体基板１０と層間絶縁膜１２との界面に平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とする。後述する他の図についても同様である。また、説明の便宜上、Ｚ方向のうち、半導体基板１０から層間絶縁膜１２に向かう方向を「上」といい、その反対方向を「下」という。

領域Ｒ１には、素子２０が設けられている。素子２０は、半導体基板１０の上層部分及び層間絶縁膜１２の下層部分にわたって形成されているか、又は、層間絶縁膜１２の下層部分に形成されている。素子２０は、例えばトランジスタであり、例えばＭＯＳＦＥＴである。素子２０は水素シンター処理を受けているため、例えば、シリコンとシリコン酸化物との界面において、ダングリングボンドの多くが水素原子によって終端されている。

領域Ｒ１において、層間絶縁膜１２内には、コンタクト２１、配線２２、ビア２３、及び、配線２４が設けられている。例えば、素子２０はコンタクト２１に接続されており、コンタクト２１は配線２２に接続されており、配線２２はビア２３に接続されており、ビア２３は配線２４に接続されている。なお、図１（ａ）においては、コンタクト２１、配線２２、ビア２３、及び、配線２４は図示が省略されている。

領域Ｒ２には、素子３０が設けられている。素子３０も、半導体基板１０の上層部分及び層間絶縁膜１２の下層部分にわたって配置されているか、又は、層間絶縁膜１２の下層部分に配置されている。素子３０は、例えば、トランジスタ、抵抗素子、又は、メモリ素子である。素子３０は水素シンター処理を実質的に受けていないため、素子２０と比較して、シリコンとシリコン酸化物との界面におけるダングリングボンドのうち、水素原子によって終端されていないダングリングボンドの割合が高い。

領域Ｒ２において、層間絶縁膜１２内には、コンタクト３１、配線３２、ビア３３、及び、配線３４が設けられている。例えば、素子３０はコンタクト３１に接続されており、コンタクト３１は配線３２に接続されており、配線３２はビア３３に接続されており、ビア３３は配線３４に接続されている。なお、図１（ａ）においては、コンタクト３１、配線３２、ビア３３、及び、配線３４は図示が省略されている。

そして、領域Ｒ２においては、半導体基板１０上に水素バリア部材４０が設けられている。水素バリア部材４０においては、上方から見て素子３０を囲む枠状の側壁４１と、矩形の板状の天板４２が設けられている。天板４２は配線３２上に配置され、配線３２に接しており、ビア３３が天板４２を貫通している。天板４２の下面は側壁４１の上端に接している。このため、側壁４１及び天板４２からなる水素バリア部材４０の形状は、下面が開口した直方体の箱形である。水素バリア部材４０の下面は半導体基板１０によって塞がれている。

この結果、水素バリア部材４０は、半導体基板１０と共に、素子３０を囲んでいる。一方、素子２０は水素バリア部材４０の外部に配置されているため、水素バリア部材４０は素子２０を囲んでいない。なお、「囲む」とは、実質的に囲んでいればよく、隙間無く密閉していてもよく、わずかな隙間があってもよい。例えば、半導体基板１０と水素バリア部材４０との間には、薄いゲート絶縁膜が介在していてもよく、水素バリア部材４０の一部は、半導体基板１０の上層部分に形成されたＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）上に乗り上げていてもよい。また、配線又はビア等の金属部材が水素バリア部材４０を貫通していてもよい。一例では、水素バリア部材４０の幅、すなわち、Ｘ方向及びＹ方向における長さは、数μｍ〜数百μｍであり、高さ、すなわち、Ｚ方向における長さは、数百ｎｍ〜数μｍである。

側壁４１は金属からなる。側壁４１は下部４３及び上部４４から構成されており、上部４４の幅は下部４３の幅よりも広い。図１（ａ）において、上部４４は図示が省略されている。下部４３はコンタクト２１及び３１と同時に形成されたものであり、下部４３の組成はコンタクト２１及び３１の組成とほぼ同じである。上部４４は配線２２及び３２と同時に形成されたものであり、上部４４の組成は配線２２及び３２の組成とほぼ同じである。また、天板４２はシリコン窒化物（ＳｉＮ）からなる。金属及びシリコン窒化物は、シリコン酸化物よりも水素が通過しにくい。このため、水素バリア部材４０は、層間絶縁膜１２よりも、単位厚さ当たりの水素の透過率が低い。なお、ビア３３は天板４２を貫通しているが、ビア３３も金属からなるため、水素は通過しにくい。

次に、本実施形態の効果について説明する。
図１（ｂ）に示す破線の矢印は、水素の移動を模式的に表している。
本実施形態に係る半導体装置１を製造する際には、素子２０、素子３０、水素バリア部材４０及び層間絶縁膜１２等を形成した後に、高温の水素雰囲気に曝し、水素シンター処理を行う。このとき、水素イオン（Ｈ^＋）は層間絶縁膜１２内を通過し、素子２０に到達する。これにより、素子２０において、シリコンとシリコン酸化物との界面に存在するダングリングボンドが水素によって終端される。この結果、素子２０の信頼性が向上する。

一方、層間絶縁膜１２内に侵入した水素は、水素バリア部材４０及び半導体基板１０によって移動を阻止されるため、素子３０には殆ど到達しない。このため、水素の結合に起因して素子３０の特性が変化することを抑制できる。この結果、素子３０については、設計通りの特性を得ることができる。このように、本実施形態によれば、素子２０と素子３０の特性を、要求に応じてそれぞれ適正化することができる。

また、本実施形態によれば、水素バリア部材４０の側壁４１の下部４３はコンタクト２１及び３１と同時に形成することができ、上部４４は配線２２及び３２と同時に形成することができる。このため、水素バリア部材４０を形成することによる製造コストの増加を抑えることができる。

次に、本実施形態における素子の具体例について、説明する。
図２（ａ）は素子２０の具体例を示す断面図であり、（ｂ）〜（ｄ）は素子３０の具体例を示す断面図である。
なお、素子２０及び素子３０の種類は、以下の具体例には限定されない。

図２（ａ）に示すように、水素シンター処理が施された素子２０は、例えば、ＭＯＳＦＥＴ２０ａであってもよい。ＭＯＳＦＥＴ２０ａは、例えばロジック回路を構成していてもよい。ＭＯＳＦＥＴ２０ａにおいては、半導体基板１０の上層部分にＳＴＩ２５が形成されており、ＳＴＩ２５によって囲まれたアクティブエリア２６内に、一対のソース・ドレイン領域２７が相互に離隔して形成されている。

層間絶縁膜１２の下層部分であってアクティブエリア２６上には、シリコン酸化物からなるゲート絶縁膜２８が設けられており、その上にはゲート電極２９が設けられている。ソース・ドレイン領域２７及びゲート電極２９は、それぞれコンタクト２１に接続されている。ＭＯＳＦＥＴ２０ａにおいては、水素シンター処理により、アクティブエリア２６とゲート絶縁膜２８との界面においてダングリングボンドが終端されている。このため、ＭＯＳＦＥＴ２０ａは特性の経時変化が少なく、信頼性が高い。

図２（ｂ）に示すように、水素シンター処理が施されていない素子３０は、例えば、ＭＯＳＦＥＴ３０ａであってもよい。ＭＯＳＦＥＴ３０ａは、例えばロジック回路以外の回路を構成していてもよい。ＭＯＳＦＥＴ３０ａの構成は、ＭＯＳＦＥＴ２０ａと同様である。ＭＯＳＦＥＴ３０ａは実質的に水素シンター処理を受けていないため、水素シンター処理に起因する閾値の変動が抑制されている。このため、ＭＯＳＦＥＴ３０ａは設計通りの閾値を示す。

図２（ｃ）に示すように、素子３０は、例えば、メモリ素子３０ｂであってもよい。メモリ素子３０ｂにおいては、アクティブエリア２６上に、複数の積層体３５が設けられている。各積層体３５においては、トンネル絶縁膜３６、浮遊ゲート電極３７、ブロック絶縁膜３８及び制御ゲート電極３９がこの順に積層されている。アクティブエリア２６の両端部は、コンタクト３１に接続されている。メモリ素子３０ｂは実質的に水素シンター処理を受けていないため、水素シンター処理に起因する閾値の変動が抑制されている。このため、メモリ素子３０ｂは設計通りに動作する。

図２（ｄ）に示すように、素子３０は、例えば、抵抗素子３０ｃであってもよい。抵抗素子３０ｃにおいては、半導体基板１０の上層部分にＳＴＩ２５が設けられており、その上に、例えばポリシリコンからなる抵抗部材１４が設けられている。抵抗部材１４の両端部はそれぞれコンタクト３１に接続されている。抵抗素子３０ｃは実質的に水素シンター処理を受けていないため、水素シンター処理に起因するポリシリコンの抵抗率の変動が抑制されている。このため、抵抗素子３０ｃは設計通りの抵抗値を示す。

（第２の実施形態）
次に、第２の実施形態について説明する。
図３（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。

図３（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１（ａ）及び（ｂ）参照）と比較して、水素バリア部材５０の構成が異なっている。半導体装置２における水素バリア部材以外の構成は、第１の実施形態に係る半導体装置１と同様である。すなわち、領域Ｒ１には素子２０等が設けられており、領域Ｒ２には素子３０等が設けられている。

水素バリア部材５０は半導体基板１０上に設けられており、その形状は下面が開口した略直方体の箱形である。水素バリア部材５０の下面は半導体基板１０によって塞がれている。水素バリア部材５０は、シリコン窒化物により一体的に形成されている。従って、水素バリア部材５０は、層間絶縁膜１２の材料であるシリコン酸化物よりも、水素が通過しにくい材料によって形成されている。水素バリア部材５０及び半導体基板１０は素子３０を囲んでいる。一方、水素バリア部材５０は素子２０（図１（ａ）及び（ｂ）参照）を囲んでいない。

本実施形態によっても、前述の第１の実施形態と同様に、水素バリア部材５０が水素をブロックすることにより、領域Ｒ１に配置された素子２０には水素シンター処理を施し、領域Ｒ２に配置された素子３０には実質的に水素シンター処理を施さないことができる。この結果、素子２０及び素子３０の特性を、それぞれ適正化することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

（第３の実施形態）
次に、第３の実施形態について説明する。
図４（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
本実施形態は、前述の第１の実施形態と第２の実施形態を組み合わせた例である。

図４（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置３においては、領域Ｒ２に水素バリア部材６０が設けられている。半導体装置３における水素バリア部材以外の構成は、第１の実施形態と同様である。すなわち、領域Ｒ１には素子２０（図１（ａ）及び（ｂ）参照）等が設けられており、領域Ｒ２には素子３０等が設けられている。

水素バリア部材６０は半導体基板１０上に設けられている。水素バリア部材６０においては、金属からなり、上方から見て素子３０を囲む枠状の側壁６１と、シリコン窒化物により一体的に形成され、素子３０及び側壁６１を囲む箱状部材６２が設けられている。

側壁６１の構成は、第１の実施形態における側壁４１（図１（ａ）及び（ｂ）参照）の構成と同様である。すなわち、側壁６１は下部６３及び上部６４から構成されており、上部６４の幅は下部６３の幅よりも広い。下部６３はコンタクト２１及び３１と同時に形成されたものであり、下部６３の組成はコンタクト２１及び３１の組成とほぼ同じである。上部６４は配線２２及び３２と同時に形成されたものであり、上部６４の組成は配線２２及び３２の組成とほぼ同じである。

箱状部材６２の構成は、第２の実施形態における水素バリア部材５０（図３（ａ）及び（ｂ）参照）の構成と同様である。すなわち、箱状部材６２には、４枚の側板６５及び１枚の天板６６が一体的に設けられており、これにより、箱状部材６２の形状は下面が開口した直方体の箱形となっている。箱状部材６２の開口した下面は半導体基板１０によって塞がれている。上方から見て、側板６５は側壁６１を囲む位置に配置されている。天板６６は配線３２上及び側壁６１上に配置されており、配線３２の上面及び側壁６１の上面に接している。また、ビア３３は天板６６を貫通している。このように、水素バリア部材６０は、層間絶縁膜１２の材料であるシリコン酸化物よりも水素が通過しにくい材料からなり、半導体基板１０と共に素子３０を囲み、素子２０を囲まない。

本実施形態によれば、素子３０が側壁６１及び箱状部材６２によって二重に囲まれているため、素子３０への水素の到達をより効果的に抑制することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

（第４の実施形態）
次に、第４の実施形態について説明する。
本実施形態は、前述の第３の実施形態に係る半導体装置の製造方法である。
図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。

先ず、図５（ａ）に示すように、半導体基板１０上にシリコン酸化物（ＳｉＯ）からなる層間絶縁膜１２ａを形成すると共に、領域Ｒ１に素子２０を形成し、領域Ｒ２に素子３０を形成する。また、領域Ｒ１に、コンタクト２１及び配線２２を形成し、領域Ｒ２に、コンタクト３１、配線３２、側壁６１を形成する。側壁６１は素子３０を囲むように配置する。コンタクト２１、コンタクト３１及び側壁６１の下部６３は同時に形成する。また、配線２２、配線３２及び側壁６１の上部６４は同時に形成する。配線２２、配線３２及び上部６４は、層間絶縁膜１２ａの上面において露出している。

次に、図５（ｂ）に示すように、層間絶縁膜１２ａ上にレジスト膜７１を形成する。レジスト膜７１には、開口部７２を形成する。上方から見て、開口部７２の形状は、領域Ｒ２の外縁に沿い、素子３０及び側壁６１を囲む枠状とする。次に、レジスト膜７１をマスクとして、層間絶縁膜１２ａをエッチングする。これにより、層間絶縁膜１２ａにトレンチ７３が形成される。トレンチ７３は半導体基板１０に到達させる。次に、レジスト膜７１を除去する。

次に、図５（ｃ）に示すように、全面にシリコン窒化物（ＳｉＮ）を堆積させて、上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）によって平坦化する。これにより、層間絶縁膜１２ａ上及びトレンチ７３内に、シリコン窒化部材７４が形成される。

次に、図６（ａ）に示すように、領域Ｒ２にレジスト膜７５を形成する。次に、レジスト膜７５をマスクとしてシリコン窒化部材７４をエッチングする。これにより、シリコン窒化部材７４のうち、領域Ｒ１に配置された部分が除去され、領域Ｒ２に配置された部分が残留する。シリコン窒化部材７４における領域Ｒ２に残留した部分が、箱状部材６２となる。より詳細には、シリコン窒化部材７４におけるトレンチ７３内に残留した部分が側板６５となり、層間絶縁膜１２ａ上に残留した部分が天板６６となる。側壁６１及び箱状部材６２により、水素バリア部材６０が形成される。次に、レジスト膜７５を除去する。

次に、図６（ｂ）に示すように、全面にシリコン酸化物を堆積させて、層間絶縁膜１２ｂを形成する。層間絶縁膜１２ａ及び１２ｂにより、層間絶縁膜１２が形成される。

次に、図６（ｃ）に示すように、層間絶縁膜１２ｂ内に、ビア２３及び３３、配線２４及び３４を形成する。このようにして、半導体装置３が製造される。

本実施形態によれば、側壁６１の下部６３、コンタクト２１及びコンタクト３１を同時に形成することができ、側壁６１の上部６４、配線２２及び配線３２を同時に形成することができる。これにより、水素バリア部材６０を形成することによる製造コストの増加を抑えることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。

なお、前述の各実施形態においては、水素バリア部材の形状を直方体とする例を示したが、これには限定されず、水素バリア部材は任意の形状を持つことができる。また、前述の各実施形態においては、素子２０及び素子３０を１個ずつ示したが、領域Ｒ１には多数の素子２０が設けられていてもよく、領域Ｒ２には多数の素子３０が設けられていてもよい。この場合において、領域Ｒ２に１つの水素バリア部材を設け、領域Ｒ２に設けられた全ての素子３０をこの１つの水素バリア部材によって囲んでもよい。又は、領域Ｒ２を複数のサブ領域に分けて、各サブ領域に水素バリア部材を設けてもよい。

以上説明した実施形態によれば、素子の特性が優れた半導体装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。

１、２、３：半導体装置
１０：半導体基板
１２、１２ａ、１２ｂ：層間絶縁膜
１４：抵抗部材
２０：素子
２０ａ：ＭＯＳＦＥＴ
２１：コンタクト
２２：配線
２３：ビア
２４：配線
２５：ＳＴＩ
２６：アクティブエリア
２７：ソース・ドレイン領域
２８：ゲート絶縁膜
２９：ゲート電極
３０：素子
３０ａ：ＭＯＳＦＥＴ
３０ｂ：メモリ素子
３０ｃ：抵抗素子
３１：コンタクト
３２：配線
３３：ビア
３４：配線
３５：積層体
３６：トンネル絶縁膜
３７：浮遊ゲート電極
３８：ブロック絶縁膜
３９：制御ゲート電極
４０：水素バリア部材
４１：側壁
４２：天板
４３：下部
４４：上部
５０：水素バリア部材
６０：水素バリア部材
６１：側壁
６２：箱状部材
６３：下部
６４：上部
６５：側板
６６：天板
７１：レジスト膜
７２：開口部
７３：トレンチ
７４：シリコン窒化部材
７５：レジスト膜
Ｒ１、Ｒ２：領域

Claims

半導体基板と、
前記半導体基板上に設けられた絶縁膜と、
少なくとも前記絶縁膜の下層部分に配置された第１素子と、
少なくとも前記絶縁膜の下層部分に配置された第２素子と、
前記半導体基板上に設けられ、前記絶縁膜の材料よりも水素が通過しにくい材料からなり、前記半導体基板と共に前記第２素子を囲み、前記第１素子を囲まない水素バリア部材と、
を備え、
前記絶縁膜はシリコン酸化物を含み、
前記水素バリア部材は、
金属からなり、上方から見て前記第２素子を囲む側壁と、
シリコン窒化物からなり、前記側壁に接した天板と、
を有した半導体装置。
前記水素バリア部材の形状は下面が開口した箱形であり、前記下面は前記半導体基板によって塞がれている請求項１記載の半導体装置。
半導体基板と、
前記半導体基板上に設けられた絶縁膜と、
少なくとも前記絶縁膜の下層部分に配置された第１素子と、
少なくとも前記絶縁膜の下層部分に配置された第２素子と、
前記半導体基板上に設けられ、前記絶縁膜の材料よりも水素が通過しにくい材料からなり、前記半導体基板と共に前記第２素子を囲み、前記第１素子を囲まない水素バリア部材と、
を備え、
前記絶縁膜はシリコン酸化物を含み、
前記水素バリア部材は、
金属からなり、上方から見て前記第２素子を囲む側壁と、
シリコン窒化物により一体的に形成され、前記第２素子及び前記側壁を囲む箱状部材と、
を有し、
前記側壁の上端は前記箱状部材に接した半導体装置。
前記第１素子はトランジスタである請求項１〜３のいずれか１つに記載の半導体装置。
前記第２素子は、トランジスタ、メモリ素子、又は、抵抗素子である請求項１〜４のいずれか１つに記載の半導体装置。