JP6979939B2 - 半導体装置の試験装置 - Google Patents

Description

本発明は、半導体装置の試験装置に関し、特に、ハーフブリッジ回路を試験対象（ＤＵＴ；Device Under Test）とする試験装置に関するものである。

例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）など、電力制御用の半導体装置（パワー半導体装置）が知られている。例えば、ＭＯＳＦＥＴをスイッチングさせる場合、スイッチング時のドレイン・ソース間電圧の時間変化量（ｄｖ／ｄｔ）がある値を超えると、ＭＯＳＦＥＴ内部の寄生トランジスタがオンすることにより、予期せぬ損失が発生したり、ＭＯＳＦＥＴの破壊が生じたりすることがある。素子の破壊が生じないｄｖ／ｄｔの限界値は「ｄｖ／ｄｔ耐量」と呼ばれる。一般に、ｄｖ／ｄｔ耐量をスペックに規定しているＭＯＳＦＥＴは、その製造の過程で、スペックのｄｖ／ｄｔ耐量に相当するｄｖ／ｄｔを実際に印加して破壊が生じないことを確認する試験が行われ、それによってｄｖ／ｄｔ耐量を保証している。以下、この試験を「ｄｖ／ｄｔ試験」と称し、ｄｖ／ｄｔ試験を行う試験装置を「ｄｖ／ｄｔ試験装置」と称する。

また、下記の特許文献１には、ハーフブリッジ回路を構成する２つのパワートランジスタの特性を、単一のメイン電流測定回路を用いて測定する技術が開示されている。

特開平１１−３０４８７３号公報

ハーフブリッジ回路を試験対象（ＤＵＴ）とする従来のｄｖ／ｄｔ試験装置は、ハーフブリッジ回路に電圧を供給して駆動させながら、Ｐ側（正極側）ＭＯＳＦＥＴおよびＮ側（負極側）ＭＯＳＦＥＴそれぞれのドレイン・ソース間に電圧プローブを接触させ、オシロスコープを用いてドレイン・ソース間電圧を測定し、ドレイン・ソース間電圧の測定データを演算回路が時間軸で差分することで、Ｐ側ＭＯＳＦＥＴおよびＮ側ＭＯＳＦＥＴそれぞれに印加されたｄｖ／ｄｔ値を算出している。Ｐ側ＭＯＳＦＥＴのドレイン・ソース間電圧とＰ側ＭＯＳＦＥＴのドレイン・ソース間電圧とでは基準電位が異なるため、従来のｄｖ／ｄｔ試験装置には、Ｐ側用およびＮ型用の２つのオシロスコープが必要であり、さらに２つのオシロスコープと演算回路との間に絶縁回路を設ける必要があった。

また、高圧差動プローブを使用すれば、１台のオシロスコープでＰ側ＭＯＳＦＥＴのドレイン・ソース間電圧とＰ側ＭＯＳＦＥＴのドレイン・ソース間電圧との両方を測定できる。しかし、高圧差動プローブは一般の電圧プローブに比べて周波数特性が低い、外来ノイズを受けて測定精度が低下しやすい、などの問題がある。さらに、ＤＵＴの破壊が生じたときに発生するサージ電圧によって高圧差動プローブやオシロスコープが類焼することを防止するためには、高圧差動プローブに用いた場合でも絶縁回路は必要とされる。

このように、従来の従来のｄｖ／ｄｔ試験装置には、ｄｖ／ｄｔ値の測定系とＤＵＴとの絶縁を確保するための付加回路が必要とされ、それがコスト上昇の要因となっていた。

本発明は以上のような課題を解決するためになされたものであり、絶縁回路を用いる必要がなく、ＤＵＴであるハーフブリッジ回路のスイッチング素子に印加されたｄｖ／ｄｔ値を測定可能な半導体装置の試験装置を提供することを目的とする。

本発明に係る半導体装置の試験装置は、正極側入力端子と負極側入力端子との間に直列接続した正極側スイッチング素子および負極側スイッチング素子を含むハーフブリッジ回路を試験対象とする半導体装置の試験装置であって、前記ハーフブリッジ回路の前記正極側入力端子と前記負極側入力端子との間に電圧を印加する電源回路と、前記ハーフブリッジ回路の前記正極側スイッチング素子および前記負極側スイッチング素子を交互にオンさせる駆動回路と、前記ハーフブリッジ回路から絶縁されており、前記ハーフブリッジ回路に流れる電流を検出する電流センサと、前記電流センサにより検出された電流を測定する電流測定回路と、前記電流測定回路により測定された電流に基づいて、前記正極側スイッチング素子および前記負極側スイッチング素子それぞれの主電極間電圧の時間変化量であるｄｖ／ｄｔ値を算出する演算回路と、を備え、前記演算回路は、前記電源回路が前記正極側入力端子と前記負極側入力端子との間に電圧を印加し、且つ、前記正極側スイッチング素子と前記負極側スイッチング素子との接続ノードである交流出力端子に負荷が接続されていない状態で、前記駆動回路が前記負極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記正極側スイッチング素子のリカバリー電流のピーク値に基づいて前記正極側スイッチング素子のｄｖ／ｄｔ値を算出し、前記駆動回路が前記正極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記負極側スイッチング素子のリカバリー電流のピーク値に基づいて前記負極側スイッチング素子のｄｖ／ｄｔ値を算出する第１の演算回路を備える。

本発明によれば、ハーフブリッジ回路から絶縁された電流センサを用いて測定したリカバリー電流に基づいてｄｖ／ｄｔ値が算出されるため、ｄｖ／ｄｔ値の測定系に絶縁回路を負荷する必要がない。

実施の形態１に係るｄｖ／ｄｔ試験装置の構成を示す図である。 電流プローブの例を示す図である。 実施の形態１に係るｄｖ／ｄｔ試験装置の動作を説明するための図である。 実施の形態１に係るｄｖ／ｄｔ試験装置の動作を説明するための図である。 ＭＯＳＦＥＴのｄｖ／ｄｔ値とピーク逆回復電流との相関の例を示すグラフである。 ＭＯＳＦＥＴのｄｖ／ｄｔ値とリカバリー時間との相関の例を示すグラフである。 実施の形態３に係るｄｖ／ｄｔ試験装置が備える演算回路の構成を示す図である。 ５つのサンプルに対して同一条件のｄｖ／ｄｔ試験を行ったときの、リカバリー電流のピーク値およびｄｖ／ｄｔ値の測定結果の例を示す図である。 実施の形態４に係るｄｖ／ｄｔ試験装置の構成を示す図である。 実施の形態５に係るｄｖ／ｄｔ試験装置の構成を示す図である。 実施の形態５に係るｄｖ／ｄｔ試験装置の構成を示す図である。

＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の試験装置であるｄｖ／ｄｔ試験装置の構成を示す図である。このｄｖ／ｄｔ試験装置は、ハーフブリッジ回路１００をＤＵＴとする。

ＤＵＴとなるハーフブリッジ回路１００は、正極側スイッチング素子であるＰ側ＭＯＳＦＥＴ１０１と、負極側スイッチング素子であるＮ側ＭＯＳＦＥＴ１０２と、Ｐ側入力端子１０３と、Ｎ側入力端子１０４と、交流出力端子１０５とを備えている。Ｐ側ＭＯＳＦＥＴ１０１は、Ｐ側入力端子１０３と交流出力端子１０５との間に接続され、Ｎ側ＭＯＳＦＥＴ１０２は、交流出力端子１０５とＮ側入力端子１０４との間に接続される。すなわち、Ｐ側ＭＯＳＦＥＴ１０１とＮ側ＭＯＳＦＥＴ１０２は、Ｐ側入力端子１０３とＮ側入力端子１０４との間に直列接続しており、交流出力端子１０５は、Ｐ側ＭＯＳＦＥＴ１０１とＮ側ＭＯＳＦＥＴ１０２との接続ノードに接続されている。

図１のように、ｄｖ／ｄｔ試験装置は、電源回路１、駆動回路２、電流プローブ３、オシロスコープ４および演算回路５を備えている。

電源回路１は、ハーフブリッジ回路１００のＰ側入力端子１０３（Ｐ側ＭＯＳＦＥＴ１０１のドレイン）とＮ側入力端子１０４（Ｎ側ＭＯＳＦＥＴ１０２のソース）との間に電圧を印加する直流高圧電源である。駆動回路２は、ハーフブリッジ回路１００のＰ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２を交互にオンにする。

また、駆動回路２は、図１に示すように、駆動制御回路１０、Ｐ側ゲート絶縁回路１１ａ、Ｐ側ゲートドライバ１１、Ｎ側ゲート絶縁回路１２ａおよびＮ側ゲートドライバ１２から構成されている。駆動制御回路１０は、Ｐ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２の制御信号を生成する。駆動制御回路１０が生成したＰ側ＭＯＳＦＥＴ１０１の制御信号は、Ｐ側ゲート絶縁回路１１ａを介してＰ側ゲートドライバ１１に入力され、Ｐ側ゲートドライバ１１により交流出力端子１０５の電位を基準とする駆動信号に変換された後、Ｐ側ＭＯＳＦＥＴ１０１のゲートに入力される。また、駆動制御回路１０が生成したＮ側ＭＯＳＦＥＴ１０２の制御信号は、Ｎ側ゲート絶縁回路１２ａを介してＮ側ゲートドライバ１２に入力され、Ｎ側ゲートドライバ１２によりＮ側入力端子１０４の電位を基準とする駆動信号に変換された後、Ｎ側ＭＯＳＦＥＴ１０２のゲートに入力される。

電流プローブ３は、ハーフブリッジ回路１００から絶縁された構成を有し、ハーフブリッジ回路１００と電源回路１とを接続する配線（母線）を流れる電流を検出する電流センサである。電流プローブ３としては、例えば図２のように、母線の配線バーから物理的に離間することによって、ハーフブリッジ回路１００との絶縁が確保されたものを用いることができる。このような電流プローブ３としては、例えば、Ｐｅａｒｓｏｎ社のカレントトランス（ＣＴ）や、ＰＥＭ社のロゴスキーコイルなどがある。

オシロスコープ４は、電流プローブ３により検出される電流の波形を観察するものであるが、電流プローブ３により検出される電流を測定する電流測定回路としても機能する。オシロスコープ４が測定した電流の測定値のデータは、演算回路５へ送られる。

演算回路５は、オシロスコープ４により測定された電流に基づいて、Ｐ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２それぞれのドレイン・ソース間電圧（主電極間電圧）の時間変化量であるｄｖ／ｄｔ値を算出する。

次に、実施の形態１に係るｄｖ／ｄｔ試験装置の動作について説明する。当該ｄｖ／ｄｔ試験装置を用いたｄｖ／ｄｔ試験は、ＤＵＴであるハーフブリッジ回路１００の交流出力端子１０５に負荷が接続されていない状態、つまり、交流出力端子１０５に何も接続されていない状態で行われる。また、ｄｖ／ｄｔ試験においては、電源回路１がハーフブリッジ回路１００のＰ側入力端子１０３とＮ側入力端子１０４との間に電圧を印加し、駆動回路２が、Ｐ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２を交互にオンにする。

図３に、ｄｖ／ｄｔ試験の実施時における、Ｐ側ＭＯＳＦＥＴ１０１のゲート・ソース間電圧（Ｐ−Ｖｇｓ）、Ｎ側ＭＯＳＦＥＴ１０２のゲート・ソース間電圧（Ｎ−Ｖｇｓ）、Ｐ側ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧（Ｐ−Ｖｄｓ）、Ｎ側ＭＯＳＦＥＴ１０２のドレイン・ソース間電圧（Ｎ−Ｖｄｓ）、および、ハーフブリッジ回路１００を流れる電流（母線を流れる電流）の各波形を示す。また、図４は、図３に示したＰ側ＭＯＳＦＥＴ１０１あるいはＮ側ＭＯＳＦＥＴ１０２のドレイン・ソース電圧の波形と、ハーフブリッジ回路１００を流れる電流の波形とを拡大した図である。

駆動回路２は、Ｐ側ＭＯＳＦＥＴ１０１のゲート・ソース間電圧（Ｐ−Ｖｇｓ）と、Ｎ側ＭＯＳＦＥＴ１０２のゲート・ソース間電圧（Ｎ−Ｖｇｓ）とを、交互に活性レベルにすることで、Ｐ側ＭＯＳＦＥＴ１０１とＰ側ＭＯＳＦＥＴ１０１とを交互にオンにする。

この場合、Ｐ側ＭＯＳＦＥＴ１０１がオンするタイミングで、Ｐ側ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧が立ち下がり、Ｎ側ＭＯＳＦＥＴ１０２のドレイン・ソース間電圧が立ち上がる。Ｐ側ＭＯＳＦＥＴ１０１がオフするタイミングでは、Ｐ側ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧およびＮ側ＭＯＳＦＥＴ１０２のドレイン・ソース間電圧は維持される。

また、Ｎ側ＭＯＳＦＥＴ１０２がオンするタイミングで、Ｎ側ＭＯＳＦＥＴ１０２のドレイン・ソース間電圧が立ち下がり、Ｐ側ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧が立ち上がる。Ｎ側ＭＯＳＦＥＴ１０２がオフするタイミングでは、Ｐ側ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧およびＮ側ＭＯＳＦＥＴ１０２のドレイン・ソース間電圧は維持される。

Ｐ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２では、オンからオフに移行するときにドレイン・ソース間のボディダイオードが耐圧回復する。そのため、Ｐ側ＭＯＳＦＥＴ１０１がオンするときには、Ｎ側ＭＯＳＦＥＴ１０２のリカバリー電流が流れ、Ｎ側ＭＯＳＦＥＴ１０２がオンするときには、Ｐ側ＭＯＳＦＥＴ１０１のリカバリー電流が流れる。これらのリカバリー電流は全て、電源回路１とハーフブリッジ回路１００との間を接続する配線（母線）を流れるので、電流プローブ３に検出され、オシロスコープ４によって測定される。

よって、演算回路５は、Ｎ側ＭＯＳＦＥＴ１０２がオンしたときにオシロスコープ４により測定された電流を、Ｐ側ＭＯＳＦＥＴ１０１のリカバリー電流と判断し、Ｐ側ＭＯＳＦＥＴ１０１がオンしたときにオシロスコープ４により測定された電流を、Ｎ側ＭＯＳＦＥＴ１０２のリカバリー電流と判断する。

ここで、ＭＯＳＦＥＴのｄｖ／ｄｔ値とリカバリー電流のピーク値（「ピーク逆回復電流Ｉ_ｒｒ」ともいう）との間には相関がある。図５に、ＭＯＳＦＥＴのｄｖ／ｄｔ値とピーク逆回復電流Ｉ_ｒｒとの相関の例を示す。図５では、ｄｖ／ｄｔ値とピーク逆回復電流Ｉ_ｒｒとの相関を表す関数を近似直線で表している。演算回路５は、この相関を表す変換式を用いて、Ｐ側ＭＯＳＦＥＴ１０１のピーク逆回復電流Ｉ_ｒｒから、Ｐ側ＭＯＳＦＥＴ１０１のｄｖ／ｄｔ値を算出し、Ｎ側ＭＯＳＦＥＴ１０２のピーク逆回復電流Ｉ_ｒｒから、Ｎ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値を算出する。

なお、ｄｖ／ｄｔ値とピーク逆回復電流Ｉ_ｒｒとの相関は、直線近似以外の方法で求めてもよい。例えば、ｄｖ／ｄｔ試験装置の内部インダクタンスがピーク逆回復電流Ｉ_ｒｒに影響する場合などには、２次近似によって相関を求めるのが好ましいこともある。

このように、実施の形態１に係るｄｖ／ｄｔ試験装置では、ＤＵＴであるハーフブリッジ回路１００に生じるリカバリー電流を、ハーフブリッジ回路１００から絶縁された電流プローブ３を用いて測定し、その測定結果から、ハーフブリッジ回路１００のＰ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２に印加されたｄｖ／ｄｔ値が算出される。よって、ｄｖ／ｄｔ値の測定系とＤＵＴとの絶縁を確保するための付加回路が必要なく、ｄｖ／ｄｔ試験装置のコスト上昇を抑えることができる。

＜実施の形態２＞
ＭＯＳＦＥＴのｄｖ／ｄｔ値は、リカバリー電流が消滅するまでの時間、すなわちリカバリー時間（「逆回復時間ｔ_ｒｒ」ともいう）との間にも相関がある。図６に、ＭＯＳＦＥＴのｄｖ／ｄｔ値と逆回復時間ｔ_ｒｒとの相関の例を示すグラフである。

そこで、実施の形態２では、演算回路５が、Ｐ側ＭＯＳＦＥＴ１０１の逆回復時間ｔ_ｒｒに基づいてＰ側ＭＯＳＦＥＴ１０１のｄｖ／ｄｔ値を算出し、Ｎ側ＭＯＳＦＥＴ１０２の逆回復時間ｔ_ｒｒに基づいてＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値を算出する。その他の構成および動作は、実施の形態１のｄＶ／ｄｔ試験装置と同様である。

すなわち、実施の形態２のｄＶ／ｄｔ試験装置が行うｄｖ／ｄｔ試験は、実施の形態１と同様に、電源回路１がＰ側入力端子１０３とＮ側入力端子１０４との間に電圧を印加し、且つ、Ｐ側ＭＯＳＦＥＴ１０１とＮ側ＭＯＳＦＥＴ１０２との接続ノードである交流出力端子に負荷が接続されていない状態で実施される。演算回路５は、駆動回路２がＮ側ＭＯＳＦＥＴ１０２をオンさせたときにオシロスコープ４により測定されるＰ側ＭＯＳＦＥＴ１０１のリカバリー電流の波形から、Ｐ側ＭＯＳＦＥＴ１０１の逆回復時間ｔ_ｒｒを求め、その逆回復時間ｔ_ｒｒに基づいてＰ側ＭＯＳＦＥＴ１０１のｄｖ／ｄｔ値を算出する。また、演算回路５は、駆動回路２がＰ側ＭＯＳＦＥＴ１０１をオンさせたときにオシロスコープ４により測定されるＮ側ＭＯＳＦＥＴ１０２のリカバリー電流の波形からＮ側ＭＯＳＦＥＴ１０２の逆回復時間ｔ_ｒｒを求め、その逆回復時間ｔ_ｒｒに基づいてＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値を算出する。

実施の形態２に係るｄｖ／ｄｔ試験装置においても、ＤＵＴであるハーフブリッジ回路１００に生じるリカバリー電流を、ハーフブリッジ回路１００から絶縁された電流プローブ３を用いて測定し、その測定結果から、Ｐ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２に印加されたｄｖ／ｄｔが算出される。よって、実施の形態１と同様に、ｄｖ／ｄｔ値の測定系とＤＵＴとの絶縁を確保するための付加回路が必要なく、ｄｖ／ｄｔ試験装置のコスト上昇を抑えることができる。

＜実施の形態３＞
実施の形態３では、演算回路５が、実施の形態１のようにＭＯＳＦＥＴのピーク逆回復電流Ｉ_ｒｒから算出されるｄｖ／ｄｔ値と、実施の形態２のようにＭＯＳＦＥＴの逆回復時間ｔ_ｒｒから算出されるｄｖ／ｄｔ値とを求め、両者の平均値を最終的なＭＯＳＦＥＴのｄｖ／ｄｔ値として算出する。

具体的には、実施の形態３の演算回路５は、図７のように、第１の演算回路５１と、第２の演算回路５２と、平均値演算回路５３とを備える。

第１の演算回路５１は、ｄｖ／ｄｔ試験において、駆動回路２がＮ側ＭＯＳＦＥＴ１０２をオンさせたときにオシロスコープ４により測定されるＰ側ＭＯＳＦＥＴ１０１のピーク逆回復電流Ｉ_ｒｒに基づいてＰ側ＭＯＳＦＥＴ１０１のｄｖ／ｄｔ値を算出し、駆動回路２がＰ側ＭＯＳＦＥＴ１０１をオンさせたときにオシロスコープ４により測定されるＮ側ＭＯＳＦＥＴ１０２のピーク逆回復電流Ｉ_ｒｒに基づいてＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値を算出する。

第２の演算回路５２は、ｄｖ／ｄｔ試験において、駆動回路２がＮ側ＭＯＳＦＥＴ１０２をオンさせたときにオシロスコープ４により測定されるＰ側ＭＯＳＦＥＴ１０１のリカバリー電流の波形から求めた逆回復時間ｔ_ｒｒに基づいてＰ側ＭＯＳＦＥＴ１０１のｄｖ／ｄｔ値を算出し、駆動回路２がＰ側ＭＯＳＦＥＴ１０１をオンさせたときにオシロスコープ４により測定されるＮ側ＭＯＳＦＥＴ１０２のリカバリー電流の波形から求めた逆回復時間ｔ_ｒｒに基づいてＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値を算出する。

平均値演算回路５３は、第１の演算回路５１により算出されたＰ側ＭＯＳＦＥＴ１０１のｄｖ／ｄｔ値と第２の演算回路５２により算出されたＰ側ＭＯＳＦＥＴ１０１のｄｖ／ｄｔ値との平均値を、最終的なＰ側ＭＯＳＦＥＴ１０１のｄｖ／ｄｔ値として算出し、第１の演算回路５１により算出されるＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値と第２の演算回路５２により算出されるＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値との平均値を、最終的なＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値として算出する。

例えば、Ｐ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２のスイッチングにより生じたパルスノイズがリカバリー電流の測定値に重畳して測定誤差を生じさせることがあるが、逆回復電流Ｉ_ｒｒから計算したｄｖ／ｄｔ値と逆回復時間ｔ_ｒｒから計算したｄｖ／ｄｔ値との平均をとることで、パルスノイズに起因する誤差を小さくすることができる。それにより、ｄｖ／ｄｔ値の測定結果の制度および信頼性が向上する。

＜実施の形態４＞
ｄｖ／ｄｔ試験を同一の条件で行っても、ＭＯＳＦＥＴの素子ごとの特性のバラツキにより、ＤＵＴのＭＯＳＦＥＴに印加されるｄｖ／ｄｔにはバラツキが生じる。例えば図８は、５つのサンプルに対して同一条件のｄｖ／ｄｔ試験を行ったときの、ピーク逆回復電流Ｉ_ｒｒおよびｄｖ／ｄｔの測定結果であるが、測定値にバラツキが見られる。

全てのＤＵＴに目標値のｄｖ／ｄｔを印加するためには、個々のＭＯＳＦＥＴの特性に合わせてテスト条件を補正すればよい。しかし、そのためには、事前にＤＵＴのＭＯＳＦＥＴの特性を測定し、さらに、ＤＵＴごとに条件を変更する必要があり、作業負担の増大、コストの上昇、生産性の低下を招く。

実施の形態４では、この問題を解決するために、ｄｖ／ｄｔ試験装置が、ｄｖ／ｄｔの測定値と設定値（目標値）との差を小さくするように、電源回路１の出力電圧または駆動回路２の出力電圧に対するフィードバック制御を行う。

図９は、実施の形態４に係るｄｖ／ｄｔ試験装置の構成を示す図である。図９のｄｖ／ｄｔ試験装置の構成は、図１の構成に対し、第１のフィードバック制御回路としてのフィードバック制御回路６を追加したものである。フィードバック制御回路６は、演算回路５により算出されるＰ側ＭＯＳＦＥＴ１０１またはＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値とｄｖ／ｄｔの設定値との差を小さくするように、駆動回路２がハーフブリッジ回路１００に供給する駆動信号の電圧（Ｐ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２のゲート・ソース間電圧）または電源回路１がハーフブリッジ回路１００に供給する電圧を制御する。

実施の形態４に係るｄｖ／ｄｔ試験装置によれば、ｄｖ／ｄｔの測定値と設定値との差を小さくするように、電源回路１の出力電圧または駆動回路２の出力電圧が自動的に制御されるため、バラツキの少ないｄｖ／ｄｔ試験の実施が可能になる。

本実施の形態のフィードバック制御回路６は、実施の形態２，３にも適用可能である。実施の形態３に適用する場合、フィードバック制御回路６は、演算回路５の平均値演算回路５３により算出されるＰ側ＭＯＳＦＥＴ１０１またはＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値と、ｄｖ／ｄｔの設定値との差を小さくするように、電源回路１の出力電圧または駆動回路２の出力電圧に対するフィードバック制御を行う。

＜実施の形態５＞
ｄｖ／ｄｔ試験中にＤＵＴが異常なモードになると、ＤＵＴの温度が上昇して破壊にいたる場合がある。そこで、実施の形態５では、ｄｖ／ｄｔ試験装置が、ＤＵＴの温度を測定して、その温度が予め定められた閾値を超えないように、ゲート・ソース間電圧または電源電圧のフィードバック制御を行うことで、ＤＵＴの破壊を防止する。

図１０は、実施の形態５に係るｄｖ／ｄｔ試験装置の構成を示す図である。図１０のｄｖ／ｄｔ試験装置の構成は、図１の構成に対し、第２のフィードバック制御回路としてのフィードバック制御回路６と、温度センサ７とを追加したものである。温度センサ７は、ＤＵＴであるハーフブリッジ回路１００の温度を測定し、その測定値をフィードバック制御回路６に入力する。フィードバック制御回路６は、温度センサ７が測定したハーフブリッジ回路１００の温度に基づいて、ハーフブリッジ回路１００の温度が予め定められた閾値を超えないように、電源回路１の出力電圧または駆動回路２の出力電圧に対するフィードバック制御を行う。

実施の形態５に係るｄｖ／ｄｔ試験装置によれば、ＤＵＴの温度が予め定められた閾値を超えないように、電源回路１の出力電圧または駆動回路２の出力電圧が自動的に制御されるため、ＤＵＴの破壊を防止できる。

本実施の形態のフィードバック制御回路６は、実施の形態２〜４にも適用可能である。実施の形態４に適用する場合、図１１のようにフィードバック制御回路６には、演算回路５が算出したｄｖ／ｄｔ値と、温度センサ７が測定したハーフブリッジ回路１００の温度とが入力され、フィードバック制御回路６は、Ｐ側ＭＯＳＦＥＴ１０１またはＮ側ＭＯＳＦＥＴ１０２のｄｖ／ｄｔ値と、ｄｖ／ｄｔの設定値との差を小さくし、且つ、ハーフブリッジ回路１００の温度が予め定められた閾値を超えないように、電源回路１の出力電圧または駆動回路２の出力電圧を制御する。

＜変形例＞
以上の実施の形態では、ｄｖ／ｄｔ試験装置について説明したが、試験装置は、ＤＵＴであるハーフブリッジ回路１００のＰ側ＭＯＳＦＥＴ１０１およびＮ側ＭＯＳＦＥＴ１０２のスイッチング時に生じるドレイン・ソース間電流（主電極間電流）の時間変化量（ｄｉ／ｄｔ）に対する耐量を試験する試験装置（ｄｉ／ｄｔ試験装置）でもよい。ＭＯＳＦＥＴのｄｉ／ｄｔ値とリカバリー電流のピーク値（ピーク逆回復電流Ｉ_ｒｒ）およびリカバリー時間（逆回復時間ｔ_ｒｒ）との間にも相関がある。ｄｉ／ｄｔ試験装置の場合には、演算回路５が、その相関を表す変換式を用いて、Ｐ側ＭＯＳＦＥＴ１０１のピーク逆回復電流Ｉ_ｒｒまたは逆回復時間ｔ_ｒｒから、Ｐ側ＭＯＳＦＥＴ１０１のｄｉ／ｄｔ値を算出し、Ｎ側ＭＯＳＦＥＴ１０２のピーク逆回復電流Ｉ_ｒｒまたは逆回復時間ｔ_ｒｒから、Ｎ側ＭＯＳＦＥＴ１０２のｄｉ／ｄｔ値を算出すればよい。また、実施の形態３と同様に、演算回路５が、ＭＯＳＦＥＴのピーク逆回復電流Ｉ_ｒｒから算出されるｄｉ／ｄｔ値と、ＭＯＳＦＥＴの逆回復時間ｔ_ｒｒから算出されるｄｉ／ｄｔ値とを求め、両者の平均値を最終的なＭＯＳＦＥＴのｄｉ／ｄｔ値として算出してもよい。さらに、実施の形態４，５で説明したフィードバック制御は、ｄｉ／ｄｔ試験装置に対しても適用可能である。

また、各実施の形態では、ＤＵＴのハーフブリッジ回路１００を構成するスイッチング素子として、ＭＯＳＦＥＴを代表的に示した。ところで、スイッチング素子としてＩＧＢＴを用いた製品では、ＩＧＢＴにＦＷＤ（Free Wheeling Diode）が逆並列に接続されていることが多い。また、ＦＷＤの機能をＩＧＢＴチップに内蔵させたＲＣ−ＩＧＢＴ（Reverse-conducting IGBT）と呼ばれるスイッチング素子もある。ハーフブリッジ回路１００を構成するスイッチング素子がこれらのＩＧＢＴの場合にも、ＭＯＳＦＥＴの場合と同様に、各実施の形態は適用可能である。また、スイッチング素子の半導体材料は、シリコンの他、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体でもよい。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

１ 電源回路、２ 駆動回路、３ 電流プローブ、４ オシロスコープ、５ 演算回路、６ フィードバック制御回路、７ 温度センサ、１０ 駆動制御回路、１１ Ｐ側ゲートドライバ、１２ Ｎ側ゲートドライバ、１１ａ Ｐ側ゲート絶縁回路、１２ａ Ｎ側ゲート絶縁回路、５１ 第１の演算回路、５２ 第２の演算回路、５３ 平均値演算回路、１００ ハーフブリッジ回路、１０１ Ｐ側ＭＯＳＦＥＴ、１０２ Ｎ側ＭＯＳＦＥＴ、１０３ Ｐ側入力端子、１０４ Ｎ側入力端子、１０５ 交流出力端子。

Claims (16)

1. 正極側入力端子と負極側入力端子との間に直列接続した正極側スイッチング素子および負極側スイッチング素子を含むハーフブリッジ回路を試験対象とする半導体装置の試験装置であって、
   前記ハーフブリッジ回路の前記正極側入力端子と前記負極側入力端子との間に電圧を印加する電源回路と、
   前記ハーフブリッジ回路の前記正極側スイッチング素子および前記負極側スイッチング素子を交互にオンさせる駆動回路と、
   前記ハーフブリッジ回路から絶縁されており、前記ハーフブリッジ回路に流れる電流を検出する電流センサと、
   前記電流センサにより検出された電流を測定する電流測定回路と、
   前記電流測定回路により測定された電流に基づいて、前記正極側スイッチング素子および前記負極側スイッチング素子それぞれの主電極間電圧の時間変化量であるｄｖ／ｄｔ値を算出する演算回路と、
   を備え、
   前記演算回路は、
   前記電源回路が前記正極側入力端子と前記負極側入力端子との間に電圧を印加し、且つ、前記正極側スイッチング素子と前記負極側スイッチング素子との接続ノードである交流出力端子に負荷が接続されていない状態で、前記駆動回路が前記負極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記正極側スイッチング素子のリカバリー電流のピーク値に基づいて前記正極側スイッチング素子のｄｖ／ｄｔ値を算出し、前記駆動回路が前記正極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記負極側スイッチング素子のリカバリー電流のピーク値に基づいて前記負極側スイッチング素子のｄｖ／ｄｔ値を算出する第１の演算回路を備える、
   半導体装置の試験装置。
2. 前記第１の演算回路により算出される前記正極側スイッチング素子または前記負極側スイッチング素子のｄｖ／ｄｔ値とその設定値との差を小さくするように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第１のフィードバック制御回路をさらに備える、
   請求項１に記載の半導体装置の試験装置。
3. 前記演算回路は、
   前記電源回路が前記正極側入力端子と前記負極側入力端子との間に電圧を印加し、且つ、前記交流出力端子に負荷が接続されていない状態で、前記駆動回路が前記負極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記正極側スイッチング素子のリカバリー電流の波形から求めたリカバリー時間に基づいて前記正極側スイッチング素子のｄｖ／ｄｔ値を算出し、前記駆動回路が前記正極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記負極側スイッチング素子のリカバリー電流の波形から求めたリカバリー時間に基づいて前記負極側スイッチング素子のｄｖ／ｄｔ値を算出する第２の演算回路と、
   前記第１の演算回路により算出される前記正極側スイッチング素子のｄｖ／ｄｔ値と前記第２の演算回路により算出される前記正極側スイッチング素子のｄｖ／ｄｔ値との平均値を、前記正極側スイッチング素子のｄｖ／ｄｔ値として算出し、前記第１の演算回路により算出される前記負極側スイッチング素子のｄｖ／ｄｔ値と前記第２の演算回路により算出される前記負極側スイッチング素子のｄｖ／ｄｔ値との平均値を、前記負極側スイッチング素子のｄｖ／ｄｔ値として算出する平均値演算回路と、
   をさらに備える、
   請求項１に記載の半導体装置の試験装置。
4. 前記平均値演算回路により算出される前記正極側スイッチング素子または前記負極側スイッチング素子のｄｖ／ｄｔ値とその設定値との差を小さくするように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第１のフィードバック制御回路をさらに備える、
   請求項３に記載の半導体装置の試験装置。
5. 前記ハーフブリッジ回路の温度を測定する温度センサと、
   前記温度センサにより測定される前記ハーフブリッジ回路の温度が予め定められた閾値を超えないように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第２のフィードバック制御回路をさらに備える、
   請求項１から請求項４のいずれか一項に記載の半導体装置の試験装置。
6. 正極側入力端子と負極側入力端子との間に直列接続した正極側スイッチング素子および負極側スイッチング素子を含むハーフブリッジ回路を試験対象とする半導体装置の試験装置であって、
   前記ハーフブリッジ回路の前記正極側入力端子と前記負極側入力端子との間に電圧を印加する電源回路と、
   前記ハーフブリッジ回路の前記正極側スイッチング素子および前記負極側スイッチング素子を交互にオンさせる駆動回路と、
   前記ハーフブリッジ回路から絶縁されており、前記ハーフブリッジ回路に流れる電流を検出する電流センサと、
   前記電流センサにより検出された電流を測定する電流測定回路と、
   前記電流測定回路により測定された電流に基づいて、前記正極側スイッチング素子および前記負極側スイッチング素子それぞれの主電極間電圧の時間変化量であるｄｖ／ｄｔ値を算出する演算回路と、
   を備え、
   前記演算回路は、
   前記電源回路が前記正極側入力端子と前記負極側入力端子との間に電圧を印加し、且つ、前記正極側スイッチング素子と前記負極側スイッチング素子との接続ノードである交流出力端子に負荷が接続されていない状態で、前記駆動回路が前記負極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記正極側スイッチング素子のリカバリー電流の波形から求めたリカバリー時間に基づいて前記正極側スイッチング素子のｄｖ／ｄｔ値を算出し、前記駆動回路が前記正極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記負極側スイッチング素子のリカバリー電流の波形から求めたリカバリー時間に基づいて前記負極側スイッチング素子のｄｖ／ｄｔ値を算出する、
   半導体装置の試験装置。
7. 前記演算回路により算出される前記正極側スイッチング素子または前記負極側スイッチング素子のｄｖ／ｄｔ値とその設定値との差を小さくするように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第１のフィードバック制御回路をさらに備える、
   請求項６に記載の半導体装置の試験装置。
8. 前記ハーフブリッジ回路の温度を測定する温度センサと、
   前記温度センサにより測定される前記ハーフブリッジ回路の温度が予め定められた閾値を超えないように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第２のフィードバック制御回路をさらに備える、
   請求項６または請求項７に記載の半導体装置の試験装置。
9. 正極側入力端子と負極側入力端子との間に直列接続した正極側スイッチング素子および負極側スイッチング素子を含むハーフブリッジ回路を試験対象とする半導体装置の試験装置であって、
   前記ハーフブリッジ回路の前記正極側入力端子と前記負極側入力端子との間に電圧を印加する電源回路と、
   前記ハーフブリッジ回路の前記正極側スイッチング素子および前記負極側スイッチング素子を交互にオンさせる駆動回路と、
   前記ハーフブリッジ回路から絶縁されており、前記ハーフブリッジ回路に流れる電流を検出する電流センサと、
   前記電流センサにより検出された電流を測定する電流測定回路と、
   前記電流測定回路により測定された電流に基づいて、前記正極側スイッチング素子および前記負極側スイッチング素子それぞれの主電極間電流の時間変化量であるｄｉ／ｄｔ値を算出する演算回路と、
   を備え、
   前記演算回路は、
   前記電源回路が前記正極側入力端子と前記負極側入力端子との間に電圧を印加し、且つ、前記正極側スイッチング素子と前記負極側スイッチング素子との接続ノードである交流出力端子に負荷が接続されていない状態で、前記駆動回路が前記負極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記正極側スイッチング素子のリカバリー電流のピーク値に基づいて前記正極側スイッチング素子のｄｉ／ｄｔ値を算出し、前記駆動回路が前記正極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記負極側スイッチング素子のリカバリー電流のピーク値に基づいて前記負極側スイッチング素子のｄｉ／ｄｔ値を算出する第１の演算回路を備える、
   半導体装置の試験装置。
10. 前記第１の演算回路により算出される前記正極側スイッチング素子または前記負極側スイッチング素子のｄｉ／ｄｔ値とその設定値との差を小さくするように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第１のフィードバック制御回路をさらに備える、
    請求項９に記載の半導体装置の試験装置。
11. 前記演算回路は、
    前記電源回路が前記正極側入力端子と前記負極側入力端子との間に電圧を印加し、且つ、前記交流出力端子に負荷が接続されていない状態で、前記駆動回路が前記負極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記正極側スイッチング素子のリカバリー電流の波形から求めたリカバリー時間に基づいて前記正極側スイッチング素子のｄｉ／ｄｔ値を算出し、前記駆動回路が前記正極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記負極側スイッチング素子のリカバリー電流の波形から求めたリカバリー時間に基づいて前記負極側スイッチング素子のｄｉ／ｄｔ値を算出する第２の演算回路と、
    前記第１の演算回路により算出される前記正極側スイッチング素子のｄｉ／ｄｔ値と前記第２の演算回路により算出される前記正極側スイッチング素子のｄｉ／ｄｔ値との平均値を、前記正極側スイッチング素子のｄｉ／ｄｔ値として算出し、前記第１の演算回路により算出される前記負極側スイッチング素子のｄｉ／ｄｔ値と前記第２の演算回路により算出される前記負極側スイッチング素子のｄｉ／ｄｔ値との平均値を、前記負極側スイッチング素子のｄｉ／ｄｔ値として算出する平均値演算回路と、
    をさらに備える、
    請求項９に記載の半導体装置の試験装置。
12. 前記平均値演算回路により算出される前記正極側スイッチング素子または前記負極側スイッチング素子のｄｉ／ｄｔ値とその設定値との差を小さくするように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第１のフィードバック制御回路をさらに備える、
    請求項１１に記載の半導体装置の試験装置。
13. 前記ハーフブリッジ回路の温度を測定する温度センサと、
    前記温度センサにより測定される前記ハーフブリッジ回路の温度が予め定められた閾値を超えないように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第２のフィードバック制御回路をさらに備える、
    請求項９から請求項１２のいずれか一項に記載の半導体装置の試験装置。
14. 正極側入力端子と負極側入力端子との間に直列接続した正極側スイッチング素子および負極側スイッチング素子を含むハーフブリッジ回路を試験対象とする半導体装置の試験装置であって、
    前記ハーフブリッジ回路の前記正極側入力端子と前記負極側入力端子との間に電圧を印加する電源回路と、
    前記ハーフブリッジ回路の前記正極側スイッチング素子および前記負極側スイッチング素子を交互にオンさせる駆動回路と、
    前記ハーフブリッジ回路から絶縁されており、前記ハーフブリッジ回路に流れる電流を検出する電流センサと、
    前記電流センサにより検出された電流を測定する電流測定回路と、
    前記電流測定回路により測定された電流に基づいて、前記正極側スイッチング素子および前記負極側スイッチング素子それぞれの主電極間電流の時間変化量であるｄｉ／ｄｔ値を算出する演算回路と、
    を備え、
    前記演算回路は、
    前記電源回路が前記正極側入力端子と前記負極側入力端子との間に電圧を印加し、且つ、前記正極側スイッチング素子と前記負極側スイッチング素子との接続ノードである交流出力端子に負荷が接続されていない状態で、前記駆動回路が前記負極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記正極側スイッチング素子のリカバリー電流の波形から求めたリカバリー時間に基づいて前記正極側スイッチング素子のｄｉ／ｄｔ値を算出し、前記駆動回路が前記正極側スイッチング素子をオンさせたときに前記電流測定回路により測定される前記負極側スイッチング素子のリカバリー電流の波形から求めたリカバリー時間に基づいて前記負極側スイッチング素子のｄｉ／ｄｔ値を算出する、
    半導体装置の試験装置。
15. 前記演算回路により算出される前記正極側スイッチング素子または前記負極側スイッチング素子のｄｉ／ｄｔ値とその設定値との差を小さくするように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第１のフィードバック制御回路をさらに備える、
    請求項１４に記載の半導体装置の試験装置。
16. 前記ハーフブリッジ回路の温度を測定する温度センサと、
    前記温度センサにより測定される前記ハーフブリッジ回路の温度が予め定められた閾値を超えないように、前記電源回路の出力電圧または前記駆動回路の出力電圧を制御する第２のフィードバック制御回路をさらに備える、
    請求項１４または請求項１５に記載の半導体装置の試験装置。

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