JP7101152B2 - 電子回路、電流計測装置、および方法 - Google Patents

電子回路、電流計測装置、および方法 Download PDF

Info

Publication number
JP7101152B2
JP7101152B2 JP2019163403A JP2019163403A JP7101152B2 JP 7101152 B2 JP7101152 B2 JP 7101152B2 JP 2019163403 A JP2019163403 A JP 2019163403A JP 2019163403 A JP2019163403 A JP 2019163403A JP 7101152 B2 JP7101152 B2 JP 7101152B2
Authority
JP
Japan
Prior art keywords
signal
electromagnetic field
field coupling
clock signal
coupling portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019163403A
Other languages
English (en)
Other versions
JP2021042996A (ja
Inventor
聡 高谷
寛明 石原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2019163403A priority Critical patent/JP7101152B2/ja
Priority to US16/814,752 priority patent/US11152928B2/en
Publication of JP2021042996A publication Critical patent/JP2021042996A/ja
Application granted granted Critical
Publication of JP7101152B2 publication Critical patent/JP7101152B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/00006—Changing the frequency
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
    • G01R15/14—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks
    • G01R15/16—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks using capacitive devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R15/00—Details of measuring arrangements of the types provided for in groups G01R17/00 - G01R29/00, G01R33/00 - G01R33/26 or G01R35/00
    • G01R15/14—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks
    • G01R15/18—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks using inductive devices, e.g. transformers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/18—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using conversion of DC into AC, e.g. with choppers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
    • G01R19/252—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques using analogue/digital converters of the type with conversion of voltage or current into frequency and measuring of this frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance
    • H10W44/20—Electrical arrangements for controlling or matching impedance at high-frequency [HF] or radio frequency [RF]
    • H10W44/203—Electrical connections
    • H10W44/206—Wires

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Description

本発明の実施形態は、電子回路、電流計測装置、および方法に関する。
入力部と出力部の間を、絶縁を介してアナログ信号を伝達する電子回路が開発されている。この電子回路では、アナログ信号を一度高周波信号に変換し、電磁界結合により絶縁を介して伝達し、元のアナログ信号に復元する。この電子回路では、高周波化したアナログ信号は電磁界結合により伝達されるため位相ずれが発生し、元のアナログ信号に復元する精度が低下する可能性がある。この電磁界結合の伝送による信号の位相ずれの影響を低減する電子回路が望まれる。
米国特許第８３７８６６３号明細書
本発明の実施形態が解決しようとする課題は、電磁界結合の伝送による信号の位相ずれの影響を低減する電子回路、電流計測装置、および方法を提供することである。
上記課題を解決するために、実施形態の電子回路は、第１クロック信号を生成する生成部と、この第１クロック信号の位相を遅延させた第２クロック信号を出力する遅延器と、この第１クロック信号を電磁界結合によって伝送する第１電磁界結合部と、この第１電磁界結合部から伝送されたこの第１クロック信号により駆動し、第１入力信号をこの第１クロック信号に対応する周波数の第１信号に変換する第１周波数変換器と、この第１信号を電磁界結合によって伝送する第２電磁界結合部と、この第２クロック信号を用いて、この第２電磁界結合部から伝送されたこの第１信号をこの第１入力信号に対応する周波数の第２信号に変換する第２周波数変換器と、この第２信号の振幅に基づいて、この遅延器の遅延量を決定する制御回路と、この第２信号を出力する出力部を備える。
第１の実施形態の電子回路１００の概要を説明する図。 第１の実施形態の電子回路１００の構成図。 周波数変換器１０３ａ、１０３ｂの詳細を説明する図。 遅延器１０４の詳細を説明する図。 増幅部１０５およびバッファ１０６の詳細を説明する図。 検出器１０７および制御回路１０８の詳細を説明する図。 電子回路１００の動作状況を説明する図。 遅延器１０４の遅延量を決定する場合における、検出器１０７および制御回路１０８の動作のフローチャート。 遅延器１０４の候補値と電圧の差分ＶＨＯＬＤ１、ＶＨＯＬＤ２の関係の一例を説明する図。 第１の実施形態に適用可能な電子回路１２０の構成図。 第１の実施形態に適用可能な電子回路１３０の構成図。 第１の実施形態に適用可能な電子回路１５０の配置例。 第１の実施形態に適用可能な電子回路１６０の配置例。 第１の実施形態に適用可能な電子回路１７０の配置例。 第１の実施形態に適用可能な電子回路１８０の配置例。 第２の実施形態の電子回路２００の構成図。 第３の実施形態の電子回路３００の構成図。 第４の実施形態の電子回路４００の構成図。 第５の実施形態の電流計測装置５００を説明する図。
以下、発明を実施するための実施形態について図面を参照して説明する。開示はあくまで一例にすぎず、以下の実施形態に記載した内容により発明が限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各部分のサイズ、形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、対応する要素には同じ参照数字を付して、詳細な説明を省略する場合もある。
（第１の実施形態）
図１は、第１の実施形態の電子回路１００の概要図である。電子回路１００は、絶縁部１１０（図面ではＩｓｏｌａｔｉｏｎと称する）を備えており、絶縁部１１０を介してアナログ信号を伝送する増幅回路である。このような増幅回路は、アイソレーションアンプとも呼ばれる。電子回路１００は、さらに生成部１０１（図面ではＣｌｏｃｋ Ｇｅｎｅｒａｔｏｒと称する）、電磁界結合部１０２ａおよび１０２ｂ、周波数変換器１０３ａおよび１０３ｂ（図面ではＭｉｘと称する）、遅延器１０４（図面ではＤｅｌａｙ Ｌｉｎｅと称する）、バッファ１０６を備える。電磁界結合部１０２ａは絶縁部１１０を介して電磁界結合しており、電磁界結合部１０２ｂも絶縁部１１０を介して電磁界結合している。
以下、入力されたアナログ信号が電子回路１００を経由して出力されるまでの概要を説明する。電子回路１００Ａの入力端子（図１では、Ｉｎｐｕｔと称する）には、アナログ信号が入力される。以降このアナログ信号を入力信号とも称する。入力信号の波形は、例えば図１の地点Ａにおける波形である。周波数変換器１０３ａは、生成部１０１で生成されたクロック信号により駆動し、入力信号の周波数を変換し、高周波信号とする。この高周波信号の波形は、例えば図１の地点Ｂにおける波形である。この高周波信号は電磁界結合部１０２ｂの電磁界結合により周波数変換器１０３ｂに伝送される。この伝送において、高周波信号には位相ずれが生じる。位相ずれが生じた高周波信号の波形は、例えば図１の地点Ｃにおける波形である。遅延器１０４は、生成部１０１で生成されたクロック信号を受け取り、位相を遅延させる。周波数変換器１０３ｂは、位相が遅延されたクロック信号により周波数を変換する。周波数変換器１０３ｂの周波数の逆変換により、高周波信号はもとの入力信号と同程度の周波数に復元されたアナログ信号（以降、復元信号とも称する）となる。この復元信号の波形は、例えば図１の地点Ｄにおける波形である。復元信号は、バッファ１０６を経由して、出力端子（図１では、Ｏｕｔｐｕｔと称する）から出力信号として出力される。この出力信号の波形は、例えば図１の地点Ｅにおける波形である。
以上のようにして、電子回路１００は入力信号を、絶縁を介して伝送して出力する。アイソレーションアンプにおいて、高周波信号を電磁界結合により伝送する際に位相ずれが生じる。このまま周波数を逆変換し、もとの入力信号と同程度の周波数に復元すると、復元信号の振幅が小さくなることや、復元信号のＳＮ比（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）の劣化を生じる可能性がある。電子回路１００は、位相ずれが生じた高周波信号を、遅延器１０４により位相を遅延させたクロック信号を用いて周波数の逆変換を行うことで、位相ずれを修正した復元信号への変換を行うことができる。このようにすることで、電磁界結合の伝送による信号の位相ずれの影響を軽減し、復元信号の振幅やＳＮ比の劣化を軽減させることができる。なお、この遅延器１０４におけるクロック信号の位相の遅延量は、復元信号の振幅値に基づいて決定される。
図２は、第１の実施形態における電子回路１００の構成図である。電子回路１００は、生成部１０１、電磁界結合部１０２ａおよび１０２ｂ、周波数変換器１０３ａおよび１０３ｂ、遅延器１０４、バッファ１０６（図面ではＢｕｆｆｅｒと称する）の他に、増幅部１０５（図面ではＡｍｐ．と称する）、検出器１０７（図面ではＡｍｐｌｉｔｕｄｅ Ｄｅｔｅｃｔｏｒと称する）、制御回路１０８（図面ではＣｏｎｔｒｏｌｌｅｒ（Ｓｅｑｕｅｎｃｅｒ）と称する）、電源１０９（図面ではＰｏｗｅｒ Ｓｕｐｐｌｙと称する）を備える。電子回路１００は、電磁界結合部１０２ａの間、および電磁界結合部１０２ｂの間には、絶縁部１１０が備えられている。絶縁部１１０から入力端子ＩＮＡおよびＩＮＢ側を１次側、絶縁部１１０から出力端子ＯＵＴＰおよびＯＵＴＮ側を２次側とする。
生成部１０１は、クロック信号を生成する。このクロック信号は例えば１００ＭＨｚの高周波数の矩形波であり、周波数変換器１０３ａおよび１０３ｂにおいて、入力信号および高周波信号の周波数変換に使われる。本実施形態では、生成部１０１はクロック信号ＣＬＫＡ０およびＣＬＫＢ０を生成し、電磁界結合部１０２ａおよび遅延器１０４に送る。以下、クロック信号ＣＬＫＢ０はクロック信号ＣＬＫＡ０を反転した差動クロック信号である。
電磁界結合部１０２ａおよび１０２ｂは、クロック信号や高周波信号などの信号を電磁界結合により伝送する。電磁界結合部１０２ａおよび１０２ｂにおける、信号の送信側と受信側の間は電気的に絶縁されている。電磁界結合部１０２ａは、電磁界結合によりクロック信号を後述する周波数変換器１０３ａに伝送する。電磁界結合部１０２ｂは、電磁界結合により高周波信号を後述する周波数変換器１０３ｂに伝送する。本実施形態では一例として、電磁界結合部１０２ａは絶縁部１１０を介してキャパシタＣ１およびＣ２を有する。すなわち、絶縁部１１０はそれぞれのキャパシタの送信側の平板と受信側の平板の間に設けられている。電磁界結合部１０２ｂは絶縁部１１０を介してキャパシタＣ３およびＣ４を有する。絶縁部１１０はそれぞれのキャパシタの送信側の平板と受信側の平板の間に設けられている。
電磁界結合部１０２ａおよび１０２ｂが電磁界結合により伝送された信号には位相ずれが生じる。本実施形態では一例として、クロック信号ＣＬＫＡ０、ＣＬＫＢ０は電磁界結合部１０２ａにより伝送され、クロック信号ＣＬＫＡ１、ＣＬＫＢ１となる。後述する周波数変換器１０３ａで入力信号から変換された高周波信号ＶＡ０およびＶＢ０は、電磁界結合部１０２ｂにより伝送され、高周波信号ＶＡ１およびＶＢ１となる。
周波数変換器１０３ａおよび１０３ｂは、クロック信号により駆動し、入力信号や高周波信号などの信号の周波数の変換を行う。周波数変換器１０３ａは電源の供給を受けず、クロック信号により駆動する周波数変換器である。このような周波数変換器は、パッシブミキサとも称される。周波数変換器１０３ｂはパッシブミキサでもよいし、電源１０９からの電源供給を受ける周波数変換器でもよいが、本実施形態では一例として、周波数変換器１０３ａと同様のパッシブミキサとして説明する。
本実施形態では一例として、周波数変換器１０３ａは、入力端子ＩＮＡおよびＩＮＢから入力された入力信号を、クロック信号ＣＬＫＡ１およびＣＬＫＢ１により高周波信号ＶＡ０およびＶＢ０に変換する。周波数変換器１０３ｂは、高周波信号ＶＡ１およびＶＢ１を、後述する遅延器１０４にて位相が遅延されたクロック信号ＣＬＫＡ２およびＣＬＫＢ２により、復元信号ＶＰ０およびＶＮ０に変換する。復元信号ＶＰ０およびＶＮ０は増幅部１０５に送られる。
遅延器１０４は、入力された信号の位相を遅延させて出力する。遅延器１０４が遅延させる位相量は、後述する制御回路１０８により設定される。本実施形態では一例として、遅延器１０４はあらかじめ遅延量が異なる複数の設定を有しており、制御回路１０８から送られる設定値ＤＬＹＳＥＴにより使われる設定が決まる。遅延器１０４は生成部１０１が生成したクロック信号ＣＬＫＡ０およびＣＬＫＢ０の位相を遅延させ、クロック信号ＣＬＫＡ２およびＣＬＫＢ２として周波数変換器１０３ｂに送る。このクロック信号ＣＬＫＡ２およびＣＬＫＢ２は、周波数変換器１０３ｂで位相ずれを生じた高周波信号ＶＡ１およびＶＢ１の、位相ずれを修正した周波数の変換に使われる。
増幅部１０５は、周波数変換器１０３ｂから送られた信号を増幅して出力する。本実施形態では一例として、復元信号ＶＰ０、ＶＮ０を復元信号ＶＰ１、ＶＮ１に増幅する。復元信号ＶＰ１およびＶＮ１は、後述するバッファ１０６を経由して出力される他、後述する検出器１０７に送られ、振幅値の検出に使われる。
バッファ１０６は、増幅部１０５から送られた復元信号を出力する。本実施形態では一例として、バッファ１０６は、増幅部１０５から送られた復元信号ＶＰ１およびＶＮ１を調整し、出力信号として出力端子ＯＵＴＰ、ＯＵＴＮから出力する。
図２では省略しているが、増幅部１０５およびバッファ１０６の間には、スイッチが接続されている。このスイッチを開放することで、後述する制御回路１０８が遅延器１０４の遅延量を決定している間は、バッファ１０６には復元信号ＶＰ１およびＶＮ１が送られないようにしてもよい。詳細は図５で後述する。
検出器１０７は、増幅部１０５から送られた復元信号の振幅を検出する。復元信号の振幅は、電圧として検出される。本実施形態では一例として、検出器１０７は、増幅部１０５から送られた復元信号ＶＰ１およびＶＮ１の電圧を検出する。復元信号ＶＰ１およびＶＮ１の電圧は後述する制御回路１０８に送られ、遅延器１０４の位相の遅延量の決定に使われる。
制御回路１０８は、検出器１０７から送られた復元信号の電圧に基づいて、遅延器１０４の位相の遅延量を決定する。本実施形態では一例として、制御回路１０８は検出器１０７から送られた復元信号ＶＰ１およびＶＮ１の電圧に基づいて遅延器１０４の位相の遅延量を決定し、この位相の遅延量を表す設定値ＤＬＹＳＥＴを遅延器１０４に送る。
制御回路１０８による遅延器１０４における位相の遅延量の決定は、任意のタイミングで行われるようにしてもよい。例えばあらかじめ設定された時間ごとでもよいし、制御回路１０８にこの遅延量の決定を開始するよう指示する信号が入力されてもよい。本実施形態では一例として、制御回路１０８は、遅延器１０４における位相の遅延量の決定開始を指示する信号ＣＡＬＫＩＣＫが入力された場合に、この遅延量の決定を開始する。
電源１０９は、電子回路１００の２次側の構成要素に電源を供給する。本実施形態では一例として、電源１０９は、生成部１０１、遅延器１０４、増幅部１０５、バッファ１０６、検出器１０７、制御回路１０８に電源を供給する。
以上に、電子回路１００の構成を説明した。以下に、周波数変換器１０３ａおよび１０３ｂ、遅延器１０４、増幅部１０５、バッファ１０６、検出器１０７、制御回路１０８の詳細を、図３から図６を用いて説明する。
図３は、周波数変換器１０３ａおよび１０３ｂの詳細を説明する図である。周波数変換器１０３ａおよび１０３ｂは、４つのＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４（以降、単にトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４とも称する）で構成されるミキサである。周波数変換器１０３ａは、端子ＩＮａ、ＩＮｂで入力信号を受け取る。周波数変換器１０３ａは、クロック信号ＣＬＫＡ１およびＣＬＫＢ１によって駆動して入力信号の周波数変換を行い、端子ＯＵＴａ、ＯＵＴｂから高周波信号ＶＡ０、ＶＢ０を送出する。周波数変換器１０３ｂは、端子ＩＮａ、ＩＮｂで高周波信号ＶＡ１およびＶＢ１を受け取る。周波数変換器１０３ｂは、クロック信号ＣＬＫＡ１およびＣＬＫＢ１によって駆動して高周波信号ＶＡ０、ＶＢ０の周波数変換を行い、端子ＯＵＴａ、ＯＵＴｂから復元信号ＶＰ０およびＶＮ０を送出する。すなわち、周波数変換器１０３ａおよび１０３ｂは、ＮＭＯＳトランジスタで構成されることから、電源１０９からの電源供給がなくてもクロック信号の入力によって駆動するパッシブミキサである。
以下説明のために、周波数変換器１０３ａの動作を説明する。クロック信号ＣＬＫＡ１がＨｉｇｈ、ＣＬＫＢ１がＬｏｗの場合は、トランジスタＭ１およびＭ２がオンし、トランジスタＭ３およびＭ４がオフとなる。この場合、端子ＩＮａで受け取った信号は端子ＯＵＴａに送られ、端子ＩＮｂで受け取った信号は出力端子ＯＵＴｂに送られる。一方、ＣＬＫＡ１がＬｏｗ、ＣＬＫＢ１がＨｉｇｈの場合は、トランジスタＭ３およびＭ４がオンし、トランジスタＭ１およびＭ２がオフとなる。この場合、端子ＩＮａで受け取った信号は端子ＯＵＴｂに送られ、端子ＩＮｂで受け取った信号は端子ＯＵＴａに送られる。クロック信号ＣＬＫＡ１およびＣＬＫＢ１のＨｉｇｈとＬｏｗが切り替わることで、周波数変換器１０３ａは入力信号を高周波信号に変換する。周波数変換器１０３ｂも同様に、クロック信号ＣＬＫＡ２およびＣＬＫＢ２のＨｉｇｈとＬｏｗが切り替わることで、周波数変換器１０３ｂは高周波信号を入力信号と同程度の周波数の復元信号に変換する。このように信号の接続を入れ替えて周波数変換することで、入力端子ＩＮＡおよびＩＮＢから出力端子ＯＵＴＰおよびＯＵＴＮへの信号の通過帯域をより高帯域化することができる。
図４は、図２における遅延器１０４の詳細を説明する図である。遅延器１０４は、生成部１０１で生成されたクロック信号を端子ＣＬＫＩＮで受けとり、位相を遅延させて端子ＣＬＫＯＵＴから送出する。遅延器１０４は、デジタル／アナログ変換器１０４１（図面ではＤＡＣと称する）、カレントミラー回路１０４２（図面ではＣｕｒｒｅｎｔ Ｍｉｒｒｏｒと称する）、遅延インバータ回路１０４３ａおよび１０４３ｂ（図面ではＤｅｌａｙ Ｉｎｖｅｒｔｅｒと称する）を備える。これらの構成要素は、電源１０９から電源供給を受ける。なお、図４では簡単のために、クロック信号を受け取る端子ＣＬＫＩＮと送出する端子ＣＬＫＯＵＴを１つとして説明するが、図２に表すように、クロック信号ＣＬＫＡ０およびＣＬＫＢ０の２つの信号をそれぞれ受け取り、クロック信号ＣＬＫＡ２およびＣＬＫＢ２の２つの信号をそれぞれ送出する。
デジタル／アナログ変換器１０４１は、制御回路１０８から送られる設定値ＤＬＹＳＥＴに応じたバイアス電圧ＶＢＩＡＳＮを生成する。カレントミラー回路１０４２は、２つのトランジスタＭＣ１およびＭＣ２を備え、バイアス電圧ＶＢＩＡＳＮに応じたバイアス電圧ＶＢＩＡＳＰを生成する。図４では、トランジスタＭＣ１がＰＭＯＳトランジスタ、トランジスタＭＣ２がＮＭＯＳトランジスタであるカレントミラー回路１０４２が表されている。遅延インバータ回路１０４３ａ、１０４３ｂは信号を遅延させる回路である。遅延インバータ回路１０４３ａは電流源ＣＳａ１、ＣＳａ２、インバータ回路Ｉｎｖａ、キャパシタＣａからなる回路である。遅延インバータ回路１０４３ｂは電流源ＣＳｂ１、ＣＳｂ２、インバータ回路Ｉｎｖｂ、キャパシタＣｂからなる回路である。ＣＳａ１、ＣＳａ２、ＣＳｂ１、ＣＳｂ２は図４の矢印の方向に電流が流れる。
以下、遅延器１０４がクロック信号を遅延させる動作について説明する。遅延インバータ回路１０４３ａおよび１０４３ｂは、クロック信号ＣＬＫＡ０およびＣＬＫＢ０を受け取る。遅延インバータ回路１０４３ａおよび１０４３ｂに流れる電流量は、バイアス電圧ＶＢＩＡＳＮおよびＶＢＩＡＳＰによって定められる。したがって、バイアス電圧ＶＢＩＡＳＮおよびＶＢＩＡＳＰの大きさに応じて、キャパシタＣａおよびＣｂへの充電に要する時間が変化し、インバータ回路ＩｎｖａおよびＩｎｖｂを通過するクロック信号ＣＬＫＡ０およびＣＬＫＢ０を遅延させることができる。また、遅延器１０４は、電流源ＣＳａ１、ＣＳａ２、ＣＳｂ１およびＣＳｂ２を備えることで、インバータ回路ＩｎｖａおよびＩｎｖｂを通過するクロック信号ＣＬＫＡ０およびＣＬＫＢ０を遅延させることができる。このように、遅延器１０４は、クロック信号ＣＬＫＡ０およびＣＬＫＢ０を遅延させ、位相が遅れたクロック信号ＣＬＫＡ２およびＣＬＫＢ２とすることができる。
図４で表した遅延器１０４は一例であり、遅延インバータ回路１０４３ａおよび１０４３ｂの構成要素の付加および削除は任意であるし、遅延インバータ回路を１つまたは３つ以上としてもよい。
図５は、図２における増幅部１０５およびバッファ１０６の詳細を説明する図である。増幅部１０５は、復元信号ＶＰ０およびＶＮ０を受け取り、増幅して復元信号ＶＰ１およびＶＮ１を送出する。バッファ１０６は、復元信号ＶＰ１およびＶＮ１を受け取り、調整した出力信号として出力端子ＯＵＴＰおよびＯＵＴＮに送る。増幅部１０５は、抵抗ＲＧ１、ＲＧ２、ＲＦ１、ＲＦ２、キャパシタＣＦ１、ＣＦ２、および増幅回路ＯＰ１を備える。増幅回路ＯＰ１は、電源１０９から電源供給を受ける。抵抗ＲＧ１およびＲＧ２は並列に接続されており、抵抗ＲＦ１、ＲＦ２、キャパシタＣＦ１、ＣＦ２、および増幅回路ＯＰ１も並列に接続されている。抵抗ＲＧ１およびＲＧ２と、ＲＦ１、ＲＦ２、キャパシタＣＦ１、ＣＦ２、および増幅回路ＯＰ１は直列に接続されている。増幅回路ＯＰ１とは例えば、オペアンプなどである。増幅部１０５の利得は、抵抗ＲＧ１、ＲＧ２、ＲＦ１、ＲＦ２の抵抗値によって決定される。また、キャパシタＣＦ１、ＣＦ２の容量値によって、信号の高周波成分を通さないローパスフィルタを構成することができる。これにより、増幅部１０５は、周波数変換器１０３ｂから送られた復元信号ＶＰ０およびＶＮ０に残存した高周波成分を除去することができ、復元信号ＶＰ１およびＶＮ１に増幅して出力することができる。
バッファ１０６は、増幅部１０５と同様に、抵抗ＲＧ３、ＲＧ４、ＲＦ３、ＲＦ４、キャパシタＣＦ３、ＣＦ４、および増幅回路ＯＰ２を備える。増幅回路ＯＰ２は、電源１０９から電源供給を受ける。抵抗ＲＧ３およびＲＧ４は並列に接続されており、抵抗ＲＦ３、ＲＦ４、キャパシタＣＦ３、ＣＦ４、および増幅回路ＯＰ２も並列に接続されている。抵抗ＲＧ３およびＲＧ４と、ＲＦ３、ＲＦ４、キャパシタＣＦ３、ＣＦ４、および増幅回路ＯＰ２は直列に接続されている。増幅回路ＯＰ２とは例えば、オペアンプなどである。増幅部１０５の利得は、抵抗ＲＧ３、ＲＧ４、ＲＦ３、ＲＦ４の抵抗値によって決定される。また、キャパシタＣＦ３、ＣＦ４の容量値によって、信号の高周波成分を通さないローパスフィルタを構成することができる。これにより、バッファ１０６は、増幅部１０５から送られた復元信号ＶＰ１およびＶＮ１に残存した高周波成分を除去することができ、出力端子ＯＵＴＰおよびＯＵＴＮに出力することができる。
また、図２では省略されているが、増幅部１０５およびバッファ１０６の間にはスイッチＳＷ１およびＳＷ２が接続されている。スイッチＳＷ１およびＳＷ２は制御回路１０８からの信号ＣＡＬＥＸに応じて開放または短絡する。信号ＣＡＬＥＸは、スイッチＳＷ１およびＳＷ２の開放または短絡を切り替える信号である。この信号ＣＡＬＥＸにより、制御回路１０８が遅延器１０４における位相の遅延量を決定している間はスイッチＳＷ１およびＳＷ２は開放され、復元信号ＶＰ１およびＶＮ１は検出器１０７に送られる。また、制御回路１０８がこの遅延量を決定しない間はスイッチＳＷ１およびＳＷ２は短絡し、復元信号ＶＰ１およびＶＮ１はバッファ１０６を経由して出力端子ＯＵＴＰおよびＯＵＴＮに送られる。
図６は、図２における検出器１０７および制御回路１０８の詳細を説明する図である。検出器１０７は、復元信号ＶＰ１およびＶＮ１の振幅を電圧として検出する。制御回路１０８、検出器１０７から復元信号ＶＰ１およびＶＮ１の電圧に関する信号を受け取り、遅延器１０４における位相の遅延量を決定する。サンプルホールド回路１０７１ａおよび１０７１ｂ（図面ではＳ／Ｈと称する）、参照電圧生成回路１０７２（図面ではＲｅｆ．Ｇｅｎ．と称する）、増幅回路１０７３ａおよび１０７３ｂ、比較回路１０７４ａおよび１０７４ｂ（図面ではＣｏｍｐ．と称する）、およびラッチ回路１０７５ａおよび１０７５ｂ（図面ではＬａｔｃｈと称する）を備える。これらの構成要素は、電源１０９から電源供給を受ける。
以下、制御回路１０８が遅延器１０４の位相の遅延量を決定する場合における検出器１０７の動作を説明する。サンプルホールド回路１０７１ａは制御回路１０８から電圧を保持する指令を表す信号ＳＭＰＬ１を受けて、復元信号ＶＰ１およびＶＮ１の電圧を保持し、増幅回路１０７３ａに送る。ＶＨＯＬＤ１は、復元信号ＶＰ１およびＶＮ１の電圧の差分を表す。サンプルホールド回路１０７１ｂは制御回路１０８から電圧を保持する指令を表す信号ＳＭＰＬ２を受けて、復元信号ＶＰ１およびＶＮ１の電圧を保持し、増幅回路１０７３ａに送る。ＶＨＯＬＤ２は、復元信号ＶＰ１およびＶＮ１の電圧の差分を表す。なお、制御回路１０８が信号ＳＭＰＬ１を送るタイミングと、信号ＳＭＰＬ２を送るタイミングとでは、遅延器１０４における位相の遅延の設定を表す設定値ＤＬＹＳＥＴが異なる場合がある。
増幅回路１０７３ａは、入力された電圧を増幅し、比較回路１０７４ａに出力する。ＶＡＭＰ１は、増幅回路１０７３ａから比較回路１０７４ａに接続される２本の配線における電圧の差分を表す。比較回路１０７４ａは、入力された電圧の差分ＶＡＭＰ１の正負を比較し、比較した結果を表す信号ＶＣＭＰ１をラッチ回路１０７５ａに送る。ラッチ回路１０７５ａは、制御回路１０８から入力された信号をデジタル化する指令を表す信号ＬＡＴＣＨ１を受けてデジタル化し、信号ＡＭＰＤＥＴを制御回路１０８に送る。信号ＡＭＰＤＥＴは、参照回路１０７４ａからラッチ回路１０７５ａに接続される２本の配線において、どちらの配線の電圧がより高いかを表す信号である。制御回路１０８は、信号ＡＭＰＤＥＴによって、電圧の差分ＶＨＯＬＤ１と電圧の差分ＶＨＯＬＤ２の大小関係を認識することができる。
参照電圧生成回路１０７２は、増幅回路１０７３ｂと接続される２本の配線における電圧の差分がＶＣＨＫとなる電圧を生成し、増幅回路１０７３ｂに送る。以降、この電圧の差分ＶＣＨＫを、基準電圧差分ＶＣＨＫとも称する。また、増幅回路１０７３ｂには、復元信号ＶＰ１およびＶＮ１が送られる。増幅回路１０７３ｂは、入力された電圧を増幅し、比較回路１０７４ｂに出力する。ＶＡＭＰ２は、増幅回路１０７３ｂから比較回路１０７４ｂに接続される２本の配線における電圧の差分を表す。比較回路１０７４ｂは、入力された電圧の差分ＶＡＭＰ２の正負を比較し、比較した結果を表す信号ＶＣＭＰ２をラッチ回路１０７５ｂに送る。ラッチ回路１０７５ｂは、制御回路１０８から入力された信号をデジタル化する指令を表す信号ＬＡＴＣＨ２を受けてデジタル化し、信号ＣＡＬＡＶを制御回路１０８に送る。信号ＣＡＬＡＶは、参照回路１０７４ｂからラッチ回路１０７５ｂに接続される２本の配線において、どちらの配線の電圧がより高いかを表す信号である。制御回路１０８は、信号ＣＡＬＡＶによって、復元信号ＶＰ１およびＶＮ１の電圧の差分と、基準電圧差分ＶＣＨＫの大小関係を認識することができる。
制御回路１０８は、信号ＡＭＰＤＥＴおよび信号ＣＡＬＡＶに基づいて、遅延器１０４における位相の遅延量を決定する。詳細は後述する。また、本実施形態では一例として、制御回路１０８は、信号ＣＡＬＫＩＣＫが入力されることで、遅延器１０４における位相の遅延量の決定（Ｃａｌｉｂｒａｔｉｏｎ）を開始する。この場合における時刻との関係を、図７（ａ）に表す。ＣＡＬＫＩＣＫは時刻に応じた信号ＣＡＬＫＩＣＫの入力状況を表し、Ｏｐｅｒａｔｉｏｎは電子回路１００の動作状況を表す。
Ｎｏｒｍａｌ Ｏｐｅｒａｔｉｏｎとは、制御回路１０８は遅延器１０４における位相の遅延量の決定を行わず、入力信号を出力信号として出力する状況を表す。すなわち、遅延器１０４は設定された遅延量でクロック信号ＣＬＫＡ０およびＣＬＫＢ０を遅延させる。周波数変換器１０３ｂは高周波信号ＶＡ１およびＶＢ１を復元信号ＶＰ０およびＶＮ０に変換する。増幅部１０５は復元信号ＶＰ０およびＶＮ０を増幅し、復元信号ＶＰ１およびＶＮ１として送出する。バッファ１０６はＶＰ１およびＶＮ１を出力信号として端子ＯＵＴＰおよびＯＵＴＮから出力する。
Ｃａｌｉｂｒａｔｉｏｎでは、制御回路１０８は遅延器１０４における位相の遅延量の決定を行う状況を表す。この状況では、復元信号ＶＰ１およびＶＮ１はバッファ１０６に送られず、検出器１０７に送られる。検出器１０７は復元信号ＶＰ１およびＶＮ１の電圧を検出し、信号ＡＭＰＤＥＴおよびＣＡＬＡＶを制御回路１０８に送る。制御回路１０８は、信号ＡＭＰＤＥＴおよびＣＡＬＡＶに基づいて、遅延器１０４の位相の遅延量を決定する。
一例として、図７（ａ）では、電子回路１００は信号ＣＡＬＫＩＣＫが入力されるまではＮｏｒｍａｌ Ｏｐｅｒａｔｉｏｎを行う。時刻ｔａにおいて信号ＣＡＬＫＩＣＫがオンとなり、時刻ｔｂに制御回路１０８に伝達されると、制御回路１０８は遅延器１０４における位相の遅延量の決定を行う。制御回路１０８による遅延器１０４における位相の遅延量の決定が終わると、電子回路１００は再びＮｏｒｍａｌ Ｏｐｅｒａｔｉｏｎに戻る。
制御回路１０８は、図７（ｂ）に表すように、あらかじめ設定された時間ＴＩＮＴＥＲＶＡＬごとにＣａｌｉｂｒａｔｉｏｎを行うようにしてもよい。図７（ｂ）では一例として、電子回路１００は時刻ｔ１からＴＩＮＴＥＲＶＡＬの間はＮｏｒｍａｌ Ｏｐｅｒａｔｉｏｎを行い、時刻ｔ２からＣａｌｉｂｒａｔｉｏｎを行う。電子回路１００は、Ｃａｌｉｂｒａｔｉｏｎが終了した時刻ｔ３から再びＴＩＮＴＥＲＶＡＬの間はＮｏｒｍａｌ Ｏｐｅｒａｔｉｏｎを行う。以降これを繰り返すようにしてもよい。この時間ＴＩＮＴＥＲＶＡＬの計測は、任意のカウンタによって行うようにしてもよい。一例として、図６では制御回路１０８の内部にカウンタが含まれている（図面ではＣｏｕｎｔｅｒとして表されている）。
以下、Ｃａｌｉｂｒａｔｉｏｎ時における検出器１０７および制御回路１０８の動作を説明する。図８は、検出器１０７および制御回路１０８の動作のフローチャートである。制御回路１０８は、設定値ＤＬＹＳＥＴを決定することで、遅延器１０４の遅延量を決定する。このフローチャート中においては、クロック信号の生成、入力信号から高周波信号への周波数変換、クロック信号および高周波信号の電磁界結合による伝送、高周波信号から復元信号への周波数変換は適宜行われているものとする。
制御回路１０８は、遅延器１０４における位相の遅延量が異なるＮ＋１個（Ｎは１以上の整数）の候補値ＤＬＹ０～ＤＬＹＮをあらかじめ有している。これらを制御回路１０８は、Ｃａｌｉｂｒａｔｉｏｎの期間中に、この候補値を１つずつ遅延器１０４に送り、復元信号ＶＰ１およびＶＮ１の電圧を評価する。制御回路１０８は候補値ごとに復元信号ＶＰ１およびＶＮ１の電圧を評価することで、複数の候補値から１つを設定値ＤＬＹＳＥＴとして決定する。本実施形態では一例として、候補値ＤＬＹ０～ＤＬＹＮはＤＬＹＮに近づくほど遅延量が大きくなるとする。制御回路１０８は、候補値をＤＬＹ０からＤＬＹＮまで切り替え、復元信号の振幅の大きさを表す電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２が最大となる候補値を、設定値ＤＬＹＳＥＴとして決定する。本実施形態の一例として、図９に遅延設定と電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２の関係を表す。この場合、候補値がＤＬＹＫのときに、電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２が最大値Ｖｍａｘを取るので、制御回路１０８は候補値ＤＬＹＫを設定値ＤＬＹＳＥＴとして決定する。
検出器１０７では、復元信号ＶＰ１およびＶＮ１の電圧の差分と参照電圧生成回路１０７２で生成された基準電圧差分ＶＣＨＫが、増幅回路１０７３ｂにおいて電圧の差分ＶＡＭＰ２として出力される。この電圧の差分ＶＡＭＰ２は、比較回路１０７４ｂにおいて正負が比較され、比較結果を表す信号ＶＣＭＰ２が出力される。この信号ＶＣＭＰ２は、ラッチ回路１０７５ｂにおいてデジタル化され、信号ＣＡＬＡＶが制御回路１０８に出力される。制御回路１０８は、信号ＣＡＬＡＶに基づいて、復元信号ＶＰ１およびＶＮ１の電圧の差分と、基準電圧差分ＶＣＨＫの大小関係を認識する（ステップＳ１０１）。
復元信号ＶＰ１およびＶＮ１の電圧の差分が基準電圧差分ＶＣＨＫよりも小さい場合（ステップＳ１０１：Ｎｏ）、フローは終了する。復元信号ＶＰ１およびＶＮ１の電圧が基準電圧差分ＶＣＨＫよりも小さい場合は、遅延器１０４における位相の遅延量の決定に適さないためである。
一方、復元信号ＶＰ１およびＶＮ１の電圧の差分が基準電圧差分ＶＣＨＫよりも大きい場合（ステップＳ１０１：Ｙｅｓ）、制御回路１０８は最初の候補値に設定する（ステップＳ１０２）。本実施形態では一例として、制御回路１０８は候補値ＤＬＹ０に設定する。以降、制御回路１０８によって設定または切り替えられる候補値ＤＬＹ０～ＤＬＹＮは適宜遅延器１０４に伝えられ、遅延器１０４は伝えられたＤＬＹ０～ＤＬＹＮに応じた遅延量に設定する。
制御回路１０８は、サンプルホールド回路１０７１ａに対して信号ＳＭＰＬ１を送り、候補値ＤＬＹ０における電圧の差分ＶＨＯＬＤ１を保持させる（ステップＳ１０３）。制御回路１０８は、切り替える候補値があるかを確認する（ステップＳ１０４）。本実施形態では一例として、候補値ＤＬＹ０、ＤＬＹ１、ＤＬＹ２、…、ＤＬＹＮの順番に１つずつ切り替えていく。制御回路１０８が最後の候補値ＤＬＹＮまで切り替えており、ステップＳ１０４において切り替える候補値がない場合（ステップＳ１０４：Ｎｏ）、ステップＳ１０９へと進む。
一方、切り替える候補値がある場合、制御回路１０８は、候補値の切り替え（更新）を行う（ステップＳ１０５）。本実施形態では、候補値ＤＬＹ０、ＤＬＹ１、ＤＬＹ２、…、ＤＬＹＮの順番に１つずつ切り替えていく。切り替わった候補値は遅延器１０４に送られ、遅延器１０４は送られた候補値に対応する遅延量に設定する。例えば候補値ＤＬＹ１に切り替わった場合、遅延器１０４は候補値ＤＬＹ１に対応する遅延量に切り替える。
制御回路１０８は、サンプルホールド回路１０７１ｂに対して信号ＳＭＰＬ２を送り、ステップＳ１０５で切り替えた候補値における電圧の差分ＶＨＯＬＤ２を保持させる（ステップＳ１０６）。例えば、ステップＳ１０５において候補値ＤＬＹ１に切り替わった場合、サンプルホールド回路１０７１ｂは電圧の差分ＶＨＯＬＤ２を保持する。候補値ＤＬＹ１における検出器１０７では、電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２が、増幅回路１０７３ａにおいて電圧の差分ＶＡＭＰ１として出力される。この電圧の差分ＶＡＭＰ１は、比較回路１０７４ａにおいて正負が比較され、比較結果を表す信号ＶＣＭＰ１が出力される。この信号ＶＣＭＰ１は、ラッチ回路１０７５ａにおいてデジタル化され、信号ＡＭＰＤＥＴが制御回路１０８に出力される。制御回路１０８は、信号ＡＭＰＤＥＴに基づいて、電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２の大小関係を認識する（ステップＳ１０７）。電圧の差分ＶＨＯＬＤ２がＶＨＯＬＤ１より小さい場合（ステップＳ１０７：Ｎｏ）、ステップＳ１０４に戻る。
一方、電圧の差分ＶＨＯＬＤ２がＶＨＯＬＤ１より大きい場合（ステップＳ１０７：Ｙｅｓ）、制御回路１０８はステップＳ１０５で切り替えた候補値を内部の記憶部（図面ではＤＬＹＯＰＴと称する）に暫定値として保持する。例えば、ステップＳ１０５において候補値ＤＬＹ１に切り替わった場合、制御回路１０８は候補値ＤＬＹ１を保持する。暫定値はステップＳ１０８において最も電圧の差分ＶＨＯＬＤ２が大きくなる候補値である。また、制御回路１０８はサンプルホールド回路１０７１ａに対して信号ＳＭＰＬ１を送り、更新した暫定値、すなわちステップＳ１０５で切り替わった候補値における電圧の差分ＶＨＯＬＤ１を保持させる（ステップＳ１０８）。例えば、ステップＳ１０５において候補値ＤＬＹ１に切り替わった場合、サンプルホールド回路１０７１ａは電圧の差分ＶＨＯＬＤ１を保持する。ステップＳ１０８の後はステップＳ１０４に戻る。
このようにして、候補値ＤＬＹ０～ＤＬＹＮを切り替えながら電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２の大小を比較し、暫定値を更新していく。切り替える候補値がなくなった場合（ステップＳ１０４：Ｎｏ）、制御回路１０８は暫定値を設定値ＤＬＹＳＥＴに決定する（ステップＳ１０９）。この暫定値が最も電圧の差分ＶＨＯＬＤ２を大きくする設定値ＤＬＹＳＥＴである。例えば、図９では候補値ＤＬＹＫが設定値ＤＬＹＳＥＴとなる。制御回路１０８が暫定値を設定値ＤＬＹＳＥＴとすることで、電磁界結合による位相ずれを修正した復元信号ＶＰ１およびＶＮ１に変換することができる。
以上のようにして、制御回路１０８は、最も電圧の差分ＶＨＯＬＤ２を大きくする設定値ＤＬＹＳＥＴを決定し、Ｃａｌｉｂｒａｔｉｏｎは終了する。この設定値ＤＬＹＳＥＴは遅延器１０４に送られる。遅延器１０４は、この設定値ＤＬＹＳＥＴに応じた遅延量に変更する。
図９を一例として、制御回路１０８が候補値を切り替えながら電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２の大小を比較し、暫定値を更新していく一連の流れを説明する。ステップＳ１０２で説明したように、初期の候補値はＤＬＹ０である。ステップＳ１０３で保持される電圧の差分ＶＨＯＬＤ１はＶ０となる。制御回路１０８が候補値をＤＬＹ１に切り替えることで、ステップＳ１０６で保持される電圧の差分ＶＨＯＬＤ２はＶ１となる。電圧の差分ＶＨＯＬＤ２はＶＨＯＬＤ１より大きいので、制御回路１０８は暫定値をＤＬＹ１として保持する。サンプルホールド回路１０７１ａは電圧の差分ＶＨＯＬＤ１として、新たにＶ１を保持する。ステップＳ１０８からステップＳ１０４へ戻り、以降、候補値がＤＬＹＮとなるまで、制御回路１０８は同様に候補値を切り替え、電圧の差分ＶＨＯＬＤ２を保持して電圧の差分ＶＨＯＬＤ１と比較する。電圧の差分ＶＨＯＬＤ２が電圧の差分ＶＨＯＬＤ１よりも大きい場合、制御回路１０８はその候補値を暫定値として更新し、サンプルホールド回路１０７１ａは更新した暫定値における電圧の差分ＶＨＯＬＤ１を保持する。
本実施形態では、候補値ＤＬＹＫにおける電圧の差分ＶＨＯＬＤ１がＶｍａｘとなり、最大となる。したがって、制御回路１０８は候補値がＤＬＹＮまで切り替え、電圧の差分ＶＨＯＬＤ２を保持して電圧の差分ＶＨＯＬＤ１（Ｖｍａｘ）と比較した後、設定値ＤＬＹＳＥＴを暫定値、すなわちＤＬＹＫに決定し、Ｃａｌｉｂｒａｔｉｏｎを終了する。以降、遅延器１０４に送られる設定値ＤＬＹＳＥＴはＤＬＹＫとなる。
以上に、本実施形態を説明したが、変形例は様々に実装、実行可能である。以下、本実施形態における構成および動作の変形例について説明する。
（変形例１）
本実施形態では、制御回路１０８はすべての候補値について電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２を比較したが、一部を省略してもよい。例えば、図９の例では、候補値がＤＫＹＫの時に電圧の差分ＶＨＯＬＤ１はＶｍａｘに更新される。候補値ＤＬＹＫ＋ａ（ａは制御回路１０８に設定される任意の自然数）において、電圧の差分ＶＨＯＬＤ２がＶＨＯＬＤ１（Ｖｍａｘ）より小さいことが連続した場合、それ以降の候補値の動作を省略するようにしてもよい。このようにすることで、制御回路１０８の負荷を低減して遅延器１０４の遅延量を決定することができる。
また、本実施形態の制御回路１０８は、候補値をＤＬＹ０からＤＬＹＮまで切り替え、復元信号の振幅の大きさを表す電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２が最大となる候補値を、設定値ＤＬＹＳＥＴとして決定する。制御回路１０８は、電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２が最大となる候補値以外でも、設定値ＤＬＹＳＥＴとして決定してもよい。例えば、制御回路１０８は電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２があらかじめ設定した値より上回った候補値の中から、設定値ＤＬＹＳＥＴを決定するようにしてもよい。また、電圧の差分ＶＨＯＬＤ１およびＶＨＯＬＤ２は絶対値であってもよい。
（変形例２）
本実施形態では、制御回路１０８は暫定値を内部の記憶部に保持していたが、記憶部の配置については限定しない。制御回路１０８の外部に設けられ、制御回路１０８と接続されていてもよい。記憶部は暫定値を保持できれば任意であり、例えばＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ、レジスタなどである。
（変形例３）
本実施形態では、電磁界結合部１０２ａおよび１０２ｂはキャパシタであったが、トランスとしてもよい。このような電子回路１２０を図１０に表す。電子回路１２０は電磁界結合部１２１ａおよび１２１ｂを有する。電磁界結合部１２１ａおよび１２１ｂはトランスであり、それぞれコイルを介して電磁界結合している。このようにすることで、復元信号のＳＮ比を向上させることができる。また、電磁界結合部はキャパシタとトランスを組み合わせて構成するようにしてもよい。
（変形例４）
本実施形態では、遅延器１０４はクロック信号ＣＬＫＡ０およびＣＬＫＢ０の位相を遅延させ、周波数変換器１０３ｂに出力していたが、電磁界結合部１０２ａに出力するようにしてもよい。このような電子回路１３０を、図１１に表す。この場合、電磁界結合部１０２ａは遅延器１０４によって遅延されたクロック信号ＣＬＫＡ２およびＣＬＫＢ２を電磁界結合によって周波数変換器１０３ａに伝送する。この伝送により、周波数変換器１０３ａにはクロック信号ＣＬＫＡ３およびＣＬＫＢ３が入力される。周波数変換器１０３ａは、クロック信号ＣＬＫＡ３およびＣＬＫＢ３により駆動し、入力信号を高周波信号ＶＡ２およびＶＢ２に変換する。電磁界結合部１０２ｂは、高周波信号ＶＡ２およびＶＢ２を電磁界結合により伝送する。この伝送により、周波数変換器１０３ｂには高周波信号ＶＡ３およびＶＢ３が入力される。周波数変換器１０３ｂは、生成部１０１から送られたクロック信号ＣＬＫＡ０およびＣＬＫＢ０を用いて、高周波信号ＶＡ３およびＶＢ３を、復元信号ＶＰ０およびＶＮ０に変換する。以降は本実施形態と同様である。
電子回路１００は、遅延器１０４を生成部１０１および電磁界結合部１０２ａの間に配置しても、電磁界結合部１０２ａおよび１０２ｂによる位相ずれを修正した復元信号への変換を行うことができる。
以上、電子回路１００における構成および動作の変形例を説明した。この電子回路１００は、チップへの配置において、様々な例が考えられる。以下配置例として説明する。
（配置例１）
電磁界結合部１０２ａおよび１０２ｂ、並びに周波数変換器１０３ａを同じチップに配置し、その他の機器を異なるチップに配置する電子回路１５０を、図１２に表す。Ｃｈｉｐ１には電磁界結合部１０２ａおよび１０２ｂ、並びに周波数変換器１０３ａ（図面ではＰａｓｓｉｖｅ Ｍｉｘｅｒと称する）が配置されている。Ｃｈｉｐ２には回路部１４０（図面ではＡｃｔｉｖｅ Ｃｉｒｃｕｉｔｒｙと称する）が配置されている。回路部１４０は少なくとも周波数変換器１０３ｂが含まれ、電子回路１００の構成要素のうち、２次側に配置された構成要素を含む。例えば、回路部１４０は、生成部１０１、周波数変換器１０３ｂ、増幅部１０５、バッファ１０６、検出器１０７、制御回路１０８、電源１０９を含む。以降、回路部１４０の一部は、さらに異なるチップに配置されるようにしてもよい。
（配置例２）
電磁界結合部１０２ａおよび１０２ｂ、並びに周波数変換器１０３ｂを同じチップに配置し、周波数変換器１０３ａを異なるチップに配置する電子回路１６０を、図１３に表す。Ｃｈｉｐ１には周波数変換器１０３ａが配置されている。Ｃｈｉｐ２には電磁界結合部１０２ａおよび１０２ｂ、並びに回路部１４０が配置されている。
（配置例３）
電磁界結合部１０２ａに直列に接続される電磁界結合部１０２ｃ、および電磁界結合部１０２ｂに直列に接続される電磁界結合部１０２ｄをさらに備えるようにしてもよい。このような電子回路１７０を図１４に表す。Ｃｈｉｐ１には電磁界結合部１０２ａおよび１０２ｂ、並びに周波数変換器１０３ａが配置されている。Ｃｈｉｐ２には電磁界結合部１０２ｃおよび１０２ｄ、並びに回路部１４０が配置されている。電磁界結合部１０２が二段となることで、電子回路１７０の入力端子ＩＮＡおよびＩＮＢと、出力端子ＯＵＴＰおよびＯＵＴＮの間の絶縁性をさらに高めることができる。また、どちらか片側のチップの電磁界結合部が絶縁破壊されたとしても、もう片側で一定以上の絶縁性を保持することができ、安全性が向上する。電磁界結合部１０２は三段以上備えられるようにしてもよい。
（配置例４）
電磁界結合部１０２ａおよび１０２ｂをさらに異なるチップに配置するようにしてもよい。このような電子回路１８０を図１５に表す。Ｃｈｉｐ１には周波数変換器１０３ａが配置されている。Ｃｈｉｐ２には電磁界結合部１０２ａおよび１０２ｂが配置されている。Ｃｈｉｐ３には回路部１４０が配置されている。
以上、本実施形態およびその変形例、配置例を説明した。本実施形態における電子回路は、入力信号から高周波信号への周波数変換、または高周波信号から復元信号への周波数変換において、位相を遅延させたクロック信号を用いる。このようにすることで、高周波信号が電磁界結合により伝送される際の位相ずれの影響を軽減し、復元信号の振幅およびＳＮ比を改善することができる。また、オンチップで動的にクロック信号の位相の遅延量を決定することにより、温度や電圧等の変化に追従できる。さらに、周波数変換器１０３ａをパッシブミキサとすることで、１次側には電源供給をする必要がないため、配置部品数の削減や小型化、低電力化が可能となる。また、周波数変換器１０３ａの基板電位を入力端子ＩＮＢに接続することで、グラウンド端子を不要とすることができる。
（第２の実施形態）
第１の実施形態において、周波数変換器１０３ａの基板電位を入力端子ＩＮＢに接続する際、入力端子ＩＮＡの電圧が入力端子ＩＮＢの電圧より大きい場合に作動させることができる。入力端子ＩＮＡおよびＩＮＢの電圧の大小関係を考慮せず、入力信号を周波数変換して高周波信号とし、高周波信号を周波数変換して復元信号とすることができる電子回路２００を、図１６に表す。電子回路２００は、電子回路１００の構成要素に加えて、さらに周波数変換器１０３ｃ、電磁界結合部１０２ｃ、スイッチＳＷ３およびＳＷ４を備える。
周波数変換器１０３ｃは周波数変換器１０３ａと同様であり、クロック信号ＣＬＫＡ１およびＣＬＫＢ１によって駆動し、入力端子ＩＮＡおよびＩＮＢの入力信号を高周波信号Ｖ’Ａ０およびＶ’Ｂ０に変換する。
電磁界結合部１０２ｃは電磁界結合部１０２ａおよび１０２ｂと同様であり、キャパシタＣ５およびＣ６で構成され、電磁界結合によって信号を伝送する。電磁界結合部１０２ｃは、高周波信号Ｖ’Ａ０およびＶ’Ｂ０をスイッチＳＷ３およびＳＷ４に電磁界結合によって伝送する。この伝送により、高周波信号Ｖ’Ａ０およびＶ’Ｂ０の位相にずれが生じ、高周波信号Ｖ’Ａ１およびＶ’Ｂ１となる。
スイッチＳＷ３およびＳＷ４は、制御回路１０８からの信号ＳＥＬによって切り替わり、高周波信号ＶＡ１およびＶＢ１、Ｖ’Ａ１およびＶ’Ｂ１のいずれかを周波数変換器１０３ｂに送る。制御回路１０８は、検出器１０７から送られる信号ＡＭＰＤＥＴおよびＣＡＬＡＶの少なくとも一方に基づいて、周波数変換器１０３ａまたは１０３ｃのどちらと接続するかを決定する。制御回路１０８は、電子回路２００の外部からの入力に基づいて、周波数変換器１０３ａまたは１０３ｃのどちらと接続するかを決定するようにしてもよい。
電子回路２００は、周波数変換器１０３ａの基板電位を入力端子ＩＮＢに接続する際、入力端子ＩＮＡの電圧が入力端子ＩＮＢの電圧より大きい場合はスイッチＳＷ３およびＳＷ４を周波数変換器１０３ａに接続し、入力端子ＩＮＡの電圧が入力端子ＩＮＢの電圧より小さい場合はスイッチＳＷ３およびＳＷ４を周波数変換器１０３ｃに接続を切り替える。このようにすることで、電子回路２００は、入力端子ＩＮＡおよびＩＮＢの電圧の大小関係を考慮せず、入力信号から高周波信号への変換、および高周波信号から復元信号への変換を行うことができる。電子回路２００の動作のうち、上記に説明した動作の他は、第１の実施形態で説明した電子回路１００の動作と同様であるため、説明を省略する。本実施形態の変形例、配置例については、電子回路１００と同様に適用しうる。
（第３の実施形態）
電磁界結合によって伝送される信号は位相のずれが生じるが、電磁界結合部１０２の周囲における寄生成分の影響によって振幅の減少も生じうる。電子回路３００は、遅延器１０４における遅延量の決定だけでなく、復元信号の振幅を補償する増幅部１０５の増幅率を決定する。電子回路３００は、入力端子ＩＮＡおよびＩＮＢにおける入力信号の振幅と、出力端子ＯＵＴＰおよびＯＵＴＮにおける復元信号の振幅を、同程度にすることができる。なお、信号の振幅は、電圧として説明する。
電子回路３００は、電子回路１００の構成要素に加え、入力信号から復元信号ＶＰ１およびＶＮ１までの信号経路と同様の回路が、レプリカとして備えられている。このレプリカは、電磁界結合部１０２ｃおよび１０２ｄ、周波数変換器１０３ｃおよび１０３ｄ、増幅部１０５ｂを備え、さらに参照電圧生成回路３０１（図面ではＲｅｆｅｒｅｎｃｅ Ｇｅｎｅｒａｔｏｒと称する）およびフィードバック回路３０２（図面ではＧａｉｎ Ｆｅｅｄｂａｃｋと称する）を備える。
参照電圧生成回路３０１は、参照電圧を表す信号（以降、参照信号とも称する）ＶＲＩＡ０およびＶＲＩＢ０を生成する。この参照電圧は、周波数変換器１０３ｃおよびフィードバック回路３０２に送られる。この参照電圧は、周波数変換器１０３ｃにて高周波信号に変換され、フィードバック回路３０２にて、電圧の増幅率の決定に使われる。
電磁界結合部１０２ｃおよび１０２ｄは、電磁界結合部１０２ａおよび１０２ｂと同様に、電磁界結合によって信号を伝送する。図１７では、電磁界結合部１０２ｃおよび１０２ｄには絶縁部が含まれていないが、絶縁部を含んでいてもよい。電磁界結合部１０２ｃは生成部１０１から送られたクロック信号ＣＬＫＡ０およびＣＬＫＢ０を電磁界結合によって伝送する。このクロック信号は、電磁界結合によって位相がずれ、クロック信号ＲＣＬＫＡ１およびＲＣＬＫＢ１をとして周波数変換器１０３ｃに送られる。電磁界結合部１０２ｄは、後述する周波数変換器１０３ｃによって変換された高周波信号ＶＲＡ０およびＶＲＢ０を、電磁界結合によって伝送する。この伝送により、高周波信号ＶＲＡ０およびＶＲＢ０は位相ずれおよび電圧の低下が生じ、高周波信号ＶＲＡ１およびＶＲＢ１として周波数変換器１０３ｄに入力される。
周波数変換器１０３ｃおよび１０３ｄは、本実施形態においては周波数変換器１０３ｂと同様である。説明のための一例として、周波数変換器１０３ａから１０３ｄは同様にパッシブミキサであるとする。周波数変換器１０３ｃはクロック信号ＣＬＫＡ１およびＣＬＫＢ１によって駆動し、信号ＶＲＩＡ０およびＶＲＩＢ０を高周波信号ＶＲＡ０およびＶＲＢ０に変換する。周波数変換器１０３ｄは遅延器１０４によって位相が遅延したクロック信号ＣＬＫＡ２およびＣＬＫＢ２によって駆動し、高周波信号ＶＲＡ１およびＶＲＢ１を復元信号ＶＲＰ０およびＶＲＮ０に変換する。ここで、参照信号ＶＲＩＡ０およびＶＲＩＢ０は、復元信号ＶＲＰ０およびＶＲＮ０と同程度の周波数の信号、または定電圧である。
増幅部１０５ｂは、増幅部１０５と同様に、復元信号ＶＲＰ０およびＶＲＮ０を増幅する。増幅した復元信号ＶＲＰ１およびＶＲＮ１は、フィードバック回路３０２にて電圧の増幅率の決定に使われる。本実施形態では一例として、増幅部１０５と同様の構成としている。
フィードバック回路３０２は、参照信号ＶＲＩＡ０およびＶＲＩＢ０、並びに復元信号ＶＲＰ１およびＶＲＮ１に基づいて、増幅部１０５ｂの増幅率を決定する。この増幅率は、参照信号ＶＲＩＡ０および復元信号ＶＲＰ１が同程度の電圧に、参照信号ＶＲＩＢ０および復元信号ＶＲＮ１が同程度の電圧となるように決定される。フィードバック回路３０２は、決定したこの増幅率を、増幅部１０５ｂだけでなく増幅部１０５にも伝達する。入力端子ＩＮＡおよびＩＮＢから入力される入力信号の電圧は未知であるが、入力信号が復元信号ＶＰ１およびＶＮ１になるまでに減少する電圧の減少率と、参照信号ＶＲＩＡ０およびＶＲＩＢ０が復元信号ＶＲＰ１およびＶＲＮ１になるまでに減少する電圧の減少率は同程度である。増幅部１０５は、入力信号が復元信号ＶＰ１およびＶＮ１になるまでに減少した電圧を補償することができる。
電源１０９は、参照電圧生成回路３０１、フィードバック回路３０２、増幅部１０５ｂに対して電源供給を行う。本実施形態では、周波数変換器１０３ｃおよび１０４ｄがパッシブミキサとして説明しているため、電源１０９は電源を供給しない。周波数変換器１０３ｃおよび１０４ｄが電源供給を必要とするミキサの場合は、電源１０９は周波数変換器１０３ｃおよび１０４ｄにも電源を供給する。
電子回路３００は、参照信号ＶＲＩＡ０およびＶＲＩＢ０を、周波数変換器１０３ｃ、電磁界結合部１０２ｄ、周波数変換器１０３ｄ、および増幅部１０５ｂを通じて復元信号ＶＲＰ１およびＶＲＮ１とする。この経路は、入力信号を復元信号ＶＰ１およびＶＮ１とする経路である、周波数変換器１０３ａ、電磁界結合部１０２ｂ、周波数変換器１０３ｂ、および増幅部１０５と同様である。
電子回路３００は、参照信号ＶＲＩＡ０およびＶＲＩＢ０が復元信号ＶＲＰ１およびＶＲＮ１になるまでに減少する電圧を補償する増幅率を決定する。復元信号ＶＰ０およびＶＮ０の増幅を、決定した増幅率で行うことにより、復元信号ＶＰ１およびＶＮ１の電圧を入力信号の電圧と同程度にすることができる。
電子回路３００の動作状況は、図７で説明した電子回路１００と同様に、Ｎｏｒｍａｌ ＯｐｅｒａｔｉｏｎとＣａｌｉｂｒａｔｉｏｎである。本実施形態で説明した増幅率の決定は、Ｎｏｒｍａｌ ＯｐｅｒａｔｉｏｎとＣａｌｉｂｒａｔｉｏｎのうち、どちらかで行われるようにしてもよいし、両方で行われるようにしてもよい。この増幅率の決定は、電子回路３００の外部から入力された時刻で行われるようにしてもよいし、電子回路３００にあらかじめ設定された時間おきに行われるようにしてもよい。
電子回路３００の動作のうち、上記に説明した動作の他は、第１、第２の実施形態で説明した電子回路１００、２００の動作と同様であるため、説明を省略する。本実施形態の変形例、配置例については、電子回路１００、２００と同様に適用しうる。
（第４の実施形態）
第１から第３の実施形態の電子回路は、１次側に電源供給が不要な構成要素を配置することで、回路規模の削減や小型化を図っていた。第４の実施形態の電子回路４００では、１次側にも電源を配置し、電源供給が必要となる構成要素を配置することで、入力端子ＩＮＡおよびＩＮＢからの入力信号を用いず、既知の信号を用いることで、遅延器１０４の遅延量の決定および増幅部１０５の増幅率の決定の精度を向上させることができる。
このような電子回路４００を図１８に表す。電子回路４００は、電子回路１００の構成要素に加えて、参照電圧生成回路４０１（図面ではＲｅｆｅｒｅｎｃｅ Ｇｅｎｅｒａｔｏｒと称する）、制御回路４０２（図面ではＣｏｎｔｒｏｌｌｅｒ（Ｓｅｑｕｅｎｃｅｒ）と称する）、電源４０３（図面ではＰｏｗｅｒ Ｓｕｐｐｌｙと称する）、フィードバック回路４０２（図面ではＧａｉｎ Ｆｅｅｄｂａｃｋと称する）、サンプルホールド回路４０５（図面ではＳ／Ｈと称する）、スイッチＳＷ５およびＳＷ６を備える。
参照電圧生成回路３０１は、第３の実施形態と同様に、参照信号ＶＲＩＡ０およびＶＲＩＢ０を生成する。参照信号ＶＲＩＡ０およびＶＲＩＢ０は最終的に遅延器１０４の遅延量の決定および増幅部１０５の増幅率の決定に使われる。
フィードバック回路３０２は、第３の実施形態と同様に、入力される復元信号ＶＲＰ１およびＶＲＮ１の電圧を、参照信号ＶＲＩＡ０およびＶＲＩＢ０の電圧と同程度となる増幅率を決定し、増幅部１０５に送る。本実施形態では一例として、フィードバック回路３０２には参照信号ＶＲＩＡ０およびＶＲＩＢ０の電圧があらかじめ設定されている。
制御回路４０１は、スイッチＳＷ５およびＳＷ６の接続先を切り替える。制御回路４０１は、電子回路４００の動作状況がＣａｌｉｂｒａｔｉｏｎとなった場合、スイッチＳＷ５およびＳＷ６に信号ＣＡＬＥＸ１を送る。スイッチＳＷ５およびＳＷ６は、信号ＣＡＬＥＸ１によって、参照電圧生成回路３０１へと接続先を切り替える。
電源４０２は、１次側に配置された電子回路４００の構成要素に電源を供給する。本実施形態では、電源４０２は参照電圧生成回路３０１および制御回路４０１に電源を供給する。
サンプルホールド回路４０３は、電子回路４００の動作状況がＣａｌｉｂｒａｔｉｏｎの間に、出力端子ＯＵＴＰおよびＯＵＴＮにダミー信号を送る。電子回路４００がＣａｌｉｂｒａｔｉｏｎの間は、入力端子ＩＮＡおよびＩＮＢからの入力信号は用いられない。電子回路４００の動作状況がＣａｌｉｂｒａｔｉｏｎとなる場合、サンプルホールド回路４０３は制御回路１０８から信号ＣＡＬＥＸ２を受け取る。信号ＣＡＬＥＸ２を受けたときにおける復元信号ＶＰ１およびＶＮ１を保持する。サンプルホールド回路４０３は、電子回路４００の動作状況がＣａｌｉｂｒａｔｉｏｎの間は、保持した復元信号ＶＰ１およびＶＮ１をダミー信号として出力端子ＯＵＴＰおよびＯＵＴＮに送る。電子回路４００の動作状況がＮｏｒｍａｌ Ｏｐｅｒａｔｉｏｎとなる場合は、サンプルホールド回路４０３は制御回路１０８から信号ＣＡＬＥＸ２を受け取り、動作を終了する。
電子回路４００の動作は、Ｃａｌｉｂｒａｔｉｏｎの間、入力信号の代わりに参照信号ＶＲＩＡ０およびＶＲＩＢ０とした電子回路１００の動作と同様であるため、概要を説明する。参照電圧生成回路３０１は、参照信号ＶＲＩＡ０およびＶＲＩＢ０を生成する。周波数変換器１０３ａは、参照信号ＶＲＩＡ０およびＶＲＩＢ０を高周波信号ＶＲＡ０およびＶＲＢ０に変換する。電磁界結合部１０２ｂは、高周波信号ＶＲＡ０およびＶＲＢ０を電磁界結合によって伝送する。この伝送によって、高周波信号ＶＲＡ０およびＶＲＢ０は高周波信号ＶＲＡ１およびＶＲＢ１となる。周波数変換器１０３ｂは、高周波信号ＶＲＡ１およびＶＲＢ１は復元信号ＶＲＰ０およびＶＲＮ０に変換する。増幅部１０５は、復元信号ＶＲＰ０およびＶＲＮ０を復元信号ＶＲＰ１およびＶＲＮ１に増幅する。制御回路１０８は、復元信号ＶＲＰ１、ＶＲＮ１および検出器１０７を用いて、遅延器１０４の遅延量を決定する。フィードバック回路３０２は、復元信号ＶＲＰ１およびＶＲＮ１、並びに参照信号ＶＲＩＡ０およびＶＲＩＢ０に基づいて、増幅部１０５の増幅率を決定する。
電子回路４００は、１次側から既知の信号を用いて、２次側で遅延器１０４の遅延量および増幅部１０５の増幅率を決定する。このようにすることで、電子回路４００は遅延器１０４の遅延量および増幅部１０５の増幅率の精度を向上させることができる。本実施形態の変形例、配置例については、電子回路１００、２００、３００と同様に適用しうる。
（第５の実施形態）
第１から第４に説明した電子回路を用いた適用例として、電子機器や電気機器の電流を計測する電流計測装置を構成することができる。このような電流計測装置５００を、図１９に表す。本実施形態では一例として、電流計測装置５００に備えられる電子回路は、電子回路１００とするが、第１から第４に説明したいずれの電子回路も適用可能である。電流計測装置５００は、抵抗部５０１（図面ではＳｈｕｎｔ Ｒｅｓｉｓｔｏｒと称する）、電子回路１００（図面ではＩｓｏｌａｔｉｏｎ Ａｍｐ．と称する）、アナログ／デジタル変換回路５０２（図面ではＡＤＣと称する）、マイクロコントローラ５０３（図面ではＭｉｃｒｏ Ｃｏｎｔｒｏｌｌｅｒ、と称する）を備える。電流計測装置５００は、機器５１０（図面ではＬｏａｄと称する）の電流を計測する。機器５１０には、電子機器および電気機器が適用されうる。電子機器としては例えば、デジタル処理、アナログ処理を行う機器が適用されうる。電子機器としては例えば、モータやスマートメータが適用されうる。
抵抗部５０１は、グラウンドおよび機器５１０に接続される。抵抗部５０１は、機器５１０に流れる電流を電圧に変換するシャント抵抗である。抵抗部５０１の両端における電圧が、入力信号として電子回路１００に送られる。抵抗部５０１には任意の抵抗が適用可能である。抵抗部５０１は、機器５１０と電源の間に接続されても良い。
電子回路１００は、第１から第４の実施形態で説明したように、入力端子ＩＮＡおよびＩＮＢから入力された入力信号を、絶縁部１１０を介した出力端子ＯＵＴＰおよびＯＵＴＮに復元信号ＶＰ１およびＶＮ１として伝送する。電子回路１００は、内部に絶縁部１１０を有していることで、機器５１０が高電圧であっても、アナログ／デジタル変換回路５０２およびマイクロコントローラ５０３の故障を防止することができる。
アナログ／デジタル変換回路５０２は、入力された復元信号ＶＰ１およびＶＮ１をデジタル信号に変換し、マイクロコントローラ５０３に出力する。マイクロコントローラ５０３は、入力されるデジタル信号を表示する。表示の態様は任意であり、グラフとして視覚的に表示してもよいし、データとして利用可能な形態に変換してもよい。なお、マイクロコントローラ５０３はアナログ／デジタル変換回路５０２の出力先の一例であり、出力先は任意である。例えば機器５１０の電流を視覚的に表示する表示部であってもよいし、機器５１０の電流のデータを用いて制御を行う制御部などであってもよい。
以上説明したように、電流計測装置５００は、接続された電子機器や電気機器の電流を計測することができ、デジタル化して出力することができる。
以上にいくつかの実施形態およびその変形例、配置例および適用例を説明した。これらの実施形態および変形例、配置例および適用例は、組み合わせて行うことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規の実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００：電子回路
１０１：生成部
１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ：電磁界結合部
１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ：周波数変換器
１０４：遅延器
１０４１：デジタル／アナログ変換回路
１０４２：カレントミラー回路
１０４３ａ、１０４３ｂ：遅延インバータ回路
１０５、１０５ｂ：増幅部
１０６：バッファ
１０７：検出器
１０７１ａ、１０７１ｂ：サンプルホールド回路
１０７２：参照電圧生成回路
１０７３ａ、１０７３ｂ：増幅回路
１０７４ａ、１０７４ｂ：比較回路
１０７５ａ、１０７５ｂ：ラッチ回路
１０８：制御回路
１０９：電源
１１０：絶縁部
１２０：電子回路
１２１ａ、１２１ｂ：電磁界結合部
１３０：電子回路
１４０：回路部
１５０：電子回路
１６０：電子回路
１７０：電子回路
１８０：電子回路
２００：電子回路
３００：電子回路
３０１：参照電圧生成回路
３０２：フィードバック回路
４００：電子回路
４０１：制御回路
４０２：電源
４０３：サンプルホールド回路
５００：電流計測装置
５０１：抵抗部
５０２：アナログ／デジタル変換回路
５０３：マイクロコントローラ
５１０：機器
Ｃ１、Ｃ２、Ｃ３、Ｃ４：キャパシタ
Ｍ１、Ｍ２、Ｍ３、Ｍ４：トランジスタ
ＭＣ１、ＭＣ２：トランジスタ
ＣＳａ１、ＣＳａ２、ＣＳｂ１、ＣＳｂ２：電流源
Ｉｎｖａ、Ｉｎｖｂ：インバータ回路
Ｃａ、Ｃｂ：キャパシタ
ＲＧ１、ＲＧ２、ＲＦ１、ＲＦ２：抵抗
ＣＦ１、ＣＦ２：キャパシタ
ＯＰ１：増幅回路
ＳＷ１、ＳＷ２：スイッチ
ＲＧ３、ＲＧ４、ＲＦ３、ＲＦ４：抵抗
ＣＦ３、ＣＦ４：キャパシタ
ＯＰ２：増幅回路
Ｔ１、Ｔ２：トランス
Ｃ５、Ｃ６：キャパシタ
ＳＷ３、ＳＷ４：スイッチ
Ｃ７、Ｃ８：キャパシタ
ＳＷ５、ＳＷ６：スイッチ

Claims (13)

  1. 第１クロック信号を生成する生成部と、
    前記第１クロック信号の位相を遅延させた第２クロック信号を出力する遅延器と、
    前記第１クロック信号を電磁界結合によって伝送する第１電磁界結合部と、
    前記第１電磁界結合部から伝送された前記第１クロック信号により駆動し、第１入力信号を前記第１クロック信号に対応する周波数の第１信号に変換する第１周波数変換器と、
    前記第１信号を電磁界結合によって伝送する第２電磁界結合部と、
    前記第２クロック信号を用いて、前記第２電磁界結合部から伝送された前記第１信号を前記第１入力信号に対応する周波数の第２信号に変換する第２周波数変換器と、
    前記第２信号の振幅に基づいて、前記遅延器の遅延量を決定する制御回路と、
    前記第２信号を出力する出力部と、
    を備えた、
    電子回路。
  2. 第１クロック信号を生成する生成部と、
    前記第１クロック信号の位相を遅延させた第２クロック信号を出力する遅延器と、
    前記第２クロック信号を電磁界結合によって伝送する第１電磁界結合部と、
    前記第１電磁界結合部から伝送された前記第２クロック信号により駆動し、第１入力信号を前記第２クロック信号に対応する周波数の第１信号に変換する第１周波数変換器と、
    前記第１信号を電磁界結合によって伝送する第２電磁界結合部と、
    前記第１クロック信号を用いて、前記第２電磁界結合部から伝送された前記第１信号を前記第１入力信号に対応する周波数の第２信号に変換する第２周波数変換器と、
    前記第２信号の振幅に基づいて、前記遅延器の遅延量を決定する制御回路と、
    前記第２信号を出力する出力部と、
    を備えた、
    電子回路。
  3. 前記制御回路は、前記第２信号の振幅の最大値に基づいて、前記遅延器の遅延量を決定する、
    請求項１または２に記載の電子回路。
  4. 前記第１電磁界結合部および前記第２電磁界結合部は、キャパシタおよびトランスの少なくとも一方であり、
    前記第１電磁界結合部および前記第２電磁界結合部のそれぞれは、電気的に絶縁されている絶縁部を介して電磁界結合する、
    請求項１乃至３のいずれか一項に記載の電子回路。
  5. 前記制御回路による、時間を計測する計測部をさらに備え、
    前記制御回路は、前記計測部が計測する、前記遅延量を決定してからの時間に基づいて、前記遅延器における遅延量の再度の決定を開始する、
    請求項１乃至４のいずれか一項に記載の電子回路。
  6. 前記制御回路は、前記遅延器の遅延量の決定を開始することを指示する第２信号を取得し、前記遅延器における遅延量の決定を開始する、
    請求項１乃至５のいずれか一項に記載の電子回路。
  7. 前記電子回路は、少なくとも第１チップおよび第２チップを有し、
    前記第１チップは前記第１電磁界結合部、前記第２電磁界結合部、および第１周波数変換器を含み、
    前記第２チップは第２周波数変換器を含む、
    請求項１乃至６のいずれか一項に記載の電子回路。
  8. 前記電子回路は、少なくとも第１チップおよび第２チップを有し、
    前記第１チップは前記第１電磁界結合部、前記第２電磁界結合部、および第２周波数変換器を含み、
    前記第２チップは第１周波数変換器を含む、
    請求項１乃至６のいずれか一項に記載の電子回路。
  9. 前記第１電磁界結合部と接続され、前記第１電磁界結合部から伝送された信号を電磁界結合によって伝送する第３電磁界結合部と、
    前記第２電磁界結合部と接続され、前記第２電磁界結合部から伝送された信号を電磁界結合によって伝送する第４電磁界結合部と、
    をさらに備え、
    前記電子回路は、少なくとも第１チップおよび第２チップを有し、
    前記第１チップは前記第１電磁界結合部および前記第２電磁界結合部を含み、
    前記第２チップは前記第３電磁界結合部および前記第４電磁界結合部を含む、
    請求項１乃至６のいずれか一項に記載の電子回路。
  10. 前記電子回路は少なくとも第１チップ、第２チップ、および第３チップを有し、
    前記第１チップは前記第１周波数変換器を含み、
    前記第２チップは前記第１電磁界結合部および前記第２電磁界結合部を含み、
    前記第３チップは前記第２周波数変換器を含む、
    請求項１乃至６のいずれか一項に記載の電子回路。
  11. 電子機器または電気機器の電流を計測する電流計測装置であって、
    前記電子機器に接続される抵抗部と、
    請求項１乃至１０のいずれか一項に記載の電子回路と、
    前記第２信号をデジタル変換して出力するアナログ／デジタル変換器と、
    を備え、
    前記第１入力信号は前記抵抗部から取得される、
    電流計測装置。
  12. 第１クロック信号を生成し、
    前記第１クロック信号の位相を遅延させた第２クロック信号を出力し、
    前記第１クロック信号を電磁界結合によって伝送し、
    電磁界結合によって伝送された前記第１クロック信号により、第１入力信号を前記第１クロック信号に対応する周波数の第１信号に変換し、
    前記第１信号を電磁界結合によって伝送し、
    前記第２クロック信号を用いて、電磁界結合によって伝送された前記第１信号を前記第１入力信号に対応する周波数の第２信号に変換し、
    前記第２信号の振幅に基づいて、前記位相の遅延量を決定し、
    前記第２信号を出力する、
    方法。
  13. 第１クロック信号を生成し、
    前記第１クロック信号の位相を遅延させた第２クロック信号を出力し、
    前記第２クロック信号を電磁界結合によって伝送し、
    電磁界結合によって伝送された前記第２クロック信号により、第１入力信号を前記第２クロック信号に対応する周波数の第１信号に変換し、
    前記第１信号を電磁界結合によって伝送し、
    前記第１クロック信号を用いて、電磁界結合によって伝送された前記第１信号を前記第１入力信号に対応する周波数の第２信号に変換し、
    前記第２信号の振幅に基づいて、前記位相の遅延量を決定し、
    前記第２信号を出力する、
    方法。
JP2019163403A 2019-09-06 2019-09-06 電子回路、電流計測装置、および方法 Active JP7101152B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019163403A JP7101152B2 (ja) 2019-09-06 2019-09-06 電子回路、電流計測装置、および方法
US16/814,752 US11152928B2 (en) 2019-09-06 2020-03-10 Electronic circuit, electronic apparatus, and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019163403A JP7101152B2 (ja) 2019-09-06 2019-09-06 電子回路、電流計測装置、および方法

Publications (2)

Publication Number Publication Date
JP2021042996A JP2021042996A (ja) 2021-03-18
JP7101152B2 true JP7101152B2 (ja) 2022-07-14

Family

ID=74849601

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019163403A Active JP7101152B2 (ja) 2019-09-06 2019-09-06 電子回路、電流計測装置、および方法

Country Status (2)

Country Link
US (1) US11152928B2 (ja)
JP (1) JP7101152B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7542338B2 (ja) 2020-07-02 2024-08-30 株式会社東芝 電子回路、電流計測装置、電圧計測装置、電力変換器、およびインバータ
US11855610B1 (en) * 2020-08-27 2023-12-26 Rockwell Collins, Inc. Broadband data multiplexer
JP7457609B2 (ja) 2020-09-01 2024-03-28 株式会社東芝 電子回路
JP7608887B2 (ja) * 2021-03-11 2025-01-07 オムロン株式会社 非接触電圧測定装置
JP7841996B2 (ja) 2022-09-08 2026-04-07 株式会社東芝 電子回路及び電力変換器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004245804A (ja) 2003-02-17 2004-09-02 Matsushita Electric Works Ltd 電気量検出センサ
JP2008502215A (ja) 2004-06-03 2008-01-24 シリコン・ラボラトリーズ・インコーポレイテッド スペクトル拡散アイソレータ
JP2016040864A (ja) 2014-08-12 2016-03-24 横河電機株式会社 信号伝送装置
JP2016105560A (ja) 2014-12-01 2016-06-09 株式会社リコー 無線通信装置、無線通信装置におけるクロックの位相調整方法
WO2016147707A1 (ja) 2015-03-17 2016-09-22 ソニー株式会社 通信装置および通信方法
JP2017005641A (ja) 2015-06-16 2017-01-05 株式会社村田製作所 電力増幅モジュール
JP2019102822A (ja) 2017-11-28 2019-06-24 三菱電機株式会社 デジタルアイソレータおよび駆動装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014530A (ja) * 1983-07-05 1985-01-25 Nec Corp 遅延等化方式
US4926131A (en) * 1987-06-25 1990-05-15 Schlumberger Industries, Inc. Triangle waveform generator for pulse-width amplitude multiplier
JPH03128864U (ja) * 1990-04-06 1991-12-25
US5982645A (en) * 1992-08-25 1999-11-09 Square D Company Power conversion and distribution system
JPH07191066A (ja) * 1993-12-27 1995-07-28 Yaskawa Electric Corp 絶縁形電圧検出器
WO1998044687A1 (fr) * 1997-03-31 1998-10-08 Hitachi, Ltd. Modem utilisant une barriere isolante capacitive et un coupleur insolant, et circuit integre utilise par ce modem
JP3628886B2 (ja) * 1997-10-31 2005-03-16 株式会社ルネサステクノロジ アナログフロントエンド
US6389063B1 (en) 1997-10-31 2002-05-14 Hitachi, Ltd. Signal transmission apparatus using an isolator, modem, and information processor
FR2910173B1 (fr) 2006-12-18 2012-05-04 Schneider Electric Ind Sas Dispositif de mesure de courant a isolation electrique, declencheur electronique, et disjoncteur comportant un tel dispositif
FR2910162B1 (fr) 2006-12-18 2009-12-11 Schneider Electric Ind Sas Dispositif de couplage de signal de mesure a isolation electrique et appareil electrique comportant un tel dispositif
JP2008160672A (ja) 2006-12-26 2008-07-10 Sony Corp ミキサ回路の入力回路
JP6004968B2 (ja) 2013-02-27 2016-10-12 パナソニック株式会社 受信機
US9344124B2 (en) 2013-05-01 2016-05-17 Qualcomm Incorporated Jammer resistant noise cancelling receiver front end
US9419529B2 (en) * 2014-03-04 2016-08-16 Abb Inc. DC bus voltage measurement circuit
JP6203114B2 (ja) 2014-05-12 2017-09-27 三菱電機株式会社 半導体集積回路
US9766295B2 (en) * 2014-09-10 2017-09-19 O2Micro Inc. Coulomb counting using analog-to-frequency conversion
US10996178B2 (en) 2017-06-23 2021-05-04 Tektronix, Inc. Analog signal isolator
JP6633578B2 (ja) 2017-07-25 2020-01-22 日本電信電話株式会社 無線通信装置及び回転量算出方法
US10365678B2 (en) * 2017-10-25 2019-07-30 Texas Instruments Incorporated Measuring internal voltages of packaged electronic devices
US11543453B2 (en) * 2019-01-25 2023-01-03 Texas Instruments Incorporated In-wafer reliability testing

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004245804A (ja) 2003-02-17 2004-09-02 Matsushita Electric Works Ltd 電気量検出センサ
JP2008502215A (ja) 2004-06-03 2008-01-24 シリコン・ラボラトリーズ・インコーポレイテッド スペクトル拡散アイソレータ
JP2016040864A (ja) 2014-08-12 2016-03-24 横河電機株式会社 信号伝送装置
JP2016105560A (ja) 2014-12-01 2016-06-09 株式会社リコー 無線通信装置、無線通信装置におけるクロックの位相調整方法
WO2016147707A1 (ja) 2015-03-17 2016-09-22 ソニー株式会社 通信装置および通信方法
JP2017005641A (ja) 2015-06-16 2017-01-05 株式会社村田製作所 電力増幅モジュール
JP2019102822A (ja) 2017-11-28 2019-06-24 三菱電機株式会社 デジタルアイソレータおよび駆動装置

Also Published As

Publication number Publication date
US20210075410A1 (en) 2021-03-11
JP2021042996A (ja) 2021-03-18
US11152928B2 (en) 2021-10-19

Similar Documents

Publication Publication Date Title
JP7101152B2 (ja) 電子回路、電流計測装置、および方法
US7656231B2 (en) High bandwidth apparatus and method for generating differential signals
US8570199B2 (en) Digital to analog converter circuits and methods
EP1298800A1 (en) Ramp generator
JP4478033B2 (ja) 電圧印加電流測定装置及びそれに使用されるスイッチ付き電流バッファ
US11486914B2 (en) High accuracy low temperature drift high-side current sensing hardware and method
TW202318810A (zh) 電路
CN101350600B (zh) D级放大器
CN1871774B (zh) 双残余流水线型ad转换器
JP4850176B2 (ja) 遅延回路、試験装置、タイミング発生器、テストモジュール、及び電子デバイス
KR101115804B1 (ko) 기준전압 공급회로
JP3597636B2 (ja) サブレンジング型ａ／ｄ変換器
JP5108850B2 (ja) スイッチトキャパシタ回路
CN114094995A (zh) 用于控制时钟信号的设备和方法
US20250323655A1 (en) Switched capacitor circuitry and sub-ranging adc
KR100936707B1 (ko) 반도체 시험 장치의 타이밍 교정 회로 및 타이밍 교정 방법
CN116846286A (zh) 半导体器件以及马达驱动系统
JP5161909B2 (ja) スイッチトキャパシタ回路
JP7841996B2 (ja) 電子回路及び電力変換器
CN108291936A (zh) 具有内阻抗匹配的脉冲电流源
US10340937B2 (en) Voltage amplifier for a programmable voltage range
US20240405730A1 (en) Switched capacitors to galvanically isolate and amplify analog signals via transferred differential voltage signal
KR100735670B1 (ko) 능동소자를 이용한 구형파 생성회로
JP2008157769A (ja) 任意波形発生器
JP2024119362A (ja) 位相補償回路及び増幅装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20191224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20191224

RD07 Notification of extinguishment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7427

Effective date: 20200124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20200124

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210312

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220603

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220704

R151 Written notification of patent or utility model registration

Ref document number: 7101152

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151