JP7208417B2 - 半導体装置 - Google Patents

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Description

本明細書に開示の技術は、半導体装置に関する。
特開２０１９－１４０１３８号公報には、複数のガードリングを有する半導体装置が開示されている。この半導体装置では、半導体基板の外周領域に複数のガードリングが設けられている。また、半導体基板の外周領域は、保護膜によって覆われている。通常、保護膜には、酸化物膜が用いられる。複数のガードリングは、保護膜に接している。複数のガードリングは、内周側（素子領域に近い側）から外周側（半導体基板の外周端面に近い側）に向かって互いの間に間隔を設けた状態で配置されている。半導体装置がオフしている状態では、外周領域内のドリフト領域に空乏層が広がる。外周領域内のドリフト領域に空乏層が広がった状態では、複数のガードリングによって外周領域内における電界集中が緩和される。したがって、半導体装置の耐圧を向上させることができる。以下では、ガードリングのように、外周領域内に設けられたｐ型領域を、耐圧領域という。
耐圧領域同士の間の間隔が広いと、その間隔においてドリフト領域が空乏化されたときに、その間隔で高い電界が生じる。耐圧領域同士の間の間隔で高い電界が生じると、その電界によって加速されたホットキャリアが外周耐圧領域を覆う酸化物膜に注入される。その結果、外周領域内の電界分布が乱れ、半導体装置の耐圧が低下する。耐圧領域同士の間の間隔を狭くすることで、その間隔で生じる電界を低減することができる。しかしながら、加工精度の問題により、耐圧領域同士の間の間隔を狭くすることには限界がある。したがって、本明細書では、耐圧領域によって半導体装置の耐圧を効果的に向上させることが可能な技術を提案する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の上面に接する上部電極と、前記半導体基板の下面に接する下部電極と、前記半導体基板の前記上面に接する酸化物膜、を有する。前記半導体基板が、前記上部電極が前記半導体基板の前記上面に接している素子領域と、前記酸化物膜が前記半導体基板の前記上面に接している外周領域を有する。前記外周領域が、前記素子領域と前記半導体基板の外周端面の間に位置している。前記素子領域が、前記上部電極と前記下部電極の間に接続された半導体素子を有している。前記外周領域が、ｐ型の複数の表面耐圧領域と、ｐ型の複数の深部耐圧領域と、ｎ型のドリフト領域、を有している。前記複数の表面耐圧領域が、前記酸化物膜に接している。前記複数の表面耐圧領域が、内周側から外周側に向かって間隔をあけて配置されている。前記複数の深部耐圧領域が、前記複数の表面耐圧領域よりも下側に配置されている。前記複数の深部耐圧領域が、内周側から外周側に向かって間隔をあけて配置されている。前記ドリフト領域が、前記複数の表面耐圧領域を前記複数の深部耐圧領域から分離し、前記表面耐圧領域同士を分離し、前記深部耐圧領域同士を分離している。前記表面耐圧領域同士の間の間隔に位置する前記ドリフト領域を表面間隔領域、前記深部耐圧領域同士の間の間隔に位置する前記ドリフト領域を深部間隔領域としたときに、前記表面間隔領域の直下に前記深部耐圧領域が位置し、前記表面耐圧領域の直下に前記深部間隔領域が位置している。各深部耐圧領域は、自身に対して内周側で隣接する前記表面耐圧領域の直下の位置から自身に対して外周側で隣接する前記表面耐圧領域の直下の位置まで伸びている。前記複数の深部耐圧領域のうちの１つを特定深部耐圧領域とし、前記特定深部耐圧領域に対して内周側で隣接する前記表面耐圧領域を内周側表面耐圧領域とし、前記特定深部耐圧領域に対して外周側で隣接する前記表面耐圧領域を外周側表面耐圧領域とし、前記内周側表面耐圧領域と前記外周側表面耐圧領域の間の間隔の幅をＷｓ（ｍ）とし、前記内周側表面耐圧領域と前記外周側表面耐圧領域の間の前記表面間隔領域のｎ型不純物濃度をＮｓ（ｍ－３）とし、前記複数の表面耐圧領域と前記複数の深部耐圧領域の間の深さ範囲内に位置するドリフト領域のｎ型不純物濃度をＮｖ（ｍ－３）とし、前記内周側表面耐圧領域と前記特定深部耐圧領域の間の間隔の幅をＷｖ１（ｍ）とし、前記外周側表面耐圧領域と前記特定深部耐圧領域の間の間隔の幅をＷｖ２（ｍ）としたときに、
Ｎｖ（Ｗｖ１＋Ｗｖ２）２＜Ｎｓ・Ｗｓ２・・・（数式１）
の関係が満たされる。
なお、本明細書において、「内周側」は素子領域に近い方向を意味し、「外周側」は半導体基板の外周端面に近い方向を意味する。また、本明細書において、「内周側で隣接する」とは、対象の領域に対して内周側に位置するとともに対象の領域に最も近い領域を意味する。例えば、「特定深部耐圧領域に対して内周側で隣接する表面耐圧領域」は、特定深部耐圧領域に対して内周側に位置する１または複数の表面耐圧領域のうちの特定深部耐圧領域に最も近い表面耐圧領域を意味する。また、本明細書において、「外周側で隣接する」とは、対象の領域に対して外周側に位置するとともに対象の領域に最も近い領域を意味する。例えば、「特定深部耐圧領域に対して外周側で隣接する表面耐圧領域」は、特定深部耐圧領域に対して外周側に位置する１または複数の表面耐圧領域のうちの特定深部耐圧領域に最も近い表面耐圧領域を意味する。
この半導体装置では、素子領域から外周領域内のドリフト領域内に空乏層が広がるときに、空乏層が表面耐圧領域と深部耐圧領域を経由して進展する。内周側表面耐圧領域に空乏層が到達すると、内周側表面耐圧領域からその周囲に空乏層が広がる。上記数式１の関係が満たされていると、内周側表面耐圧領域から広がる空乏層が外周側表面耐圧領域に直接到達するよりも前に、内周側表面耐圧領域から広がる空乏層が特定深部耐圧領域を経由して外周側表面耐圧領域に到達する。このため、特定深部耐圧領域の電位が、内周側表面耐圧領域の電位よりも高く、外周側表面耐圧領域の電位よりも低くなる。このように電位が分布すると、内周側表面耐圧領域と外周側表面耐圧領域の間の表面間隔領域（すなわち、酸化物膜近傍のドリフト領域）において電界が分散される。したがって、この半導体装置によれば、ホットキャリアの酸化物膜への注入を抑制することができる。
半導体装置の上面図。 図１のＩＩ－ＩＩ線における断面図。 外周領域の拡大断面図。 外周領域の拡大断面図。 比較例の半導体装置の外周領域の拡大断面図。 表面間隔領域内の電界分布を示す図。
本明細書が開示する成膜方法の付加的な特徴について、以下に列記する。なお、以下に列記された各特徴は、それぞれ独立して有用なものである。
本明細書が開示する一例の半導体装置では、幅Ｗｖ１が幅Ｗｓよりも小さく、幅Ｗｖ２が幅Ｗｓよりも小さくてもよい。
この構成によれば、内周側表面耐圧領域と外周側表面耐圧領域の間隔の幅Ｗｓを広く確保しながら、上記数式１の関係を得ることができる。内周側表面耐圧領域と外周側表面耐圧領域の間隔（幅Ｗｓの間隔）は、横方向（半導体基板の上面に沿う方向）の間隔であるので、加工精度の問題によって幅Ｗｓを狭くすることには限界がある。他方、特定深部耐圧領域と内周側表面耐圧領域の間の間隔（幅Ｗｖ１の間隔）及び特定深部耐圧領域と外周側表面耐圧領域の間の間隔（幅Ｗｖ２の間隔）は縦方向（半導体基板の厚み方向）の間隔であるので、エピタキシャル膜の厚みの制御やイオン注入深さ制御によって幅Ｗｖ１、Ｗｖ２を狭くすることは比較的容易である。したがって、この構成によれば、比較的容易に上記数式１の関係を得ることができる。
本明細書が開示する一例の半導体装置では、前記各深部間隔領域のｎ型不純物濃度が、前記各表面間隔領域のｎ型不純物濃度よりも高くてもよい。
この構成によれば、深部間隔領域で高電界が生じ易くなり、表面間隔領域で高電界が生じ難くなる。このため、表面間隔領域でホットキャリアが発生し難くなり、酸化物膜へのホットキャリアの注入が抑制される。
本明細書が開示する一例の半導体装置では、前記各深部耐圧領域の間の間隔の幅をＷｄ（ｍ）とし、前記各深部間隔領域のｎ型不純物濃度をＮｄ（ｍ－３）としたときに、Ｎｄ・Ｗｄ２＞Ｎｓ・Ｗｓ２の関係が満たされてもよい。
この構成では、深部間隔領域で高電界が生じ易くなり、表面間隔領域で高電界が生じ難くなる。このため、表面間隔領域でホットキャリアが発生し難くなり、酸化物膜へのホットキャリアの注入が抑制される。
（実施例１）
図１、２は、実施例１の半導体装置１０を示している。図１、２に示すように、半導体装置１０は、半導体基板１２を有している。図２に示すように、半導体基板１２の上面１２ａに、上部電極１４と酸化物膜１６が設けられている。酸化物膜１６は、酸化シリコンにより構成された絶縁性の保護膜である。なお、図１では、上部電極１４と酸化物膜１６の図示を省略している。半導体基板１２は、素子領域２０と外周領域２２を有している。素子領域２０は、上部電極１４が半導体基板１２の上面１２ａに接している領域である。外周領域２２は、酸化物膜１６が半導体基板１２の上面１２ａに接している領域である。図１に示すように、素子領域２０は、半導体基板１２の中央部に設けられている。外周領域２２は、素子領域２０と半導体基板１２の外周端面１２ｃの間に設けられている。外周領域２２は、素子領域２０を囲んでいる。半導体基板１２の下面１２ｂに、下部電極１８が設けられている。下部電極１８は、下面１２ｂの略全域に接している。
素子領域２０には、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）が形成されている。図２に示すように、ＭＯＳＦＥＴは、ゲート電極３０、ソース領域３２、ボディ領域３４、ドリフト領域３６、及び、ドレイン領域３８を有している。素子領域２０内の上面１２ａにトレンチが設けられており、各トレンチ内にゲート電極３０が配置されている。ゲート電極３０は、ゲート絶縁膜によって半導体基板１２から絶縁されている。ソース領域３２は、ｎ型領域であり、上部電極１４とゲート絶縁膜に接している。ボディ領域３４は、ｐ型領域であり、上部電極１４に接している。また、ボディ領域３４は、ソース領域３２の下側でゲート絶縁膜に接している。ボディ領域３４は、半導体基板１２の上面１２ａを含む範囲で外周側に突出する表面突出部３４ａを有している。表面突出部３４ａは、外周領域２２内に配置されている。また、ボディ領域３４は、表面突出部３４ａよりも下側で外周側に突出する深部突出部３４ｂを有している。深部突出部３４ｂは、外周領域２２内に配置されている。深部突出部３４ｂの突出量は、表面突出部３４ａの突出量よりも少ない。ドリフト領域３６は、低濃度のｎ型領域であり、ボディ領域３４の下側に配置されている。ドリフト領域３６は、ボディ領域３４の下側でゲート絶縁膜に接している。ドレイン領域３８は、高濃度のｎ型領域であり、ドリフト領域３６の下側に配置されている。ドレイン領域３８は、下部電極１８に接している。
ドリフト領域３６とドレイン領域３８は、素子領域２０から外周領域２２まで分布している。ドリフト領域３６とドレイン領域３８は、半導体基板１２の外周端面１２ｃに露出している。
外周領域２２には、複数の表面ガードリング４０ａ～４０ｄと、複数の深部ガードリング４２ａ～４２ｄが設けられている。
複数の表面ガードリング４０ａ～４０ｄは、ｐ型領域であり、半導体基板１２の上面１２ａに露出する範囲に配置されている。各表面ガードリング４０ａ～４０ｄは、酸化物膜１６に接している。図１に示すように、複数の表面ガードリング４０ａ～４０ｄは、素子領域２０を多重に囲むように環状に伸びている。図２に示すように、複数の表面ガードリング４０ａ～４０ｄは、内周側から外周側に向かって間隔をあけて配置されている。表面ガードリング４０ａ～４０ｄの間の間隔にはドリフト領域３６が分布しており、これらの間隔においてドリフト領域３６は半導体基板１２の上面１２ａに露出している。表面ガードリング４０ａ～４０ｄは、ドリフト領域３６によって互いから分離されている。
最も内周側の表面ガードリング４０ａとボディ領域３４の表面突出部３４ａの間には、間隔が設けられている。この間隔にはドリフト領域３６が分布しており、この間隔においてドリフト領域３６は半導体基板１２の上面１２ａに露出している。表面ガードリング４０ａ～４０ｄは、ドリフト領域３６によってボディ領域３４から分離されている。以下では、表面ガードリング４０ａと表面突出部３４ａの間の間隔に位置する部分のドリフト領域３６を、表面間隔領域５０ａという。また、以下では、表面ガードリング４０ａと表面ガードリング４０ｂの間の間隔、表面ガードリング４０ｂと表面ガードリング４０ｃの間の間隔、及び、表面ガードリング４０ｃと表面ガードリング４０ｄの間の間隔に位置する部分のドリフト領域３６を、それぞれ、表面間隔領域５０ｂ、５０ｃ、５０ｄという。
複数の深部ガードリング４２ａ～４２ｄは、ｐ型領域であり、表面ガードリング４０ａ～４０ｄよりも下側（深い位置）に配置されている。すなわち、深部ガードリング４２ａ～４２ｄは、表面ガードリング４０ａ～４０ｄの下端よりも下側に配置されている。深部ガードリング４２ａ～４２ｄは、ボディ領域３４の深部突出部３４ｂと略同じ深さに設けられている。表面ガードリング４０ａ～４０ｄの下端と深部ガードリング４２ａ～４２ｄの上端の間の範囲には、ドリフト領域３６が分布している。以下では、表面ガードリング４０ａ～４０ｄの下端と深部ガードリング４２ａ～４２ｄの上端の間に位置するドリフト領域３６を、中間領域５４という。複数の深部ガードリング４２ａ～４２ｄは、ドリフト領域３６（中間領域５４）によって複数の表面ガードリング４０ａ～４０ｄから分離されている。複数の深部ガードリング４２ａ～４２ｄは、内周側から外周側に向かって間隔をあけて配置されている。深部ガードリング４２ａ～４２ｄは、表面間隔領域５０ａ～５０ｄの直下に配置されている。すなわち、半導体基板１２を上から平面視したときに、深部ガードリング４２ａが表面間隔領域５０ａと重なる位置に配置されており、深部ガードリング４２ｂが表面間隔領域５０ｂと重なる位置に配置されており、深部ガードリング４２ｃが表面間隔領域５０ｃと重なる位置に配置されており、深部ガードリング４２ｄが表面間隔領域５０ｄと重なる位置に配置されている。複数の深部ガードリング４２ａ～４２ｄは、図１に示すように環状に伸びる表面間隔領域５０ａ～５０ｄに沿って、素子領域２０を多重に囲むように環状に伸びている。
図２に示すように、最も内周側の深部ガードリング４２ａとボディ領域３４の深部突出部３４ｂの間には、間隔が設けられている。この間隔にはドリフト領域３６が分布している。深部ガードリング４２ａ～４２ｄは、ドリフト領域３６によってボディ領域３４から分離されている。以下では、深部ガードリング４２ａと深部突出部３４ｂの間の間隔に位置する部分のドリフト領域３６を、深部間隔領域５２ａという。深部ガードリング４２ａ～４２ｄの間の間隔にはドリフト領域３６が分布している。深部ガードリング４２ａ～４２ｄは、ドリフト領域３６によって互いから分離されている。以下では、深部ガードリング４２ａと深部ガードリング４２ｂの間の間隔、深部ガードリング４２ｂと深部ガードリング４２ｃの間の間隔、及び、深部ガードリング４２ｃと深部ガードリング４２ｄの間の間隔に位置する部分のドリフト領域３６を、それぞれ、深部間隔領域５２ｂ、５２ｃ、５２ｄという。深部間隔領域５２ａは、表面突出部３４ａの直下に配置されている。深部間隔領域５２ｂ～５２ｄは、表面ガードリング４０ａ～４０ｃの直下に配置されている。すなわち、半導体基板１２を上から平面視したときに、深部間隔領域５２ａが表面突出部３４ａと重なる位置に配置されており、深部間隔領域５２ｂが表面ガードリング４０ａと重なる位置に配置されており、深部間隔領域５２ｃが表面ガードリング４０ｂと重なる位置に配置されており、深部間隔領域５２ｄが表面ガードリング４０ｃと重なる位置に配置されている。
以下では、ボディ領域３４の表面突出部３４ａと表面ガードリング４０ａ～４０ｄをまとめて、表面耐圧領域と呼ぶ場合がある。また、ボディ領域３４の深部突出部３４ｂと深部ガードリング４２ａ～４２ｄをまとめて、深部耐圧領域と呼ぶ場合がある。
また、以下では、対象の深部ガードリング（深部ガードリング４２ａ～４２ｄの任意の１つ）に対して内周側で隣接する表面耐圧領域を内周側表面耐圧領域といい、対象の深部ガードリングに対して外周側で隣接する表面耐圧領域を外周側表面耐圧領域という場合がある。例えば、深部ガードリング４２ａに対しては、表面突出部３４ａが内周側表面耐圧領域であり、表面ガードリング４０ａが外周側表面耐圧領域である。また、例えば、深部ガードリング４２ｂに対しては、表面ガードリング４０ａが内周側表面耐圧領域であり、表面ガードリング４０ｂが外周側表面耐圧領域である。
各深部ガードリング４２ａ～４２ｄは、内周側表面耐圧領域の直下の位置から外周側表面耐圧領域の直下の位置まで伸びている。例えば、深部ガードリング４２ａは、表面突出部３４ａの直下の位置から表面ガードリング４０ａの直下の位置まで伸びている。言い換えると、深部ガードリング４２ａの内周側の端部が表面突出部３４ａの直下に位置し、深部ガードリング４２ａの外周側の端部が表面ガードリング４０ａの直下に位置する。また、例えば、深部ガードリング４２ｂは、表面ガードリング４０ａの直下の位置から表面ガードリング４０ｂの直下の位置まで伸びている。言い換えると、深部ガードリング４２ｂの内周側の端部が表面ガードリング４０ａの直下に位置し、深部ガードリング４２ｂの外周側の端部が表面ガードリング４０ｂの直下に位置する。
図２において、記号Ｎｖ（ｍ－３）は、中間領域５４内のｎ型不純物濃度を示している。また、記号Ｎｓ（ｍ－３）は、中間領域５４よりも上側のドリフト領域３６内のｎ型不純物濃度を示している。すなわち、記号Ｎｓは、各表面間隔領域５０ａ～５０ｄ内のｎ型不純物濃度を示している。記号Ｎｄ（ｍ－３）は、中間領域５４よりも下側のドリフト領域３６内のｎ型不純物濃度を示している。すなわち、記号Ｎｄは、各深部間隔領域５２ａ～５２ｄ内のｎ型不純物濃度を示している。実施例１では、ドリフト領域３６内全体でｎ型不純物濃度は一定である。すなわち、実施例１では、Ｎｓ＝Ｎｖ＝Ｎｄである。
各深部ガードリング４２ａ～４２ｄは、以下の数式２の関係を満たすように配置されている。
Ｎｖ（Ｗｖ１＋Ｗｖ２）２＜Ｎｓ・Ｗｓ２・・・（数式２）
なお、数式２において、記号Ｗｖ１（ｍ）は、対象の深部ガードリングと内周側表面耐圧領域の間の間隔の幅である。記号Ｗｖ２（ｍ）は、対象の深部ガードリングと外周側表面耐圧領域の間の間隔の幅である。記号Ｗｓ（ｍ）は対象の深部ガードリングの内周側表面耐圧領域と外周側表面耐圧領域の間の間隔の幅である。なお、幅Ｗｖ１、Ｗｖ２は半導体基板１２の厚み方向における寸法であり、幅Ｗｓは半導体基板１２の横方向（内周側から外周側に向かう方向）における寸法である。
例えば、対象の深部ガードリングが深部ガードリング４２ａである場合には、幅Ｗｖ１は深部ガードリング４２ａと表面突出部３４ａの間の間隔の幅（図３の幅Ｗｖａ）であり、幅Ｗｖ２は深部ガードリング４２ａと表面ガードリング４０ａの間の間隔の幅（図３の幅Ｗｖｂ）であり、幅Ｗｓは表面突出部３４ａと表面ガードリング４０ａの間の間隔の幅（図３の幅Ｗｓａ）である。また、例えば、対象の深部ガードリングが深部ガードリング４２ｂである場合には、幅Ｗｖ１は深部ガードリング４２ｂと表面ガードリング４０ａの間の間隔の幅（図３の幅Ｗｖｃ）であり、幅Ｗｖ２は深部ガードリング４２ｂと表面ガードリング４０ｂの間の間隔の幅（図３の幅Ｗｖｄ）であり、幅Ｗｓは表面ガードリング４０ａと表面ガードリング４０ｂの間の間隔の幅（図３の幅Ｗｓｂ）である。
上述したように、実施例１では、ドリフト領域３６全体でｎ型不純物濃度は一定であり、Ｎｖ＝Ｎｓである。また、実施例１では、幅Ｗｖ１と幅Ｗｖ２は、中間領域５４の厚みＷｖと等しい。したがって、実施例１では、数式２は、以下の数式３と等しい。
２Ｗｖ＜Ｗｓ・・・（数式３）
深部ガードリング４２ａ～４２ｄのそれぞれは、数式３を満たすように配置されている。
また、図３に示す幅Ｗｄは、各深部耐圧領域の間の間隔の幅（すなわち、各深部間隔領域５２ａ～５２ｄの幅）を示している。実施例１では、各表面ガードリング４０ａ～４０ｄと各深部ガードリング４２ａ～４２ｄが、以下の数式４の関係を満たすように配置されている。
Ｎｄ・Ｗｄ２＞Ｎｓ・Ｗｓ２・・・（数式４）
なお、上述したように、実施例１では、ドリフト領域３６全体でｎ型不純物濃度は一定であり、Ｎｄ＝Ｎｓである。したがって、実施例１では、数式４は、以下の数式５と等しい。
Ｗｄ＞Ｗｓ・・・（数式５）
すなわち、実施例１では、幅Ｗｄが幅Ｗｓ（例えば、図３の幅Ｗｓａ、Ｗｓｂ）よりも広い。
次に、素子領域２０内のＭＯＳＦＥＴがターンオフしたときの外周領域２２内における空乏層の進展について説明する。ＭＯＳＦＥＴがオフすると、下部電極１８の電位が上部電極１４の電位に対して高くなる。すると、ボディ領域３４からドリフト領域３６内に空乏層が伸びる。外周領域２２内では、ボディ領域３４の表面突出部３４ａからその周囲に空乏層が伸びる。このとき、表面突出部３４ａと深部ガードリング４２ａの間の間隔の幅Ｗｖａが表面間隔領域５０ａの幅Ｗｓａよりも狭いので、表面突出部３４ａから伸びる空乏層は表面ガードリング４０ａに到達するよりも前に深部ガードリング４２ａに到達する。すると、深部ガードリング４２ａからその周囲のドリフト領域３６に空乏層が広がる。このとき、深部ガードリング４２ａが上記数式２、３を満たすので、表面突出部３４ａから伸びる空乏層が表面ガードリング４０ａに直接到達するよりも先に、深部ガードリング４２ａから伸びる空乏層が表面ガードリング４０ａに到達する。このように、表面突出部３４ａから伸びる空乏層は、直接表面ガードリング４０ａに到達するよりも先に、深部ガードリング４２ａを経由して表面ガードリング４０ａに到達する。表面ガードリング４０ａに空乏層が到達すると、表面ガードリング４０ａからその周囲に空乏層が伸びる。この場合も、深部ガードリング４２ｂが上記数式２、３を満たすので、表面ガードリング４０ａから伸びる空乏層は、直接表面ガードリング４０ｂに到達するよりも前に、深部ガードリング４２ｂを経由して表面ガードリング４０ｂに到達する。同様にして、表面ガードリング４０ｂから伸びる空乏層は、直接表面ガードリング４０ｃに到達するよりも前に、深部ガードリング４２ｃを経由して表面ガードリング４０ｃに到達する。同様にして、表面ガードリング４０ｃから伸びる空乏層は、直接表面ガードリング４０ｄに到達するよりも前に、深部ガードリング４２ｄを経由して表面ガードリング４０ｄに到達する。このように、表面突出部３４ａから伸びる空乏層は、ガードリング４２ａ、４０ａ、４２ｂ、４０ｂ、４２ｃ、４０ｃ、４２ｄ、４０ｄの順序で各ガードリングを経由して外周側に広がる。このため、外周領域２２に十分に空乏層が進展した状態では、ガードリング４２ａの電位が最も低く、ガードリング４２ａ、４０ａ、４２ｂ、４０ｂ、４２ｃ、４０ｃ、４２ｄ、４０ｄの順序で各ガードリングの電位が徐々に高くなる。
図４は、ＭＯＳＦＥＴがオフしている状態において外周領域２２内の電位分布（等電位線）を示している。図４に示すように、各等電位線は、空乏化されたドリフト領域３６内を通るように分布し、ガードリング内にはほとんど進入しないように分布する。等電位線１００ａは、ボディ領域３４も高く深部ガードリング４２ａよりも低い電位の分布を示している。等電位線１００ａは、深部間隔領域５２ａと表面間隔領域５０ａを通って半導体基板１２の上面１２ａまで伸びている。等電位線１００ａは、外周領域２２内では、全体として外周側に向かって斜め上方向に沿って伸びている。等電位線１００ｂは、深部ガードリング４２ａよりも高く表面ガードリング４０ａよりも低い電位の分布を示している。等電位線１００ｂは、外周側に向かって斜め上方向に伸びて深部間隔領域５２ｂに進入する。等電位線１００ｂの電位は表面ガードリング４０ａの電位よりも低いので、等電位線１００ｂは表面ガードリング４０ａの外周側（すなわち、表面間隔領域５０ｂ）に進入することができない。したがって、等電位線１００ｂは、深部間隔領域５２ｂ内で折れ曲がり、内周側に向かって斜め上方向に伸びて表面間隔領域５０ａ内で半導体基板１２の上面１２ａに到達する。このように、外周領域２２内では、等電位線１００ａのように全体が外周側に向かって斜め上方向に伸びる等電位線と、等電位線１００ｂのように深部間隔領域内で折れ曲がる等電位線とが交互に配置されるように電位が分布する。
図５は、比較例の半導体装置の外周領域２２内における電位分布を示している。比較例の半導体装置では、表面ガードリング４０ａ～４０ｄと深部ガードリング４２ａ～４２ｄの間の間隔（すなわち、中間領域５４の厚みＷｖ）が、実施例１の半導体装置よりも厚い。比較例の半導体装置は、上記数式２、３の関係を満たしていない。このため、比較例の半導体装置では、表面突出部３４ａから伸びる空乏層が、深部ガードリング４２ａに到達するよりも先に表面ガードリング４０ａに到達する。すなわち、空乏層は、表面ガードリング４０ａ、４０ｂ、４０ｃ、４０ｄを経由して外周側へ伸び、深部ガードリング４２ａ～４２ｄは半導体基板１２の表層部における空乏層の進展に寄与しない。深部ガードリング４２ａ～４２ｄは、半導体基板１２の厚み方向への空乏層の伸びを促進するのみである。この場合、深部ガードリング４２ａの電位は、表面ガードリング４０ａの電位よりも高くなる。同様に、深部ガードリング４２ｂの電位は、表面ガードリング４０ｂの電位よりも高くなり、深部ガードリング４２ｃの電位は、表面ガードリング４０ｃの電位よりも高くなり、深部ガードリング４２ｄの電位は、表面ガードリング４０ｄの電位よりも高くなる。この場合、図５に示すように、すべての等電位線が、外周側に向かって斜め上方向に伸びる。すなわち、比較例では、深部間隔領域５２ｂ～５２ｄ内で折れ曲がって内周側へ向かって斜め上方向に伸びる等電位線（図４の等電位線１００ｂのような等電位線）が存在しない。このように、実施例１と比較例では、外周領域内における電位分布が異なる。
図５に示すように、比較例の半導体装置では、各表面ガードリング４０ａ～４０ｄの外周側の下端部（例えば、範囲Ａ内）で等電位線が密となり、この部分で電界が集中する。表面ガードリング４０ａの近傍で電界が集中すると、ホットキャリアが発生し、発生したホットキャリアが酸化物膜１６に注入され易い。他方、図４に示すように、実施例１の半導体装置では、表面ガードリング４０ａ～４０ｄの近傍では等電位線が密にならず、電界集中が抑制される。したがって、表面ガードリング４０ａ～４０ｄの近傍では、ホットキャリアが発生し難い。また、実施例１の半導体装置では、深部ガードリング４２ａ～４２ｄの下端部（例えば、範囲Ｂ内）で等電位線が密となり、この部分で電界が集中する。このため、深部ガードリング４２ａ～４２ｄの近傍でホットキャリアが生じ易い。しかしながら、深部ガードリング４２ａ～４２ｄは酸化物膜１６から離れた位置に配されているので、深部ガードリング４２ａ～４２ｄの近傍でホットキャリアが発生しても、酸化物膜１６へのホットキャリアの注入が抑制される。このように、実施例１の半導体装置によれば、酸化物膜１６へのホットキャリアの注入を抑制することができる。したがって、酸化物膜１６に注入されたホットキャリアによって外周領域２２内の電界分布が乱れることを抑制することができる。したがって、実施例１の半導体装置１０は、高い耐圧を有する。
また、図６は、表面間隔領域５０ａにおける電界分布を、実施例１と比較例とで比較しながら示している。なお、図６では、外周側から内周側に向かう方向の電界をプラスとして示している。比較例では、表面突出部３４ａから伸びる空乏層によって表面間隔領域５０ａ全体が空乏化される。このため、表面間隔領域５０ａ全体でプラス方向に電界が発生する。これに対し、実施例１では、表面突出部３４ａから伸びる空乏層が表面ガードリング４０ａに到達するよりも前に、深部ガードリング４２ａから伸びる空乏層が表面ガードリング４０ａに到達する。したがって、表面間隔領域５０ａのうちの表面突出部３４ａに近い領域３４ｘは表面突出部３４ａによって空乏化され、表面間隔領域５０ａのうちの表面ガードリング４０ａに近い領域３４ｙは表面ガードリング４０ａによって空乏化される。このため、領域３４ｘではプラス方向に電界が発生する一方で、領域３４ｙではマイナス方向に電界が発生する。このように電界が発生するので、実施例１では、比較例よりも、表面間隔領域５０ａで発生する電界の最大値Ｅが低くなる。同様にして、表面間隔領域５０ｂ～５０ｄでも、電界の最大値Ｅが低くなる。このように、実施例１の構成によれば、表面間隔領域５０ａ～５０ｄの幅が広くても、表面間隔領域５０ａ～５０ｄで生じる電界を抑制することができる。これによっても、酸化物膜１６へのホットキャリアの注入が抑制される。
また、上述したように、実施例１では、深部間隔領域５２ａ～５２ｄの幅Ｗｄが、表面間隔領域５０ａ～５０ｄの幅Ｗｓよりも広い。これによって、深部間隔領域５２ａ～５２ｄ内において、表面間隔領域５０ａ～５０ｄ内よりもより高い電界が発生し易くなっている。このため、表面間隔領域５０ａ～５０ｄでホットキャリアが発生するよりも先に、深部間隔領域５２ａ～５２ｄにおいてホットキャリアが発生し易い。これによって、表面間隔領域５０ａ～５０ｄでのホットキャリアの発生がさらに抑制される。これによっても、酸化物膜１６へのホットキャリアの注入が抑制される。
また、実施例１の半導体装置１０では、Ｗｖ＜Ｗｓの関係が満たされている。上記の通り、幅Ｗｓは横方向の幅であり、幅Ｗｖは縦方向の幅である。幅Ｗｓの加工上の最小値は、表面ガードリング４０ａ～４０ｄを形成する製造工程の加工精度によって決まる。表面ガードリング４０ａ～４０ｄは、イオン注入や選択エピタキシャル成長によって形成される。いずれの方法でも、幅Ｗｓはイオン注入または選択エピタキシャル成長において使用されるマスクによって決定される。いずれの方法でも、幅Ｗｓをそれほど小さくすることはできない。他方、幅Ｗｖの加工上の最小値は、表面ガードリング４０ａ～４０ｄと深部ガードリング４２ａ～４２ｄをイオン注入によって形成する場合にはその注入深さによって決まり、これらを選択エピタキシャル成長によって形成する場合には中間領域５４をエピタキシャル成長させるときの厚さによって決まる。いずれの方法でも、幅Ｗｖを幅Ｗｓより小さくすることは容易である。このように、幅Ｗｖを幅Ｗｓより小さくすることで、上記数式２、３を満たす半導体装置１０を容易に製造することができる。
（実施例２）
実施例２では、各深部間隔領域５２ａ～５２ｄにおけるｎ型不純物濃度Ｎｄが、各表面間隔領域５０ａ～５０ｄにおけるｎ型不純物濃度Ｎｓよりも高い。中間領域５４のｎ型不純物濃度Ｎｖは、ｎ型不純物濃度Ｎｄと等しくてもよいし、ｎ型不純物濃度Ｎｓと等しくてもよいし、その他の値であってもよい。実施例２の半導体装置のその他の構成は、実施例１の半導体装置１０と等しい。実施例２の半導体装置でも、上記数式２及び４が満たされていることで、実施例１の半導体装置と同様に、表面間隔領域５０ａ～５０ｄでのホットキャリアの発生が抑制される。さらに、実施例２の半導体装置では、各深部間隔領域５２ａ～５２ｄにおけるｎ型不純物濃度Ｎｄが各表面間隔領域５０ａ～５０ｄにおけるｎ型不純物濃度Ｎｓよりも高いので、深部間隔領域５２ａ～５２ｄ内において高い電界がより発生し易くなっている。このため、表面間隔領域５０ａ～５０ｄでホットキャリアが発生するよりも先に、深部間隔領域５２ａ～５２ｄにおいてホットキャリアがより発生し易い。これによって、表面間隔領域５０ａ～５０ｄでのホットキャリアの発生がさらに抑制される。これによっても、酸化物膜１６へのホットキャリアの注入が抑制される。したがって、実施例２の半導体装置は、より高い耐圧を有する。
以上に説明したように、実施例１、２の構成によれば、半導体装置の耐圧を向上させることができる。また、実施例１、２の構成において、ドリフト領域３６のｎ型不純物濃度を従来よりも高くすれば、従来と同様の耐圧を確保しながら、ＭＯＳＦＥＴのオン抵抗を低減することができる。
なお、上述した実施例１、２では、素子領域２０にＭＯＳＦＥＴが形成されていた。しかしながら、素子領域２０には、他の半導体装置が形成されていてもよい。例えば、素子領域２０に、ＩＧＢＴ（insulated gate bipolar transistor）、ｐｎダイオード、ショットキーバリアダイオード等が形成されていてもよい。
また、上述した実施例１、２では、すべての深部間隔領域５２ａ～５２ｄが上記数式２を満たしていたが、一部の深部間隔領域５２ａ～５２ｄが上記数式２を満たしていなくもよい。すなわち、深部間隔領域５２ａ～５２ｄの少なくとも１つが上記数式２を満たしていればよい。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (4)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の上面に接する上部電極と、
    前記半導体基板の下面に接する下部電極と、
    前記半導体基板の前記上面に接する酸化物膜、
    を有し、
    前記半導体基板が、前記上部電極が前記半導体基板の前記上面に接している素子領域と、前記酸化物膜が前記半導体基板の前記上面に接している外周領域を有し、
    前記外周領域が、前記素子領域と前記半導体基板の外周端面の間に位置しており、
    前記素子領域が、前記上部電極と前記下部電極の間に接続された半導体素子を有し、
    前記外周領域が、ｐ型の複数の表面耐圧領域と、ｐ型の複数の深部耐圧領域と、ｎ型のドリフト領域、を有し、
    前記複数の表面耐圧領域が、前記酸化物膜に接しており、
    前記複数の表面耐圧領域が、内周側から外周側に向かって間隔をあけて配置されており、
    前記複数の深部耐圧領域が、前記複数の表面耐圧領域よりも下側に配置されており、
    前記複数の深部耐圧領域が、内周側から外周側に向かって間隔をあけて配置されており、
    前記ドリフト領域が、前記複数の表面耐圧領域を前記複数の深部耐圧領域から分離し、前記表面耐圧領域同士を分離し、前記深部耐圧領域同士を分離しており、
    前記表面耐圧領域同士の間の間隔に位置する前記ドリフト領域を表面間隔領域、前記深部耐圧領域同士の間の間隔に位置する前記ドリフト領域を深部間隔領域としたときに、前記表面間隔領域の直下に前記深部耐圧領域が位置し、前記表面耐圧領域の直下に前記深部間隔領域が位置し、
    前記各深部耐圧領域は、自身に対して内周側で隣接する前記表面耐圧領域の直下の位置から自身に対して外周側で隣接する前記表面耐圧領域の直下の位置まで伸びており、
    前記複数の深部耐圧領域のうちの１つを特定深部耐圧領域とし、前記特定深部耐圧領域に対して内周側で隣接する前記表面耐圧領域を内周側表面耐圧領域とし、前記特定深部耐圧領域に対して外周側で隣接する前記表面耐圧領域を外周側表面耐圧領域とし、前記内周側表面耐圧領域と前記外周側表面耐圧領域の間の間隔の幅をＷｓ（ｍ）とし、前記内周側表面耐圧領域と前記外周側表面耐圧領域の間の前記表面間隔領域のｎ型不純物濃度をＮｓ（ｍ－３）とし、前記複数の表面耐圧領域と前記複数の深部耐圧領域の間の深さ範囲内に位置する前記ドリフト領域のｎ型不純物濃度をＮｖ（ｍ－３）とし、前記内周側表面耐圧領域と前記特定深部耐圧領域の間の間隔の幅をＷｖ１（ｍ）とし、前記外周側表面耐圧領域と前記特定深部耐圧領域の間の間隔の幅をＷｖ２（ｍ）としたときに、
    Ｎｖ（Ｗｖ１＋Ｗｖ２）２＜Ｎｓ・Ｗｓ２
    の関係が満たされる、半導体装置。
  2. 前記幅Ｗｖ１が前記幅Ｗｓよりも小さく、
    前記幅Ｗｖ２が前記幅Ｗｓよりも小さい、
    請求項１の半導体装置。
  3. 前記各深部間隔領域のｎ型不純物濃度が、前記各表面間隔領域のｎ型不純物濃度よりも高い、請求項１または２の半導体装置。
  4. 前記各深部耐圧領域の間の間隔の幅をＷｄ（ｍ）とし、前記各深部間隔領域のｎ型不純物濃度をＮｄ（ｍ－３）としたときに、
    Ｎｄ・Ｗｄ２＞Ｎｓ・Ｗｓ２
    の関係が満たされる、請求項１～３のいずれか一項の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023056697A (ja) * 2021-10-08 2023-04-20 株式会社デンソー 半導体装置およびその製造方法
JP7722177B2 (ja) * 2021-12-24 2025-08-13 株式会社デンソー 半導体装置
JP7717010B2 (ja) * 2022-03-08 2025-08-01 株式会社デンソー 半導体装置
JP2024073769A (ja) * 2022-11-18 2024-05-30 株式会社デンソー 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426520B1 (en) 1999-08-11 2002-07-30 Dynex Semiconductor Limited Semiconductor device
JP2002222949A (ja) 2001-01-25 2002-08-09 Nec Corp 半導体装置
US20100001344A1 (en) 2007-01-10 2010-01-07 Freescale Semiconductor, Inc. Semiconductor device and method of forming a semiconductor device
WO2013046908A1 (ja) 2011-09-28 2013-04-04 三菱電機株式会社 半導体装置
JP2015065238A (ja) 2013-09-24 2015-04-09 トヨタ自動車株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4264285B2 (ja) * 2002-09-09 2009-05-13 株式会社豊田中央研究所 半導体装置とその製造方法
JP6064614B2 (ja) * 2013-01-21 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2016002057A1 (ja) * 2014-07-03 2016-01-07 株式会社日立製作所 半導体装置、パワーモジュール、電力変換装置、３相モータシステム、自動車、並びに鉄道車両
JP2017183419A (ja) * 2016-03-29 2017-10-05 ローム株式会社 半導体装置
KR101870809B1 (ko) * 2016-06-21 2018-08-02 현대오트론 주식회사 전력 반도체 소자
JP6740759B2 (ja) * 2016-07-05 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7113220B2 (ja) 2018-02-06 2022-08-05 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426520B1 (en) 1999-08-11 2002-07-30 Dynex Semiconductor Limited Semiconductor device
JP2002222949A (ja) 2001-01-25 2002-08-09 Nec Corp 半導体装置
US20100001344A1 (en) 2007-01-10 2010-01-07 Freescale Semiconductor, Inc. Semiconductor device and method of forming a semiconductor device
WO2013046908A1 (ja) 2011-09-28 2013-04-04 三菱電機株式会社 半導体装置
JP2015065238A (ja) 2013-09-24 2015-04-09 トヨタ自動車株式会社 半導体装置

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