JP7216623B2

JP7216623B2 - 半導体チップ

Info

Publication number: JP7216623B2
Application number: JP2019146036A
Authority: JP
Inventors: 俊太郎町田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2019-08-08
Filing date: 2019-08-08
Publication date: 2023-02-01
Anticipated expiration: 2039-08-08
Also published as: US20210043584A1; JP2021027538A; US11502046B2

Description

本発明は、半導体チップを製造する技術に関する。

国際公開第２０１２／１５４２１１号（特許文献１）には、湾曲チップベースの非平面デバイスの組立方法及び組立用装置が記載されている。特許文献１には、「ある実施形態において、応力薄膜（例えば、応力膜層２０７）は、薄構造又は薄チップの片側又は両側に堆積して、チップに対して所望の変形（例えば、ある程度の曲げを伴う）を達成し得る。例えば、応力薄膜を事前圧縮又は事前伸長して、異なる方向に曲げ力を付与し得る。」と記載されている。

国際公開第２０１２／１５４２１１号

半導体デバイスには、その用途によって、湾曲させて実装することが求められる場合がある。一例として、体内に挿入されるカテーテルの側面に実装される超音波トランスデューサが挙げられる。多数の超音波トランスデューサからなる半導体チップをカテーテルの表面に巻きつけるように実装することで、全周に超音波を出力して所望の観測を行うことが可能となる。

そのような実装を実現するために、半導体チップを薄く加工することによってフレキシブル性を与えることが考えられる。しかし、その場合、半導体チップをカテーテルに巻きつけるときの取り扱いが難しく、破損が生じやすい。あるいは、超音波トランスデューサの素子を一つ一つカテーテルの表面に装着することで組み立てを行うことも可能であるが、微細な作業工程が増加することによって製造コストが上昇する。

特許文献１には、応力薄膜を利用してチップに所望の変形を与える方法が記載されている。しかし、特許文献１には、そのようなデバイスを製造する具体的な方法は記載されていない。製造したチップを事前に圧縮又は伸長された応力薄膜に貼り付けるとすれば、そのための組立工程が必要となる。

上記の課題の少なくとも一つを解決するため、本発明は、半導体チップであって、半導体基板と、前記半導体基板の上に形成された内部応力を持つ薄膜と、前記薄膜が形成された前記半導体基板の上に形成された半導体デバイスと、を有し、前記薄膜の内部応力によって湾曲し、前記半導体基板の上に、前記半導体チップが湾曲する方向と直交する方向に整列した複数の前記薄膜のパターンが形成されることを特徴とする。

本発明の一形態によれば、所望の曲率半径を持つ半導体チップを簡便に作製することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明によって明らかにされる。

本発明の実施例の半導体チップの構成を示す説明図である。本発明の実施例の半導体チップの構成を示す説明図である。本発明の実施例の半導体チップの構成を示す説明図である。本発明の実施例の半導体チップの製造プロセスのうち、半導体基板上に薄膜を形成する工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、半導体基板上に薄膜を形成する工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、半導体基板上に薄膜を形成する工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、薄膜をパターニングする工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、薄膜をパターニングする工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、薄膜をパターニングする工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、半導体デバイスを作製する工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、半導体デバイスを作製する工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、半導体デバイスを作製する工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、半導体基板を薄膜化する工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、半導体基板を薄膜化する工程の説明図である。本発明の実施例の半導体チップの製造プロセスのうち、半導体基板を薄膜化する工程の説明図である。本発明の実施例の製造プロセスによって製造された半導体チップの説明図である。本発明の実施例の製造プロセスによって製造された半導体チップの説明図である。本発明の実施例の製造プロセスによって製造された半導体チップの説明図である。本発明の実施例の製造プロセスによって製造された半導体チップの説明図である。本発明の実施例の変形例の半導体チップの構成を示す説明図である。本発明の実施例の変形例の半導体チップの構成を示す説明図である。本発明の実施例の変形例の半導体チップの構成を示す説明図である。本発明の実施例において参照される半導体基板の厚さと曲率半径との関係の説明図である。本発明の実施例の半導体チップの適用例の説明図である。本発明の実施例の半導体チップの適用例における超音波トランスデューサの構造の説明図である。本発明の実施例の半導体チップの適用例の変形例の説明図である。

以下、本発明の実施例を、図面を参照して説明する。

図１Ａ～図１Ｃは、本発明の実施例の半導体チップ１００の構成を示す説明図である。

具体的には、図１Ａ、図１Ｂ及び図１Ｃは、それぞれ、本実施例の半導体チップ１００の平面図、ＡＡ’断面図及びＢＢ’断面図を示す。図１Ｂに示すように、本実施例の半導体チップ１００は、半導体基板１０１と、その上に形成された内部応力を持つ複数の薄膜１０２（応力薄膜）と、さらにその上に形成された半導体デバイス１０３と、を有する。

半導体基板は、例えば一般的なシリコンウェハである。薄膜１０２は、絶縁膜又は金属膜のいずれでもよい。複数の薄膜１０２が一方向に整列して形成される。各薄膜１０２の整列方向のサイズとそれに直交する方向のサイズとが異なっていてもよい。図１Ａの例では、各薄膜１０２は、整列方向（図１ＡのＡＡ’間を結ぶ線の方向、以下これをＡＡ’方向とも記載する）の短辺とそれに直交する方向（図１ＡのＢＢ’間を結ぶ線の方向、以下これをＢＢ’方向とも記載する）の長辺とを有する長方形に形成される。すなわち、各薄膜１０２の整列方向に直交する方向のサイズは、整列方向のサイズより大きい。

半導体デバイス１０３は、例えば一般的な集積回路又はＭＥＭＳ（Micro-Electro-Mechanical Systems）など、いかなる種類のものであってもよい。本実施例では、後述するように、半導体デバイス１０３としてＣＭＵＴ（Capacitive Micro-machined Ultrasound Transducers）などの超音波トランスデューサが形成される。

薄膜１０２が内部応力を持つように半導体基板上に形成されるため、半導体チップ１００が湾曲する。図１Ｃの例では、薄膜１０２が圧縮応力を持つため、それによって伸長して、上面（すなわち半導体デバイス１０３側の面）が凸になるように湾曲する。

薄膜１０２の内部応力は等方的であるため、半導体チップ１００はどの方向にも曲がりうる。しかし、図１Ａに示すように、複数の薄膜１０２が所定の間隔をおいてＡＡ’方向に整列し、各薄膜１０２がＢＢ’方向に長い形状をしているため、ＢＢ’方向の圧縮応力がその長辺の全長にわたって半導体チップ１００を湾曲させるように作用する。これに対して、ＡＡ’方向の圧縮応力は、それぞれの短辺の長さの範囲内でしか作用せず、整列した薄膜１０２の間隙で分断される。その結果、半導体チップはＢＢ’方向、すなわち薄膜１０２の長辺方向に曲がりやすくなる。すなわち、半導体チップ１００の湾曲は、図１ＣのＢＢ’断面には顕著に表れるが、図１ＢのＡＡ’断面にはほとんど表れない。

次に、半導体チップ１００の製造プロセスを説明する。半導体チップ１００は、半導体基板１０１上に薄膜１０２を形成し（図２Ａ～図２Ｃ）、形成した薄膜１０２をパターニングし（図２Ｄ～図２Ｆ）、パターニングした薄膜１０２の上に所望の半導体デバイス１０３を作製し（図２Ｇ～図２Ｉ）、半導体基板１０１を薄膜化する（図２Ｊ～図２Ｌ）、という工程を経て製造される。

図２Ａ～図２Ｃは、本発明の実施例の半導体チップ１００の製造プロセスのうち、半導体基板１０１上に薄膜１０２を形成する工程の説明図である。

具体的には、図２Ａ、図２Ｂ及び図２Ｃは、それぞれ、半導体基板１０１上に薄膜１０２が形成された時点の半導体チップ１００の平面図、ＡＡ’断面図及びＢＢ’断面図を示す。

薄膜１０２の材料としては、一般的な半導体製造プロセスで使用されるものを採用することができる。例えば、薄膜１０２は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ＳｉＮ又はＴｉＮといった絶縁膜であってもよいし、Ａｌ、Ｗ又はＴｉといった金属膜であってもよい。また、薄膜１０２を形成する方法としては、例えばＣＶＤ（Chemical Vapor Deposition）法又はスパッタ法など、一般的な半導体製造プロセスで使用される方法を採用することができる。

薄膜１０２の材料、成膜時の温度又は使用するガスの組成等を調整することによって、薄膜１０２に与える応力（例えば圧縮応力又は引っ張り応力のいずれを与えるか、どの程度の強さの応力を与えるか）を調整することができる。

図２Ｄ～図２Ｆは、本発明の実施例の半導体チップ１００の製造プロセスのうち、薄膜１０２をパターニングする工程の説明図である。

具体的には、図２Ｄ、図２Ｅ及び図２Ｆは、それぞれ、薄膜１０２のパターニングが行われた時点の半導体チップ１００の平面図、ＡＡ’断面図及びＢＢ’断面図を示す。この例では、ＢＢ’方向の長辺とＡＡ’方向の短辺とを有する長方形がＡＡ’方向に整列するように薄膜１０２がパターニングされる。このようなパターニングは、例えば、一般的な半導体製造プロセスで使用されるフォトリソグラフィ技術等によって行うことができる。

なお、この時点では半導体基板１０１が十分な厚さを有しているため、内部応力を持つ薄膜１０２がその上に形成されても、半導体基板１０１はほとんど湾曲しない（すなわち十分に大きい曲率半径を有している）。半導体基板１０１の厚さと曲率半径との関係については後述する（図４参照）。

図２Ｇ～図２Ｉは、本発明の実施例の半導体チップ１００の製造プロセスのうち、半導体デバイス１０３を作製する工程の説明図である。

具体的には、図２Ｇ、図２Ｈ及び図２Ｉは、それぞれ、半導体デバイス１０３が作製された時点の半導体チップ１００の平面図、ＡＡ’断面図及びＢＢ’断面図を示す。前述のようにこの半導体デバイス１０３はいかなる種類のものであってもよいが、本実施例ではＣＭＵＴが作製される。具体的には、多数のＣＭＵＴが、薄膜１０２が形成された半導体基板１０１上に配列されるように作製される。このようなＣＭＵＴ等の半導体デバイス１０３は、一般的な半導体製造プロセスによって作製することができる。

図２Ｊ～図２Ｌは、本発明の実施例の半導体チップ１００の製造プロセスのうち、半導体基板１０１を薄膜化する工程の説明図である。

具体的には、図２Ｊ、図２Ｋ及び図２Ｌは、それぞれ、半導体基板１０１を薄膜化する工程における半導体チップ１００の平面図、ＡＡ’断面図及びＢＢ’断面図を示す。半導体基板１０１の厚さが減少するように加工する具体的な方法は限定しない。例えば、半導体基板１０１の裏面（すなわち薄膜１０２が形成されていない側の面）を、一般的な半導体プロセスにおけるものと同様の方法でエッチングしてもよいし、あるいは基板１０１の裏面を研磨することで薄膜化をおこなってもよい。後述するように、半導体基板１０１の厚さを調整することによって、所望の曲率半径をもった半導体チップ１００を製造することができる。

図２Ｍ～図２Ｐは、本発明の実施例の製造プロセスによって製造された半導体チップ１００の説明図である。

具体的には、図２Ｍ及び図２Ｎは、それぞれ、半導体基板１０１の薄膜化が行われた後の半導体チップ１００の平面図及びＡＡ’断面図を示す。また、図２Ｏ及び図２Ｐは、いずれも、半導体基板１０１の薄膜化が行われた後の半導体チップ１００のＢＢ’断面図であるが、前者は圧縮応力を持つ薄膜１０２が形成された場合、後者は引っ張り応力を持つ薄膜１０２が形成された場合を示す。

図２Ｏに示すように、圧縮応力を持つ薄膜１０２が形成された場合、半導体チップ１００は、ＢＢ’断面において、上面（すなわち半導体デバイス１０３側の面）が凸になるように湾曲する。一方、図２Ｐに示すように、引っ張り応力を持つ薄膜１０２が形成された場合、半導体チップ１００は、ＢＢ’断面において、下面（すなわち半導体デバイス１０３の反対の面）が凸になるように湾曲する。

また、この例では、ＡＡ’方向の短辺とＢＢ’方向の長辺とを有する長方形がＡＡ’方向に整列するように薄膜１０２が形成されている。このため、図２Ｎに示すように、半導体チップ１００の湾曲は、ＡＡ’断面にはほとんど表れない。

図３Ａ～図３Ｃは、本発明の実施例の変形例の半導体チップ１００の構成を示す説明図である。

図１Ａ～図１Ｃに示した半導体チップ１００は、半導体チップ１００自体の（すなわち半導体基板１０１の）長辺方向と、パターニングされた薄膜１０２の長辺方向とが直交していた。このため、図１Ｂ及び図１Ｃに示すように、製造後の半導体チップ１００はその短辺方向に湾曲していた。

一方、図３Ａ～図３Ｃに示す半導体チップ１００は、半導体チップ１００自体の長辺方向と、パターニングされた薄膜１０２の長辺方向とが平行する。このため、製造後の半導体チップ１００は、図３Ｂ及び図３Ｃに示すように、その長辺方向に湾曲する。すなわち、半導体チップ１００の湾曲は、図３ＢのＡＡ’断面には顕著に表れるが、図３ＣのＢＢ’断面にはほとんど表れない。

図３Ａ～図３Ｃに示す半導体チップ１００の製造プロセスは、パターニングされる薄膜１０２の形状（具体的には長辺の向き）が異なることを除いて、図２Ａ～図２Ｐに示したものと同様であるため、説明を省略する。

図４は、本発明の実施例において参照される半導体基板１０１の厚さと曲率半径との関係の説明図である。

内部応力を持つ薄膜１０２を成膜した半導体基板１０１の湾曲の曲率半径Ｒは、以下の式（１）によって計算される。

ここで、
Ｅ：シリコン基板（すなわち半導体基板１０１）のヤング率
ｄ：シリコン基板の厚さ
ν：シリコン基板のポワソン比
σ：薄膜１０２の応力
ｔ：薄膜１０２の厚さ
である。

図４のグラフは、上記の式（１）によって計算された、膜応力が２ＧＰａの薄膜１０２を半導体基板１０１上に成膜した場合の半導体基板１０１の湾曲の曲率半径を示す。横軸は半導体基板１０１の厚さ、縦軸は曲率半径である。また、表示されている実線、破線及び一点鎖線は、それぞれ、薄膜１０２の膜厚１０００ｎｍ、５００ｎｍ及び１００ｎｍに対応する。

このように、薄膜１０２の応力、薄膜１０２の厚さ、及び半導体基板１０１の厚さを調整することによって、曲率半径を例えば１ｍｍ程度から１００ｍ程度までの広い範囲で変更することができる。

図５Ａは、本発明の実施例の半導体チップ１００の適用例の説明図である。

ここでは、半導体デバイス１０３として、ＣＭＵＴ等の超音波トランスデューサ５０１が作製される例を示す。ここでは、超音波トランスデューサ５０１の例として、ＣＭＵＴを示す。この場合、それぞれの超音波トランスデューサ５０１のセル（ＣＭＵＴセル）は、絶縁膜５０３に設けられた空洞５０４と、それを上下から挟みこむように設けられた一対の電極５０５と、からなる。その詳細は構造については図５Ｂを参照して後述する。

湾曲した半導体チップ１００は、曲率を持った貼り付け部材５０２に貼り付けられる。貼り付け部材５０２はどのようなものであってもよいが、一例をあげるとすれば、血管に挿入されるカテーテルである。図５Ａに示すように多数のＣＭＵＴセルが配列された半導体チップ１００を貼り付け部材５０２に巻きつけることで、カテーテルの全周に超音波を送信して、その反射を受信することが可能になる。これによって、例えば血管の内壁に付着したプラーク等を検出することが容易になる。

貼り付け部材５０２が血管に挿入されるカテーテルである場合、その曲率半径は一般に１ｍｍ程度である。本実施例によれば、図４に示すように半導体基板１０１の厚さ等を調整することによって、曲率半径が貼り付け部材５０２のそれと同程度になるように半導体チップ１００を製造し、それを貼り付け部材５０２の表面に貼り付けることができる。これによって、破損なく、また、一つ一つのＣＭＵＴセルを貼り付けるといった手間もなく、容易に多数のＣＭＵＴセルが配列されたカテーテルを組み立てることができる。

図５Ｂは、本発明の実施例の半導体チップ１００の適用例における超音波トランスデューサ５０１の構造の説明図である。

ここでは、超音波トランスデューサ５０１のセルの一例であるＣＭＵＴセルは、絶縁膜５０３に設けられた空洞５０４と、それを上下から挟みこむように設けられた一対の電極５０５と、からなる。一対の電極５０５には、直流バイアス電圧に交流電圧を重畳した電圧が印加される。これによって上下の電極５０５間に静電気力が発生し、空洞５０４の上部の電極５０５が振動することによって超音波信号が送信される。

一方、超音波信号を受信するときは、受信した超音波信号によって空洞５０４の上部の電極５０５が振動し、それによる電極５０５の変位量が静電容量の変化として検出される。

図６は、本発明の実施例の半導体チップ１００の適用例の変形例の説明図である。

図６に示す半導体チップ１００は、半導体デバイス１０３の層に溝６０１が形成される点を除いて、図５Ａに示したものと同様である。この溝６０１は、図６に示すように、ＣＭＵＴセル間を区切る位置に形成される。半導体チップ１００が湾曲することによって半導体デバイス１０３の層に内部応力が発生し、それがＣＭＵＴセルの特性に影響を与えうる。これに対して、図６に示す溝６０１を設けることによって、半導体デバイス１０３の層の内部応力が分断され、その結果、ＣＭＵＴセルの特性が受ける影響が軽減することが期待できる。

上記の図５Ａ～図６には超音波トランスデューサの例としてＣＭＵＴを挙げたが、これをＰＭＵＴ（Piezoelectric Micro-machined Ultrasound Transducers）によって置き換えることもできる。あるいは、超音波トランスデューサ以外の任意のＭＥＭＳ又は任意の集積回路によって置き換えることもできる。

１００半導体チップ
１０１半導体基板
１０２内部応力を持つ薄膜
１０３半導体デバイス

Claims

半導体チップであって、
半導体基板と、前記半導体基板の上に形成された内部応力を持つ薄膜と、前記薄膜が形成された前記半導体基板の上に形成された半導体デバイスと、を有し、
前記薄膜の内部応力によって湾曲し、
前記半導体基板の上に、前記半導体チップが湾曲する方向と直交する方向に整列した複数の前記薄膜のパターンが形成されることを特徴とする半導体チップ。
請求項１に記載の半導体チップであって、
前記薄膜は、前記半導体基板に接して形成されることを特徴とする半導体チップ。
請求項１に記載の半導体チップであって、
各々の前記薄膜のパターンの前記半導体チップが湾曲する方向のサイズは、前記半導体チップが湾曲する方向と直交する方向のサイズより大きいことを特徴とする半導体チップ。
請求項１に記載の半導体チップであって、
前記半導体デバイスは、静電容量型の超音波トランスデューサであることを特徴とする半導体チップ。
請求項４に記載の半導体チップであって、
前記半導体デバイスが形成される層に、前記静電容量型の超音波トランスデューサの複数のセルが形成され、
前記半導体デバイスが形成される層の前記複数のセル間を区切る位置に溝が形成されることを特徴とする半導体チップ。