JP7246287B2 - 半導体装置およびその製造方法 - Google Patents

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実施形態は、半導体装置およびその製造方法に関する。
トレンチゲート構造を有する半導体装置は、半導体層とゲート電極との間に位置するゲート絶縁膜に熱酸化膜を用いることが多い。しかしながら、熱酸化膜は、ゲートトレンチの内面に露出される半導体表面の面方位に依存して厚さが変化する。このため、ゲート電極は、部分的に異なる閾値電圧を有することがある。
特開２０１４－１８７１４１号公報
実施形態は、ゲート閾値電圧を均一化した半導体装置およびその製造方法を提供する。
実施形態に係る半導体装置は、半導体部と、前記半導体部上に設けられた電極と、前記半導体部と前記電極との間に位置する複数の制御電極およびフィールド電極と、を備える。前記複数の制御電極は、前記半導体部に設けられ互いに離間した複数の第１トレンチの内部にそれぞれ配置され、前記半導体部から第１絶縁膜により電気的に絶縁される。前記フィールド電極は、前記半導体部に設けられた第２トレンチの内部に配置され、前記電極に電気的に接続されると共に、前記半導体部から第２絶縁膜により電気的に絶縁される。前記複数の制御電極は、前記フィールド電極を中心として、その周りを囲むように配置される。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、を含む。前記第２半導体層は、前記第１半導体層と前記電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合い、前記第２絶縁膜を介して前記フィールド電極に向き合う。前記第３半導体層は、前記第２半導体層と前記電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、前記電極に電気的に接続される。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す別の模式図である。 実施形態に係る半導体装置の製造過程を示す模式図である。 図３に続く製造過程を示す模式図である。 図４に続く製造過程を示す模式図である。 図５に続く製造過程を示す模式図である。 図６に続く製造過程を示す模式図である。 図７に続く製造過程を示す模式図である。 図８に続く製造過程を示す模式図である。 図９に続く製造過程を示す模式図である。 実施形態に係る熱酸化膜の特性を示すグラフである。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１、図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図１は、図２（ａ）中に示すＢ－Ｂ線に沿った断面を表す模式図である。図２（ａ）は、図１中に示すＡ－Ａ線に沿った断面を表す模式図である。半導体装置１は、例えば、トレンチゲート型ＭＯＳＦＥＴである。
図１に示すように、半導体装置１は、半導体部１０と、ドレイン電極２０と、ソース電極３０と、ゲート電極４０と、フィールド電極５０（以下、ＦＥ５０）と、を備える。半導体部１０は、ドレイン電極２０とソース電極３０との間に位置する。フィールド電極５０は、半導体１０中に所望の電界分布を与える。
ゲート電極４０およびＦＥ５０は、半導体部１０とソース電極３０との間に位置する。ゲート電極４０は、半導体部１０に設けられたゲートトレンチＧＴの内部に配置される。ＦＥ５０は、半導体部１０に設けられたソーストレンチＳＴの内部に配置される。
ゲート電極４０は、ゲート絶縁膜４３により半導体部１０から電気的に絶縁される。ＦＥ５０は、フィールド電極絶縁膜（以下、ＦＥ絶縁膜５３）により半導体部１０から電気的に絶縁される。
半導体部１０は、例えば、シリコンである。半導体部１０は、例えば、ｎ形ドリフト層１１と、ｐ形拡散層１３と、ｎ形ソース層１５と、ｐ形コンタクト層１７と、ｎ形ドレイン層１９と、を含む。
ｎ形ドリフト層１１は、例えば、ドレイン電極２０に沿って半導体部１０の全体に広がる。ｎ形ドリフト層１１は、低濃度のｎ形不純物を含む。ｐ形拡散層１３は、ｎ形ドリフト層１１とソース電極３０との間に位置する。ｐ形拡散層１３は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｐ形不純物を含む。
ｎ形ソース層１５およびｐ形コンタクト層１７は、ｐ形拡散層１３とソース電極３０との間に、それぞれ選択的に設けられる。ｎ形ソース層１５は、ゲート絶縁膜４３に接する位置に配置される。ｐ形コンタクト層１７は、例えば、ＦＥ絶縁膜５３に接する位置に配置される。ｎ形ソース層１５は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｐ形コンタクト層１７は、ｐ形拡散層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。
ｎ形ドレイン層１９は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形ドレイン層１９は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ドレイン電極２０は、例えば、ｎ形ドレイン層１９に接し、電気的に接続される。
半導体装置１は、配線層６０をさらに備える。配線層６０は、半導体部１０とソース電極３０との間に位置する。半導体部１０と配線層６０との間には、層間絶縁膜７３が設けられる。また、ソース電極３０と配線層６０との間には、層間絶縁膜７５が設けられる。
配線層６０は、ゲート配線６３と、ソース配線６５と、を含む。ゲート配線６３は、ゲート電極４０に電気的に接続される。すなわち、ゲート配線６３は、層間絶縁膜７３を貫いて、ゲート電極４０に接続される。
ソース配線６５は、ｎ形ソース層１５、ｐ形コンタクト層１７およびＦＥ５０に電気的に接続される。ソース配線６５は、層間絶縁膜７３を貫いて、ｎ形ソース層１５およびｐ形コンタクト層１７に接続される部分、および、ＦＥ５０に接続される部分を含む。
ソース電極３０は、コンタクト部３０ａを介してソース配線６５に電気的に接続される。コンタクト部３０ａは、層間絶縁膜７５を貫いてソース配線６５に接続される。
ゲート配線６３は、層間絶縁膜７５によりソース電極３０から電気的に絶縁される。ゲート配線６３は、例えば、半導体部１０の図示しない部分の上に配置されるゲートパッドに電気的に接続される。
図２（ａ）に示すように、半導体装置１は、複数のＦＥ５０を備える。ＦＥ５０は、例えば、半導体部１０の内部に延伸する柱状に設けられる。図２（ａ）に示す断面において、ＦＥ５０は、ＦＥ絶縁膜５３に囲まれる。
半導体装置１は、複数のゲート電極４０を備える。ゲート電極４０は、ゲート絶縁膜４３により、半導体部４０から電気的に絶縁され、ｐ形拡散層１３は、ゲート絶縁膜５３を介して、ゲート電極４０のそれぞれに向き合う。複数のゲート電極４０は、相互に離間して配置され、隣接するＦＥ５０の間にそれぞれ配置される。ゲート電極４０は、複数のゲートトレンチＧＴの内部にそれぞれ配置される。ゲート電極４０は、例えば、ＦＥ５０のそれぞれを囲むように配置される。
図２（ｂ）は、ゲートトレンチＧＴの内面に露出される半導体部１０の結晶面を示す模式図である。ゲートトレンチＧＴは、例えば、正六角形の辺に沿って延在するように設けられる。複数のゲートトレンチＧＴは、例えば、ゲートトレンチＧＴ１と、ゲートトレンチＧＴ２と、を含む。ゲートトレンチＧＴ１は、例えば、（１００）面に等価な結晶面をその内部に露出させる。一方、ゲートトレンチＧＴ２は、例えば、（４７０）面に等価な結晶面をその内部に露出させる。ここで、（４７０）面は、（１００）面よりも高次の結晶面である。
例えば、図１１は、シリコンの熱酸化膜の特性を示すグラフである（日本金属学会会報第２７巻第４号（1988）より引用）。横軸は、熱酸化の時間であり、縦軸は、熱酸化膜の膜厚である。図１１に示すように、（１１１）面および（１１０）面における熱酸化膜の膜厚は、（１００）面における熱酸化膜の膜厚よりも厚くなる。すなわち、シリコンの熱酸化速度は、高次の結晶面においてより速くなる。このため、熱酸化を同時に実施した場合、高次の結晶面上により厚いシリコン酸化膜が形成される。
複数のゲートトレンチＧＴを、図２（ａ）に示すように配置した場合、ゲートトレンチＧＴ２の内部に形成される熱酸化膜は、ゲートトレンチＧＴ１の内部に形成される熱酸化膜よりも厚くなる。その結果、ゲートトレンチＧＴ２に配置されるゲート電極４０の閾値電圧は、ゲートトレンチＧＴ１に配置されるゲート電極４０の閾値電圧よりも高くなる。
本実施形態に係る半導体装置１では、以下に述べる製造方法により、ゲートトレンチＧＴ１およびＧＴ２のそれぞれに形成されるゲート絶縁膜の厚さを均一にする。これにより、ゲート閾値電圧のバラツキを抑制した、半導体装置１を実現することができる。
図３（ａ）～図１０（ｂ）は、実施形態に係る半導体装置１の製造過程を示す模式図である。図３（ａ）～図１０（ｂ）のうちの、図４（ｂ）、図６（ｂ）および図９（ｂ）を除く他の図は、半導体ウェーハ１００の断面図である。図４（ｂ）、図６（ｂ）および図９（ｂ）は、半導体ウェーハ１００の表面を表す平面図である。
図３（ａ）に示すように、ソーストレンチＳＴを半導体ウェーハ１００に形成した後、半導体ウェーハ１００の表面およびソーストレンチＳＴの内面を覆うＦＥ絶縁膜５３を形成する。半導体ウェーハは、例えば、ｎ形シリコンウェーハである。
ソーストレンチＳＴは、例えば、異方性ＲＩＥ（Reactive Ion Etching）を用いて、半導体ウェーハを選択的に除去することにより形成される。ＦＥ絶縁膜５３は、例えば、半導体ウェーハ１００を熱酸化することにより形成される。ＦＥ絶縁膜５３は、例えば、シリコン酸化膜である。ＦＥ絶縁膜５３は、ソーストレンチＳＴの内部にスペースを残すように形成される。
図３（ｂ）に示すように、ＦＥ５０をソーストレンチＳＴの内部に形成する。ＦＥ５０は、例えば、導電性を有するポリシリコンである。ＦＥ５０は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて、半導体ウェーハ１００の上にポリシリコン層を堆積した後、ソーストレンチＳＴの内部を埋め込んだ部分を残して、ポリシリコン層をエッチバックすることにより形成される。
図３（ｃ）に示すように、ソーストレンチＳＴの内部にＦＥ５０を封じるように、絶縁膜５５を形成する。絶縁膜５５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。
図４（ａ）に示すように、ソーストレンチＳＴの開口部に形成された部分を残すように、絶縁膜５５をエッチバックした後、例えば、レジストマスク１０３を形成する。レジストマスク１０３は、開口１０３Ｓを含む。
図４（ｂ）に示すように、レジストマスク１０３の開口１０３Ｓは、ゲートトレンチＧＴ１を形成する領域の上に位置する（図２（ａ）参照）。レジストマスク１０３は、ＦＥ５０を含むソーストレンチＳＴを覆うように形成される。
図５（ａ）に示すように、レジストマスク１０３を用いて、ゲートトレンチＧＴ１を形成する。ゲートトレンチＧＴ１は、例えば、異方性ＲＩＥを用いて、ＦＥ絶縁膜５３の一部および半導体ウェーハ１００を選択的にエッチングすることにより形成される。ゲートトレンチＧＴ１は、ソーストレンチＳＴよりも浅く形成される。
図５（ｂ）に示すように、ゲートトレンチＧＴ１の内面を覆うように、ゲート絶縁膜４３ａを形成する。ゲート絶縁膜４３ａは、レジストマスク１０３を除去した後、例えば、半導体ウェーハ１００を熱酸化することにより形成される。ゲート絶縁膜４３ａは、例えば、シリコン酸化膜である。
図６（ａ）に示すように、ゲートトレンチＧＴ１の内部にゲート絶縁膜４３ａを形成した後、レジストマスク１０５を形成する。レジストマスク１０５は、開口１０５Ｓを含む。
図６（ｂ）に示すように、レジストマスク１０５の開口１０５Ｓは、ゲートトレンチＧＴ２を形成する領域の上に位置する（図２（ａ）参照）。レジストマスク１０５は、ＦＥ５０を含むソーストレンチＳＴ、および、ゲートトレンチＧＴ１を覆うように形成される。
図７（ａ）に示すように、レジストマスク１０５を用いて、ゲートトレンチＧＴ２を形成する。ゲートトレンチＧＴ２は、例えば、異方性ＲＩＥを用いて、ＦＥ絶縁膜５３の一部および半導体ウェーハ１００を選択的にエッチングするよことにより形成される。ゲートトレンチＧＴ２は、ソーストレンチＳＴよりも浅く形成される。
図７（ｂ）に示すように、ゲートトレンチＧＴ２の内面を覆うように、ゲート絶縁膜４３ｂを形成する。ゲート絶縁膜４３ｂは、例えば、シリコン酸化膜である。ゲート絶縁膜４３ｂは、レジストマスク１０５を除去した後、例えば、半導体ウェーハ１００を熱酸化することにより形成される。この際、ゲートトレンチＧＴ１の内部においても、半導体ウェーハ１００の熱酸化が進行し、ゲート絶縁膜４３ａの膜厚が厚くなる。
例えば、ゲートトレンチＧＴ１の内部には、半導体ウェーハ１００の（１００）面が露出され、ゲートトレンチＧＴ２の内部には、（４７０）面が露出される（図２（ｂ）参照）。半導体ウェーハ１００を熱酸化する時間が同じであれば、（４７０）面上に形成される熱酸化膜の厚さは、（１００）面上に形成される熱酸化膜よりも厚くなる。
本実施形態では、最初の熱酸化によりゲートトレンチＧＴ１の内部に形成されたゲート絶縁膜４３ａを、２回目の熱酸化により厚くする。すなわち、トレンチゲートＧＴ１における熱酸化時間を長くすることにより、ゲート絶縁膜４３ａの膜厚を、ゲートトレンチＧＴ２の内部に形成されるゲート絶縁膜４３ｂの膜厚と同じ厚さにすることができる。
例えば、２回目の熱酸化により、ゲートトレンチＧＴ２の内部に所定の厚さのゲート絶縁膜４３ｂを形成する。一方、ゲートトレンチＧＴ１の内部では、最初の熱酸化と２回目の熱酸化により、ゲート絶縁膜４３ａの膜厚が所定の厚さに形成される。すなわち、ゲート絶縁膜４３ａの膜厚が、ゲート絶縁膜４３ｂの膜厚と同じになるように、最初の熱酸化の条件（例えば、時間）を予め調整する。これにより、ゲートトレンチＧＴ１およびＧＴ２の内部に形成されるゲート絶縁膜４３ａおよび４３ｂの膜厚の差を抑制し、ゲート電極４０の閾値電圧を均一化することができる。
図８（ａ）に示すように、ゲートトレンチＧＴの内部に、ゲート電極４０を形成する。ゲート電極４０は、例えば、ＣＶＤを用いて形成される。ゲート電極４０は、ゲートトレンチＧＴの内部を埋め込むように、導電性のポリシリコン層を堆積した後、ゲートトレンチＧＴの内部を埋め込んだ部分を残して、ポリシリコン膜をエッチバックすることにより形成される。
図８（ｂ）に示すように、半導体ウェーハ１００の表面側に、ｐ形拡散層１３、ｎ形ソース層１５およびｐ形コンタクト層１７を形成する。
ｐ形拡散層１３は、例えば、ｐ形不純物であるボロン（Ｂ）を半導体ウェーハ１００にイオン注入し、その後、熱処理によりボロンを活性化および拡散させることにより形成される。ｐ形拡散層１３は、その底面がゲート電極４０の下端よりも半導体ウェーハ１００の表面に近いレベルに位置するように形成される。
ｎ形ソース層１５およびｐ形コンタクト層１７は、例えば、ｎ形不純物であるヒ素（Ａｓ）およびボロン（Ｂ）を半導体ウェーハ１００にイオン注入することにより形成される。ｎ形ソース層１５およびｐ形コンタクト層１７を形成する不純物は、ｐ形拡散層１３のｐ形不純物の熱処理時間よりも短い時間で熱処理され、活性化される。ｎ形ソース層１５およびｐ形コンタクト層１７は、その不純物の拡散を抑制することにより、ｐ形拡散層１３よりも浅く形成される。
図８（ｃ）に示すように、ゲート電極４０を覆うように、層間絶縁膜７３を形成する。層間絶縁膜７３は、例えば、ＣＶＤを用いて堆積されるシリコン酸化膜である。層間絶縁膜７３は、半導体ウェーハ１００の表面全体を覆うように形成される。
図９（ａ）に示すように、半導体ウェーハ１００の表面側に、配線層６０を形成する。配線層６０は、例えば、ゲート配線６３と、ソース配線６５と、を含む。配線層６０は、例えば、タングステン（Ｗ）およびアルミニウム（Ａｌ）を含む。配線層６０は、層間絶縁膜７３の上面からｎ形ソース層１５、ｐ形コンタクト層１７、ゲート電極４０およびＦＥ５０に連通するコンタクトホールを形成した後、例えば、ＣＶＤにより堆積されるタングステン（Ｗ）などの金属層でコンタクトホールを埋め込む。その後、スパッタ法を用いてアルミニウム層を堆積し、パターニングすることにより形成される。
ゲート配線６３は、層間絶縁膜７３中に延在するコンタクト部６３ａを介してゲート電極４０に電気的に接続される。ソース配線６５は、ｎ形ソース層１５、ｐ形コンタクト層１７およびＦＥ５０に電気的に接続される。ソース配線６５は、ｎ形ソース層１５およびｐ形コンタクト層１７に接続されたコンタクト部６５ａと、ＦＥ５０に接続されたコンタクト部６５ｂと、を含む。
図９（ｂ）に示すように、ソース配線６５は、複数設けられ、ゲート配線６３は、ソース配線６５を囲むように設けられる。ゲート配線６３は、例えば、一体に形成され、図示しないゲートパッドに電気的に接続される。
図１０（ａ）に示すように、配線層６０を覆うように、層間絶縁膜７５を形成する。層間絶縁膜７５は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。
図１０（ｂ）に示すように、ソース配線６５に連通するコンタクトホールを層間絶縁膜７５に形成した後、層間絶縁膜７５を覆うように、ソース電極３０を形成する。ソース電極３０は、例えば、アルミニウムを含む金層層であり、ＣＶＤを用いて形成される。
ゲート配線６３は、層間絶縁膜７５によりソース電極３０から電気的に絶縁される。ソース配線６５は、コンタクト部３０ａを介してソース電極３０に電気的に接続される。
続いて、半導体ウェーハ１００の裏面を研削もしくは研磨することにより薄層化する。さらに、半導体ウェーハ１００の裏面側に、例えば、ｎ形不純物をイオン注入し、ｎ形ドレイン層１９を形成すると共に、ｐ形拡散層１３とｎ形ドレイン層１９との間にｎ形ドリフト層１１を形成する（図１参照）。さらに、ｎ形ドレイン層１９に接するドレイン電極２０を形成し、半導体装置１を完成させる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｐ形拡散層、 １５…ｎ形ソース層、 １７…ｐ形コンタクト層、 １９…ｎ形ドレイン層、 ２０…ドレイン電極、 ３０…ソース電極、 ３０ａ、６３ａ、６５ａ、６５ｂ…コンタクト部、 ４０…ゲート電極、 ４３、４３ａ、４３ｂ…ゲート絶縁膜、 ５０…フィールド（ＦＥ）電極、 ５３…ＦＥ絶縁膜、 ５５…絶縁膜、 ６０…配線層、 ６３…ゲート配線、 ６５…ソース配線、 ７３、７５…層間絶縁膜、 １００…半導体ウェーハ、 １０３、１０５…レジストマスク、 １０３Ｓ、１０５Ｓ…開口、 ＧＴ、ＧＴ１、ＧＴ２…ゲートトレンチ、 ＳＴ…ソーストレンチ

Claims (7)

  1. 半導体部と、
    前記半導体部上に設けられた電極と、
    前記半導体部と前記電極との間に位置し、前記半導体部に設けられ、互いに離間した複数の第１トレンチの内部にそれぞれ配置され、前記半導体部から第１絶縁膜により電気的に絶縁された複数の制御電極と、
    前記半導体部と前記電極との間に位置し、前記半導体部に設けられた第２トレンチの内部に配置され、前記半導体部から第２絶縁膜により電気的に絶縁され、前記電極に電気的に接続されたフィールド電極と、
    を備え、
    前記複数の制御電極は、前記フィールド電極を中心として、その周りを囲むように配置され、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第１導電形の第３半導体層と、を含み、
    前記第２半導体層は、前記第１半導体層と前記電極との間に設けられ、前記第１絶縁膜を介して前記制御電極に向き合い、前記第２絶縁膜を介して前記フィールド電極に向き合い、
    前記第３半導体層は、前記第２半導体層と前記電極との間に選択的に設けられ、前記第１絶縁膜に接する位置に配置され、前記電極に電気的に接続された半導体装置。
  2. 前記電極と前記制御電極との間に位置し、前記電極から第３絶縁膜を介して電気的に絶縁された制御配線をさらに有し、
    前記制御電極は、前記制御配線に電気的に接続された請求項１記載の半導体装置。
  3. 前記制御電極および前記フィールド電極は、前記第１半導体層中に位置する下端を有し、
    前記フィールド電極の前記下端は、前記第３半導体層から前記第１半導体層に向かう方向において、前記制御電極の前記下端よりも深いレベルに位置する請求項１または２に記載の半導体装置。
  4. 請求項１～３のいずれか１つに記載の半導体装置の製造方法であって、
    前記半導体部の第１結晶面を露出させた第１トレンチを形成する工程と、
    前記第１結晶面を露出させた前記第１トレンチの内面を熱酸化することにより、前記第１結晶面上に第１酸化膜を形成する工程と、
    前記第１結晶面とは異なる面方位の第２結晶面を露出させた別の第１トレンチを前記半導体部に形成する工程と、
    前記第１結晶面および前記第２結晶面を露出させた第１トレンチの内面を酸化することにより、前記第１酸化膜を厚膜化すると共に、前記第２結晶面上に第２酸化膜を形成する工程と、
    を備えた製造方法。
  5. 前記第１酸化膜は、前記第２酸化膜と同じ厚さを有する請求項４記載の製造方法。
  6. 前記第２結晶面は、前記第１結晶面よりも高次の結晶面である請求項４または５に記載の製造方法。
  7. 前記第２結晶面における熱酸化速度は、前記第１結晶面における熱酸化速度よりも速い請求項４～６のいずれか１つに記載の製造方法。
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