JP7290431B2 - 積層セラミック電子部品 - Google Patents

Description

本開示の実施形態は、積層セラミック電子部品に関する。

従来より、セラミック層と電極層とを交互に積み重ねた後、一体的に焼成して作製された積層型のセラミック電子部品が知られている（例えば、特許文献１を参照）。

特開２０１５－８８５５０号公報

本実施形態の一態様に係る積層セラミック電子部品は、セラミック層と、電極層と、が交互に積層された積層体を備え、少なくとも１つの前記電極層が、導電性炭素材料とセラミック材料を含有する第１の電極部と、セラミック材料を含有する第２の電極部と、を有し、前記第１の電極部のうち２０体積％以上は導電性炭素材料であり、３０体積％以上はセラミック材料であり、前記第２の電極部のうちセラミック材料の含有率は３０体積％以下であって、前記積層体の端部に、前記電極層が交互に電気的に接続された１対の外部電極を備え、前記積層体は、一方の前記外部電極と電気的に接続された前記電極層同士が、他方の前記外部電極と電気的に接続された前記電極層を介さずに対向する位置に存在する前記電極層および前記セラミック層からなるエンドマージン領域と、異なる前記外部電極と電気的に接続された前記電極層同士が対向する位置に存在する前記電極層および前記セラミック層からなる容量領域と、を有しており、少なくとも１つの前記電極層において、前記第１の電極部が前記エンドマージン領域に存在するとともに、前記第２の電極部が前記容量領域に存在する。

本実施形態に係る積層セラミック電子部品の部分断面斜視図である。 図１のＡ－Ａ線断面図である。 積層セラミック電子部品の他の態様の断面図である。

図１は、本実施形態に係る積層セラミック電子部品１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、積層セラミック電子部品１００の他の態様の断面図である。

本実施形態に係る積層セラミック電子部品１００は、積層セラミックコンデンサ、積層型圧電素子、積層サーミスタ素子、積層チップコイル、セラミック多層基板など様々な電子部品に適用可能である。

図１等で例示するように、積層セラミック電子部品１００は、セラミック層１１と電極層１２とが交互に積層された積層体１０を備えている。図１等では、直方体形状である積層体１０が例示されているが、積層体１０はこのような形状に制限されない。例えば、積層体１０の各面は曲面であってもよく、積層体１０は全体として丸みを帯びた形状であってもよい。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよい。また、セラミック層１１および電極層１２の積層数は特に制限されず、２０層以上であってもよい。

セラミック層１１は、主成分としてＢａＴｉＯ_３（チタン酸バリウム）、ＣａＺｒＯ_３（ジルコン酸カルシウム）、ＣａＴｉＯ_３（チタン酸カルシウム）、ＳｒＴｉＯ_３（チタン酸ストロンチウム）等のセラミック材料を含有する。ここで、主成分とは、セラミック層１１において最も含有割合（ｍｏｌ％）の高い化合物である。なお、セラミック層１１の主成分は上記したセラミック材料のみに制限されるものではない。

セラミック層１１の主成分としては、積層セラミック電子部品１００の静電容量を高める観点から、高誘電率材料を使用してもよい。高誘電率材料の一例として、上記したセラミック材料を含むペロブスカイト型酸化物を使用してもよい。

セラミック層１１は、上述した成分に加えてＳｉやＭｇ、希土類元素等の種々の成分を含有してもよい。

セラミック層１１の組成は、積層セラミック電子部品１００を粉砕し、粉末状にしたセラミック層１１に対してＸＲＤ（Ｘ線回折法）を用いることで分析することができる。

セラミック層１１の厚みは特に制限されず、一層あたり０．５～１００μｍ程度であってもよい。

電極層１２は、少なくとも１種の導電材料を含有する。導電材料としては、種々の金属材料を使用してもよい。例えば、金属材料としては、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属およびこれらを含む合金を使用してもよい。

電極層１２は２種以上の導電材料を含有していてもよい。また、電極層１２は異なる導電材料を含有する２つ以上の電極部が組み合わされた構成であってもよい。

電極層１２の厚みは用途等に応じて適宜決定すればよく、０．１～１００μｍ程度であってもよい。

積層セラミック電子部品１００は、積層体１０の端部に、電極層１２が交互に電気的に接続された１対の外部電極２０を備えていてもよい。より具体的には、図２に示すように、積層セラミック電子部品１００は、外部電極２０ａと電気的に接続された電極層１２ａと、外部電極２０ｂと電気的に接続された電極層１２ｂとが、セラミック層１１を介して交互に積層された構成であってもよい。また、積層セラミック電子部品１００は、２対以上の外部電極２０を備えていてもよい。なお、積層セラミック電子部品１００が備える外部電極は上述したものに制限されず、電極層１２との接続状態が異なる外部電極を備えていてもよい。

外部電極２０には、種々の金属材料を使用してもよい。例えば、金属材料としては、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属およびこれらを含む合金を使用してもよい。

ところで、積層セラミック電子部品１００を配線基板に実装して使用する場合、基板実装時の熱的応力や、基板実装後の基板のたわみによる機械的応力、高温負荷環境における熱暴走等により、電極層１２間にショートが発生する場合がある。ショートが発生した積層セラミック電子部品１００には過電流が流れ、発煙や発火の可能性が生じる。また、ショートが発生した積層セラミック電子部品１００は、多くの場合その機能を失う。

これに対して、図１等に示すように、本実施形態においては、少なくとも１つの電極層１２が、第１の電極部１３を有している。

第１の電極部１３は、導電性炭素材料を含有している。このような構成により、第１の電極部１３にはヒューズ機能が付与される。すなわち、電極層１２間がショートし、積層セラミック電子部品１００に過電流が流れた場合、第１の電極部１３は過電流により焼き切れる。これにより、第１の電極部１３がオープンとなり、過電流が遮断される。この結果、積層セラミック電子部品１００が発煙および発火する可能性を低減することができる。さらに、第１の電極部１３が焼き切れた後においても、その他の電極層１２は正常に維持されるため、積層セラミック電子部品１００の機能を維持することができる。

導電性炭素材料は例えば大気中で３００℃～６００℃で分解するため、導電性炭素材料を含有する第１の電極部１３は、比較的低温で焼き切れさせることができる。この結果、過電流による積層セラミック電子部品１００の温度上昇が低減されるため、発煙および発火の可能性を低減することができる。さらに、温度上昇に伴う積層セラミック電子部品１００へのダメージを低減することができるため、第１の電極部１３が焼き切れた後においても、積層セラミック電子部品１００の機能が維持されやすい。

導電性炭素材料として、導電性ポリマー、カーボンブラック、カーボンナノチューブ、カーボンナノファイバーまたはグラファイト等を使用した場合、高い導電性を得ることができる。

電極層１２における第１の電極部１３の配置箇所は、第１の電極部１３が上述したヒューズとして機能する箇所となる。すなわち、第１の電極部１３が焼き切れることで、ショートした回路が絶縁され過電流が遮断されるように、第１の電極部１３の配置箇所は決定される。このような配置である限り、電極層１２における第１の電極部１３の配置箇所は特に制限されない。したがって、第１の電極部１３は電極層１２の端部をなすよう配置されていてもよいし、中間部をなすよう配置されていてもよい。また、図１等に示すように、１つの電極層１２全体が第１の電極部１３により構成されていてもよい。第１の電極部１３は外部電極２０と直接接続されていてもよい。

第１の電極部１３は、導電性炭素材料を２０体積％以上含有していてもよく、４０体積％以上、さらには６０体積％以上含有していてもよい。このような構成によれば、第１の電極部１３において１０Ｓ／ｃｍ以上の高い導電率が得られる。

さらにこのような構成によれば、第１の電極部１３における導電性炭素材料の有効面積が増加する。このため、第１の電極部１３が容量領域１６に配置される場合、積層セラミック電子部品１００の静電容量を向上させることができる。容量領域１６とは、図２に示すように、隣り合う電極層１２ａ、１２ｂ同士が対向する領域であって、積層体１０において静電容量を発生する領域である。

なお、第１の電極部１３がヒューズとして機能するために必要となる導電性炭素材料の含有率は特に規定されないが、導電性炭素材料を２０体積％以上かつ８０体積％以下含有する場合、ヒューズとしての機能が発揮されやすい。すなわち、第１の電極部１３が導電性炭素材料を２０体積％以上かつ８０体積％以下含有していると、過電流により第１の電極部１３が焼き切れやすくなる。したがって、導電性炭素材料を２０体積％以上かつ８０体積％以下含有する第１の電極部１３は少なくとも、ヒューズ機能を有していると判断してよい。

上述した内容に加えて、第１の電極部１３がヒューズ機能を有することは、以下のように確認してもよい。まず、積層セラミック電子部品１００を配線基板に実装し、直流電源にて積層セラミック電子部品１００の定格電圧を超える電圧を印加する。このとき、印加電圧は定格電圧の５倍以上としてもよい。その後、積層体１０に研磨処理を施し電極層１２を含む断面を露出させ、第１の電極部１３周辺の状態を目視する。このとき、第１の電極部１３が電極層１２間のショートにより焼き切れており、第１の電極部１３が焼き切れることで、ショートした回路が絶縁状態となっている場合、第１の電極部１３がヒューズ機能を有すると判断してもよい。

第１の電極部１３は、導電性炭素材料に加えて、セラミック材料を含有していてもよい。典型的な第１の電極部１３は、導電性炭素材料を２０体積％以上含有し、必要に応じて
セラミック材料を含有し、空隙率が３０体積％以下であるが、これに制限されるものではない。

第１の電極部１３がセラミック材料を含有する場合、焼成時における、第１の電極部１３とセラミック層１１との収縮挙動が近付くため、それらの界面で発生するクラックを低減することができる。この結果、積層セラミック電子部品１００の焼成工程におけるクラック発生を低減することができる。したがって、積層セラミック電子部品１００の製造工程における不良の発生を低減することができる。

第１の電極部１３は、セラミック材料を３０体積％以上含有していてもよく、５０体積％以上、さらには７０体積％以上含有していてもよい。このような構成によれば、積層セラミック電子部品１００の製造工程における不良の発生をさらに低減することができる。

一方で、例えば第１の電極部１３を容量領域１６に配置する場合等には、第１の電極部１３におけるセラミック材料の含有率を３０体積％以下としてもよく、２０体積％以下、さらには１０体積％以下としてもよい。このような構成によれば、第１の電極部１３における導電性炭素材料の有効面積が低下し難く、積層セラミック電子部品１００の静電容量が低下し難い。したがって、静電容量の低下を低減しつつ、積層セラミック電子部品１００の製造工程における不良の発生を低減することができる。

このように、第１の電極部１３における導電性炭素材料およびセラミック材料の含有率は、目的に応じて適宜設定すればよい。なお、第１の電極部１３は、上述した成分に加えて金属材料等その他の成分を含有していてもよい。

第１の電極部１３が含有するセラミック材料の主成分は、セラミック層１１の主成分と同一組成であってもよい。このような構成によれば、焼成時における、第１の電極部１３とセラミック層１１との収縮挙動がより近付くため、それらの界面で発生するクラックをさらに低減することができる。したがって、積層セラミック電子部品１００の製造工程における不良の発生をさらに低減することができる。

図２に示すように、積層セラミック電子部品１００は、隣り合って積層された少なくとも１組の電極層１２ａ、１２ｂのそれぞれが、第１の電極部１３を有する構成であってもよい。より具体的には、一方の外部電極２０ａと電気的に接続されている少なくとも１つの電極層１２ａと、当該電極層１２ａと隣り合って積層されており、他方の外部電極２０ｂと電気的に接続されている少なくとも１つの電極層１２ｂとの双方が、第１の電極層１３を有する構成であってもよい。

このような構成によれば、電極層１２ａ－電極層１２ｂ間がショートした際に、電極層１２ａまたは電極層１２ｂどちらか少なくとも一方の第１の電極部１３が、ヒューズとして正常に機能することで、過電流が遮断される。この結果、ヒューズの不良による積層セラミック電子部品１００の故障の可能性を低減することができる。

図１および２に示すように、積層セラミック電子部品１００は、すべての電極層１２に第１の電極部１３が配置された構成であってもよい。このような構成によれば、ヒューズの不良による積層セラミック電子部品１００の故障の可能性をさらに低減することができる。

本実施形態においては、図３に示すように、第１の電極部１３を有する少なくとも１つの電極層１２が、金属材料を含有する第２の電極部１４をさらに有していてもよい。換言すれば、少なくとも１つの電極層１２は、第１の電極部１３と、金属材料を含有する第２
の電極部１４とが組み合わされた構成であってもよい。電極層１２における、第１の電極部１３および第２の電極部１４の配置箇所は、第１の電極部１３がヒューズとして機能する限り、特に制限されない。

導電性炭素材料を含有する第１の電極部１３は、金属材料を含有する第２の電極部１４と比べて等価直列抵抗（ＥＳＲ）が高く、積層セラミック電子部品１００内での損失（発熱）が発生しやすい。この結果、周囲のセラミック層１１にダメージが与えられ、積層セラミック電子部品１００の信頼性が低下する場合がある。

さらに、例えば３０体積％以上のセラミック材料を含有する第１の電極部１３が容量領域１６に配置される場合には、第１の電極部１３における導電性炭素材料の有効面積が低いため、積層セラミック電子部品１００の静電容量が低下する場合がある。

これに対して、第１の電極部１３を有する少なくとも１つの電極層１２が、金属材料を含有する第２の電極部１４をさらに有する構成であると、積層セラミック電子部品１００の信頼性および静電容量を保ちながら、積層セラミック電子部品１００にヒューズ機能を付すことが可能となる。

また、図３に示すように、積層セラミック電子部品１００は、少なくとも１つの電極層１２において、第１の電極部１３がエンドマージン領域１５に配置され、第２の電極部１４が容量領域１６に配置された構成であってもよい。

ここで、エンドマージン領域１５とは、一方の外部電極２０ａと電気的に接続された電極層１２ａ同士が、他方の外部電極２０ｂと電気的に接続された電極層１２ｂを介さずに対向する領域をいう。または、他方の外部電極２０ｂと電気的に接続された電極層１２ｂ同士が、一方の外部電極２０ａと電気的に接続された電極層１２ａを介さずに対向する領域をいう。また、容量領域１６とは、隣り合う電極層１２ａ、１２ｂ同士が対向する領域をいう。

エンドマージン領域１５は、積層セラミック電子部品１００において、静電容量をほとんど発生しない領域である。このため、第１の電極部１３をエンドマージン領域に配置することで、第１の電極部１３の損失（発熱）により周囲のセラミック層１１にダメージが与えられた場合も、積層セラミック電子部品１００の静電容量の低下を低減することができる。

また、容量領域１６は、積層セラミック電子部品１００において、静電容量を発生する領域である。このため、第１の電極部１３に比べて電気抵抗の低い第２の電極部１４を容量領域１６に配置することにより、容量領域１６に存在するセラミック層１１が受ける、損失（発熱）によるダメージを低減することができる。この結果、積層セラミック電子部品１００の静電容量の低下を低減することができる。

さらに、図３に示すように、第１の電極部１３がエンドマージン領域１５のみに配置されていてもよい。このような構成によれば、積層セラミック電子部品１００の静電容量の低下をさらに低減することができる。

第２の電極部１４は、金属材料に加えて、セラミック材料を含有していてもよい。典型的な第２の電極部１４は、金属材料を２０体積％以上含有し、必要に応じてセラミック材料を含有し、空隙率が３０体積％以下であるが、これに制限されるものではない。

第２の電極部１４がセラミック材料を含有する場合、焼成時における、第２の電極部１
４とセラミック層１１との収縮挙動が近付くため、それらの界面で発生するクラックを低減することができる。この結果、積層セラミック電子部品１００の焼成工程におけるクラック発生を低減することができる。したがって、積層セラミック電子部品１００の製造工程における不良の発生を低減することができる。

第２の電極部１４は、セラミック材料を３０体積％以上含有していてもよく、５０体積％以上、さらには７０体積％以上含有していてもよい。このような構成によれば、積層セラミック電子部品１００の製造工程における不良の発生をさらに低減することができる。

一方で、例えば第２の電極部１４を容量領域１６に配置する場合等には、第２の電極部１４におけるセラミック材料の含有率を３０体積％以下としてもよい。このような構成によれば、第２の電極部１４における金属材料の有効面積が低下し難く、積層セラミック電子部品１００の静電容量が低下し難い。したがって、積層セラミック電子部品１００の静電容量の低下を低減しつつ、積層セラミック電子部品１００の製造工程における不良の発生を低減することができる。

このように、第２の電極部１４における金属材料およびセラミック材料の含有率は、目的に応じて適宜設定すればよい。なお、第２の電極部１４は、上述した成分に加えて導電性炭素材料等その他の成分を含有していてもよい。

電極層１２（第１の電極部１３、第２の電極部１４）の組成は以下のようにして分析してもよい。

まず、積層体１０に研磨処理を施し、電極層１２を含む断面を露出させる。次に、露出させた断面に対してＳＥＭ（走査型電子顕微鏡）にてＢＥＩ（反射電子像）を撮影し、画像解析装置を用いて電極層１２に占める導電性炭素材料またはセラミック材料の面積比率（面積％）を測定する。このとき撮影箇所は１０箇所以上とし、その平均値を算出する。このようにして求めた面積割合（面積％）を、体積割合（体積％）として考慮してもよい。

次に、本実施形態に係る積層セラミック電子部品１００の製造方法について、具体例を説明する。

はじめに、セラミック層１１用ペーストを作製する。なお、以下で説明するセラミック層１１用ペーストは、後述するセラミック層１１用ペーストと、第１の電極部１３用ペーストとの同時焼成に適したものとなる。ただし、本実施形態に使用されるセラミック層１１用ペーストは、以下で説明するものに制限されない。

まず、一般式ＡＢＯ_３で表されるペロブスカイト型酸化物の粉末を準備する。ペロブスカイト型酸化物としては、ＢａＴｉＯ_３（チタン酸バリウム）、ＣａＺｒＯ_３（ジルコン酸カルシウム）、ＣａＴｉＯ_３（チタン酸カルシウム）系、ＳｒＴｉＯ_３（チタン酸ストロンチウム）等が挙げられるが、これらに制限されるものではない。

ペロブスカイト型酸化物の粉末としては、平均粒子径が５０ｎｍ程度のナノ粉末を使用する。このような粉末としては、市販されているものを使用できる。なお、粉末の平均粒子径は、画像解析ソフトを使用して走査形電子顕微鏡（ＳＥＭ）画像から測定することができる。

次に、準備したペロブスカイト型酸化物の一般式ＡＢＯ_３について、Ａサイト元素の水酸化物Ａ（ＯＨ）_２の粉末と、Ｂサイト元素の酸化物ＢＯ_２の粉末をさらに準備する。こ
こで、Ａサイト元素の水酸化物Ａ（ＯＨ）_２の粉末およびＢサイト元素の酸化物ＢＯ_２の粉末は、市販されているものを使用することができる。なお、Ａサイト元素の水酸化物Ａ（ＯＨ）_２の粉末およびＢサイト元素の酸化物ＢＯ_２の粉末の平均粒子径は、先に準備したペロブスカイト型酸化物の粉末と同等（５０ｎｍ程度）としてもよい。

その後、０．１ｍｏｌ／ＬのＡサイト元素の水酸化物Ａ（ＯＨ）_２水溶液と、Ｂサイト元素の酸化物ＢＯ_２の粉末とを、１：１のモル比で混合することで、Ａ（ＯＨ）_２／ＢＯ_２懸濁液を作製する。

次に、Ａ（ＯＨ）_２／ＢＯ_２懸濁液と、先に準備したペロブスカイト型酸化物の粉末とを、重量比で１：４の割合で混合することで、セラミックペレットを作製する。混合には高せん断ミキサーを使用してもよい。ここで、高せん断ミキサーとは、ローターとステーターとを備えるミキサーであって、高速回転が可能なローターと、固定されたステーターとの間に精密なクリアランスを設けた状態でローターが回転することにより、高せん断作用が働くミキサーを意味する。混合時間は特に制限されない。

なお、セラミックペレットには上述した材料に加えて、ＳｉやＭｇ、希土類元素等その他の材料を添加してもよい。

次に、作製したセラミックペレットに、水溶性のバインダや分散剤などを水に溶解させた水系ビヒクルを混練して塗料化し、セラミック層１１用ペーストを得る。

水系ビヒクルに用いる水溶性バインダは特に限定されず、たとえば、ポリビニルアルコール、セルロース、水溶性アクリル樹脂などを用いればよい。

次に、電極層１２用ペーストを作製する。電極層１２用ペーストは、第１の電極部１３用ペーストと、必要に応じて第２の電極部１４用ペーストとを備える。

第１の電極部１３用ペーストは、導電性ポリマー、カーボンブラック、カーボンナノチューブ、カーボンナノファイバーまたはグラファイト等の導電性炭素材料と、有機ビヒクルとを混練して作製する。

有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、テルピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。

第２の電極部１４用ペーストは、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属、あるいはＰｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金と、有機ビヒクルとを混練して作製する。

第１の電極部１３用ペーストおよび第２の電極部１４用ペーストには、必要に応じてセラミック材料を添加してもよい。

次に、焼成後に積層体１０となるグリーンチップを作製する。

ドクターブレード法またはダイコータ法等のシート成形法をセラミック層１１用ペーストに用いて、セラミックグリーンシートを作製する。このグリーンシート表面に第１の電極部１３用ペーストを所定パターンで、スクリーン印刷、グラビア印刷等により印刷する
ことで電極層１２を有するグリーンシートを作製する。なお、第１の電極部１３に加えて第２の電極部１４を有する電極層１２を作製する場合は、第１の電極部１３用ペーストまたは第２の電極部１４用ペーストをセラミックグリーンシート表面に印刷した後、残りのペーストをインクジェット印刷等によりさらに印刷すればよい。次いで、電極層１２を有するグリーンシートを複数枚積層し、加圧接着することによりグリーン積層体とし、このグリーン積層体を所定サイズに切断することにより、グリーンチップを得る。

次に、グリーンチップの焼成を行う。このとき、昇温速度は５℃／分～１０℃／分、焼成温度は１５０℃～２５０℃、温度保持時間は０．５時間～４時間である。焼成雰囲気は大気中としてもよい。焼成後、大気中にて保持温度が１５０～２００℃、保持時間が６～１２時間の条件で、脱水処理を施す。

なお、焼成においては１００～５００ＭＰａ程度の圧力下で焼成を行ってもよい。このような方法によれば、焼成後のセラミック層１１の密度が向上する。加圧方法としては熱間等方圧プレス（ＨＩＰ）等が挙げられるが、これに制限されるものではない。

なお、グリーンチップの焼成後に、必要に応じてアニール処理を施してもよい。アニール処理の条件は、昇温速度を５℃／分～１０℃／分、処理温度は７００℃～９００℃、温度保持時間は０．５時間～３時間としてもよい。雰囲気ガスとしてはたとえば、Ｎ_２とＨ_２との混合ガスを加湿して用いることができる。

上述のようにして得られたセラミック層１１は、理論密度に対して９０％以上の密度を有し、積層セラミック電子部品１００に適用可能なものとなる。

一方、例えばグリーンチップの焼成温度を１０００℃以上とした場合、導電性炭素材料を含有する第１の電極部１３は、焼成工程で焼失する場合がある。したがって、本実施形態の積層セラミック電子部品１００の作製においては、グリーンチップの焼成温度を１０００℃以下とする必要がある。また、上述したようにグリーンチップの焼成温度を２５０℃以下とすると、さらに信頼性の高い第１の電極部１３を得ることができる。

次に、得られた積層体１０に、例えばバレル研磨などにより端面研磨を施し、外部電極２０用ペーストを塗布し、７００～９００℃で０．１～１時間程度加熱することで外部電極２０を形成する。そして、必要に応じ、外部電極２０表面に、めっき等により被覆層を形成する。外部電極２０用ペーストは、上述した第２の電極部１４用ペーストと同様にして作製すればよい。

このようにして製造された本実施形態の積層セラミック電子部品１００は、ハンダ付等により配線基板等に実装され、各種電子機器等に使用される。

以上、本発明の実施形態について説明してきたが、本発明は、上述した実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々に改変することができる。

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されるものではない。

はじめに、試料Ｎｏ．１～５の積層セラミック電子部品を作製した。

まず、平均粒子径が５０ｎｍであるＢａＴｉＯ_３（チタン酸バリウム）粉末を準備した
。

その後、０．１ｍｏｌ／ＬのＢａ（ＯＨ）_２水溶液と、ＴｉＯ_２粉末とを、１：１のモル比で混合することで、Ｂａ（ＯＨ）_２／ＴｉＯ_２懸濁液を作製した。

次に、Ｂａ（ＯＨ）_２／ＴｉＯ_２懸濁液と、先に準備したＢａＴｉＯ_３（チタン酸バリウム）粉末とを、重量比で１：４の割合で混合することで、セラミックペレットを作製した。混合には高せん断ミキサーを使用し、混合時間は５時間とした。

次いで、得られたセラミックペレットに、水系ビヒクルを添加し、ボールミルで混合してペースト化してセラミック層用ペーストを得た。

次に、カーボンナノチューブに、ＢａＴｉＯ_３（チタン酸バリウム）、エチルセルロース、ベンゾトリアゾールを添加し、３本ロールにより混練してペースト化して第１の電極部用ペーストを作製した。

次に、Ｎｉ粒子に、ＢａＴｉＯ_３（チタン酸バリウム）、テルピネオール、エチルセルロース、ベンゾトリアゾールを添加し、３本ロールにより混練してペースト化して第２の電極部用ペーストを作製した。

そして、作製したセラミック層用ペーストを用いて、ＰＥＴフィルム上に、乾燥後の厚みが１５μmとなるようにグリーンシートを形成した。次いで、この上に第１の電極部用
ペーストおよび第２の電極部用ペーストを用いて、電極層を所定パターンで印刷した後、ＰＥＴフィルムからシートを剥離し、電極層を有するグリーンシートを作製した。次いで、電極層を有するグリーンシートを複数枚積層し、加圧接着することによりグリーン積層体とし、このグリーン積層体を所定サイズに切断することにより、グリーンチップを得た。

その後、得られたグリーンチップについて、昇温速度が９℃／分、焼成温度が１８０℃、温度保持時間が３時間の条件で焼成を行った。焼成雰囲気は大気中とした。焼成後、大気中にて保持温度が２００℃、保持時間が１２時間の条件で、脱水処理および脱バインダ処理を施し、積層体となる焼結体を得た。なお、焼成については熱間等方圧プレス（ＨＩＰ）にて３００ＭＰａの圧力下で実施した。

次いで、得られた焼結体にバレル研磨処理を施し、積層体の端面に電極層を十分に露出させた。外部電極としてＮｉ外部電極を形成し、試料Ｎｏ．１～５の積層セラミック電子部品を得た。得られた各試料のサイズは、３．２ｍｍ×１．６ｍｍ×０．６ｍｍであり、セラミック層の厚みを１０μｍ、電極層の厚みを１．０μｍ、電極層に挟まれたセラミック層の数は５０とした。

試料Ｎｏ．１～５の積層セラミック電子部品では、電極層の構成がそれぞれ異なっており、詳細を以下に示す。なお、それぞれの試料は複数の電極層を有しているが、１種類の試料が有する複数の電極層の構成は、すべて同一とした。

試料Ｎｏ．１は、電極層全体が第１の電極部で構成される。第１の電極部において、カーボンナノチューブの含有率は約２０体積％、ＢａＴｉＯ_３（チタン酸バリウム）の含有率は約７０体積％、空隙率は約１０体積％である。

試料Ｎｏ．２は、電極層全体が第１の電極部で構成される。第１の電極部において、カーボンナノチューブの含有率は約４０体積％、ＢａＴｉＯ_３（チタン酸バリウム）の含有
率は約５０体積％、空隙率は約１０体積％である。

試料Ｎｏ．３は、電極層全体が第１の電極部で構成される。第１の電極部において、カーボンナノチューブの含有率は約６０体積％、ＢａＴｉＯ_３（チタン酸バリウム）の含有率は約３０体積％、空隙率は約１０体積％である。

試料Ｎｏ．４は、電極層全体が第１の電極部で構成される。第１の電極部において、カーボンナノチューブの含有率は約８０体積％、ＢａＴｉＯ_３（チタン酸バリウム）の含有率は約１０体積％、空隙率は約１０体積％である。

試料Ｎｏ．５は、電極層が第１の電極部と第２の電極部との２つの電極部を有している。第１の電極部は積層体のエンドマージン領域のみに配置され、第１の電極部が１対の外部電極と交互に接続されている。なお、第１の電極部と第２の電極部の平均長さは約９：１の比率であり、平均幅および平均厚みは略同一である。第１の電極部において、カーボンナノチューブの含有率は約４０体積％、ＢａＴｉＯ_３（チタン酸バリウム）の含有率は約５０体積％、空隙率は約１０体積％である。第２の電極部において、Ｎｉ（ニッケル）の含有率は約８０体積％、ＢａＴｉＯ_３（チタン酸バリウム）の含有率は約１０体積％、空隙率は約１０体積％である。

次に、Ｎｉ（ニッケル）を電極層の主成分とし、導電性炭素材料を含有しない電極層のみを有する試料Ｎｏ．６の積層セラミック電子部品を上述した製造方法で作製した。この試料Ｎｏ．６の積層セラミック電子部品と、試料Ｎｏ．１～５の積層セラミック電子部品との違いは、電極層の構成のみである。なお、試料Ｎｏ．６が有する電極層では、Ｎｉ（ニッケル）の含有率を約８０体積％、ＢａＴｉＯ_３（チタン酸バリウム）の含有率を約１０体積％、空隙率を約１０体積％とした。

作製した試料Ｎｏ．１～６の積層セラミック電子部品について以下の評価を行った。サンプル数は各試料について３０個とした。

まず、各試料に対し、恒温槽とＬＣＲメータを用いて、室温（２５℃）で静電容量を測定した。このとき、周波数１．０ｋＨｚ、測定電圧を１Ｖｒｍｓとして測定し、その平均値を求めた。このとき、試料Ｎｏ．６の積層セラミック電子部品の静電容量を基準値（１．００）とし、試料Ｎｏ．１～５の積層セラミック電子部品の静電容量をその基準値に対する値に変換算出した。

次に、各試料をＬＦハンダにてガラスエポキシ基板に実装した後、一定のたわみ量（５ｍｍ）で配線基板を５秒間たわませた。その後、各試料に対して、１２５℃、相対湿度９５％ＲＨ、１．２気圧の高温高湿槽内にて、定格電圧を印加し、１０００時間の耐湿負荷加速試験を行った。試験終了後、各試料についてショート状態であるサンプル数をカウントした。ここで、絶縁抵抗値（ＩＲ値）が２桁以上低下したものをショート状態であると判断した。なお、第１の電極部がヒューズとして正常に機能した場合、電極層間が一旦ショートに至った後に、第１の電極部が焼き切れ過電流が遮断される。一方、第１の電極部がヒューズとして機能しなかった場合、電極層間がショートした後、絶縁復帰せずにショート状態が維持される。

その後、試料Ｎｏ．１～５については、ヒューズ（第１の電極部）が焼き切れたサンプル数をさらにカウントした。カウントにあたっては、試料Ｎｏ．１～５に研磨処理を施し電極層を含む断面を露出させ、ヒューズの状態を目視した。少なくとも１つのヒューズが焼き切れているサンプルを、ヒューズが焼き切れたサンプルとしてカウントした。

以上の結果を表１にまとめる。

表１に示すように、電極層が第１の電極部を有する試料Ｎｏ．１～５では、ショート状態のサンプルが発生しなかった。なお、これらの試料Ｎｏ．１～５はすべて、第１の電極部がカーボンナノチューブを約２０体積％以上含有していた。さらに、試料Ｎｏ．１～５はすべて、セラミック層の主成分と、第１の電極部が含有するセラミック材料とが同一組成（ＢａＴｉＯ_３）であった。

また、第１の電極部が約３０体積％以上のＢａＴｉＯ_３（チタン酸バリウム）を含有する試料Ｎｏ．１～３および５では、ヒューズが焼き切れたサンプル数が２０個以下であった。一方、第１の電極部が約１０体積％のＢａＴｉＯ_３（チタン酸バリウム）を含有する試料Ｎｏ．４では、ヒューズが焼き切れたサンプル数が２１個であった。また、ヒューズを有しておらず、電極層がＢａＴｉＯ_３（チタン酸バリウム）を約１０体積％含有する試料Ｎｏ．６では、ショート状態のサンプル数が２１個発生した。これらを考慮すると、第１の電極部が約３０体積％以上のＢａＴｉＯ_３（チタン酸バリウム）を含有することで、積層セラミック電子部品にはショートが発生し難くなることが分かる。

また、試料Ｎｏ．１～３から、第１の電極部におけるカーボンナノチューブの含有率が高くになるにつれ、積層セラミック電子部品の静電容量が増加することが読み取れる。一方、カーボンナノチューブの含有率が８０体積％と最も高い試料Ｎｏ．４では、試料Ｎｏ．１～３と比べて静電容量が低下していた。これは、試料Ｎｏ．４の第１の電極部におけるＢａＴｉＯ_３（チタン酸バリウム）の含有率が試料Ｎｏ．１～３に比べて低いために、一部の電極層の焼成工程で不良が発生したものと考えられる。

また、第１の電極部がエンドマージン領域のみに配置された試料Ｎｏ．５では、Ｎｉ（ニッケル）を電極層の主成分とし、導電性炭素材料を含有しない電極層のみを有する試料Ｎｏ．６と比べても、静電容量が実質的に低下しなかった。

１００・・・・・・積層セラミック電子部品
１０・・・・・・・積層体
１１・・・・・・・セラミック層
１２・・・・・・・電極層
１３・・・・・・・第１の電極部
１４・・・・・・・第２の電極部
１５・・・・・・・エンドマージン領域
１６・・・・・・・容量領域
２０・・・・・・・外部電極

Claims (7)

1. セラミック層と、電極層と、が交互に積層された積層体を備え、
   少なくとも１つの前記電極層が、
   導電性炭素材料とセラミック材料を含有する第１の電極部と、
   セラミック材料を含有する第２の電極部と、を有し、
   前記第１の電極部のうち２０体積％以上は導電性炭素材料であり、３０体積％以上はセラミック材料であり、
   前記第２の電極部のうちセラミック材料の含有率は３０体積％以下であって、
   前記積層体の端部に、前記電極層が交互に電気的に接続された１対の外部電極を備え、
   前記積層体は、一方の前記外部電極と電気的に接続された前記電極層同士が、他方の前記外部電極と電気的に接続された前記電極層を介さずに対向する位置に存在する前記電極層および前記セラミック層からなるエンドマージン領域と、
   異なる前記外部電極と電気的に接続された前記電極層同士が対向する位置に存在する前記電極層および前記セラミック層からなる容量領域と、を有しており、
   少なくとも１つの前記電極層において、前記第１の電極部が前記エンドマージン領域に存在するとともに、前記第２の電極部が前記容量領域に存在する、
   積層セラミック電子部品。
2. 前記第１の電極部が含有する前記導電性炭素材料は、前記第１の電極部の８０体積％以下である、請求項１に記載の積層セラミック電子部品。
3. 前記セラミック層の主成分と、前記第１の電極部が含有するセラミック材料と、が同一組成である、請求項１または２に記載の積層セラミック電子部品。
4. 隣り合って積層された少なくとも１組の前記電極層のそれぞれが、前記第１の電極部を有している、請求項１乃至３のいずれかに記載の積層セラミック電子部品。
5. 前記第２の電極部は、前記第１の電極部よりも電気抵抗が低い、請求項１乃至４のいずれかに記載の積層セラミック電子部品。
6. 少なくとも１つの前記電極層において、前記第１の電極部が前記エンドマージン領域にのみ存在する、請求項１乃至５のいずれかに記載の積層セラミック電子部品。
7. 前記導電性炭素材料は、導電性ポリマー、カーボンブラック、カーボンナノチューブ、カーボンナノファイバーまたはグラファイトである、請求項１乃至６のいずれかに記載の積層セラミック電子部品。

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