JP7290846B2 - 半導体装置 - Google Patents

Description

本発明は、集積された電子回路を含む半導体装置に関する。

現在、信号を処理するために、集積された電子回路を含むさまざまな半導体装置が使用されている。

ある種の信号の処理（例えば、暗号化及びその復号など）では、処理される信号の秘匿性及び／又は真正性が求められる場合がある。この場合、機密情報を含む信号が、外部から直接にアクセス可能な信号線に伝送されないことが求められる。また、機密情報を含む信号を処理する回路が、不要電波又は電源ノイズなどの形態で信号の内容を漏洩しないことが求められる。

例えば、特許文献１は、プリント回路基板の上に設けられた電子デバイスなどの半導体装置をシールドにより包囲することを開示している。

特表２０１６－５２２４７１号公報

特許文献１のようなシールドを用いる場合、攻撃者によりシールドが除去されると、機密情報を含む信号を伝送する信号線に外部から直接にアクセス可能になったり、信号の内容が不要電波又は電源ノイズなどの形態で漏洩したりする。これにより、処理する信号の秘匿性及び／又は真正性が損なわれるおそれがある。また、単独の半導体装置に関しても、そのパッケージを切削することなどによって、内部で処理する信号の秘匿性及び／又は真正性が損なわれるおそれがある。

本発明の目的は、以上の問題点を解決し、内部で処理する信号の秘匿性及び／又は真正性が従来技術に比較して損なわれにくい、新規な半導体装置を提供することにある。

本発明の第１の態様に係る半導体装置によれば、
互いに平行な第１及び第２の面を有する少なくとも１つの回路基板を備える半導体装置であって、
前記回路基板は、
複数の回路素子を含む電子回路と、
前記複数の回路素子のためのウェルであって、前記電子回路から見て前記回路基板の第２の面の側に形成された少なくとも１つのウェルと、
前記ウェルから見て前記回路基板の第２の面の側において前記ウェルに接続された少なくとも１つのウェル接続線と、
前記ウェル接続線を介して前記ウェルに接続され、前記ウェルの電圧を検出又は設定する少なくとも１つの保護回路とを備え、
前記回路基板は、１つのウェルにおける異なる第１及び第２の位置にそれぞれ接続された第１及び第２のウェル接続線を備え、
前記保護回路は、
前記第１の位置における前記ウェルの電圧の変動を検出する第１の検出回路と、
検出された前記ウェルの電圧の変動を少なくとも部分的に打ち消すバイアス電圧を発生して前記第２の位置において前記ウェルに印加する電圧発生回路とを含む。

本発明の第２の態様に係る半導体装置によれば、第１の態様に係る半導体装置において、
前記ウェル接続線が前記ウェルに接続された領域は、前記複数の回路素子のうちの少なくとも２つに対向する。

本発明の第３の態様に係る半導体装置によれば、第１又は第２の態様に係る半導体装置において、
前記保護回路は前記電子回路の一部である。

本発明の第４の態様に係る半導体装置によれば、第１～第３のうちの１つの態様に係る半導体装置において、
前記回路基板は、前記回路基板の第２の面に形成され、複数のストリップ導体を含む少なくとも１つの配線導体をさらに備え、
前記保護回路は、前記配線導体の断線を検出する第２の検出回路を含む。

本発明の第５の態様に係る半導体装置によれば、第１又は第２の態様に係る半導体装置において、
前記半導体装置は、互いに積み重ねられた第１及び第２の回路基板を備え、
前記電子回路及び前記ウェルは前記第１の回路基板に形成され
前記保護回路は前記第２の回路基板に形成され、
前記ウェル接続線は、前記第１の回路基板における前記ウェルから前記第２の回路基板における前記保護回路まで形成される。

本発明の第６の態様に係る半導体装置によれば、第５の態様に係る半導体装置において、
前記第１の回路基板は、前記第１の回路基板の第２の面に形成され、複数のストリップ導体を含む少なくとも１つの配線導体をさらに備え、
前記保護回路は、前記配線導体の断線を検出する第２の検出回路を含む。

本発明の第７の態様に係る半導体装置によれば、
互いに平行な第１及び第２の面を有する少なくとも１つの回路基板を備える半導体装置であって、
前記回路基板は、
前記回路基板の第１の面に形成された電子回路と、
前記回路基板の第２の面に形成され、複数のストリップ導体を含む少なくとも１つの配線導体と、
前記配線導体の断線を検出する保護回路とを備え、
前記配線導体は、前記回路基板の所定のパッケージ基板と接する面に対して埋め込み形成される。

本発明の第８の態様に係る半導体装置によれば、第７の態様に係る半導体装置において、
前記配線導体は、ミアンダ状、ストライプ状、又はメッシュ状に形成される。

本発明の第９の態様に係る半導体装置によれば、
多層配線及び電子回路が形成された第１の回路基板と、
複数のストリップ導体を含む配線導体を有する第２の回路基板と、
を積層し、
前記配線導体の断線を前記電子回路に設けられた保護回路が検出し、
前記第１の回路基板及び／又は前記第２の回路基板に設けられた所定のビア導体を介して、前記多層配線と前記配線導体とを電気的に接続し、
前記配線導体は、
前記第２の回路基板の所定のパッケージ基板と接する面に形成され、前記第１の回路基板に形成される第１のビア導体と前記第２の回路基板に形成される第２のビア導体を介して前記多層配線及び前記配線導体とが電気的に接続される。

本発明の一態様に係る半導体装置によれば、内部で処理する信号の秘匿性及び／又は真正性を従来技術に比較して損なわれにくくすることができる。

第１の実施形態に係る半導体装置の構成を示す斜視図である。 図１のＡ－Ａ線における断面図である。 図１の回路基板１の下面を示す図である。 第１の実施形態の変形例に係る回路基板１Ａの下面を示す図である。 第１の実施形態に係る半導体装置の保護回路の構成を示す回路図である。 図５の保護回路の動作であって、通常時の動作及び半導体装置が攻撃を受けたときの動作を示すタイミングチャートである。 第２の実施形態に係る半導体装置の構成を示す断面図である。 図７の回路基板１Ｂの下面を示す図である。 図７のウェル１６及び電極１７が互いに接続された部分の詳細構成を示す断面図である。 第２の実施形態の第１の変形例に係るウェル１６及び電極１７が互いに接続された部分の詳細構成を示す断面図である。 図７のウェル１６のためのウェル接続線をテストする方法を説明する概略図である。 第２の実施形態に係る半導体装置の第１の保護回路の構成を示すブロック図である。 図１２の保護回路の動作を示すタイミングチャートである。 第２の実施形態に係る半導体装置の第２の保護回路の構成を示すブロック図である。 図１４の保護回路の動作を示すタイミングチャートである。 第２の実施形態に係る半導体装置の第３の保護回路の構成を示す図である。 第２の実施形態の第２の変形例に係る半導体装置の構成を示す断面図である。 第２の実施形態に係る半導体装置の第４の保護回路の構成を示すブロック図である。 図１８の保護回路の動作を示すタイミングチャートである。 第３の実施形態に係る半導体装置の構成を示す断面図である。 図２０の回路基板１Ｄの下面を示す図である。 図２０の回路基板１Ｄの上面を示す図である。 第３の実施形態の変形例に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。

以下、図面を参照して、本発明の各実施形態に係る半導体装置について説明する。各図において、同じ符号は同様の構成要素を示す。

第１の実施形態．
半導体装置は、一般に、樹脂又はセラミックなどにより、パッケージとして封止された状態、又は、プリント配線基板上に封止された状態で提供される。例えば、パッケージの表面の樹脂を切削すること、又は、プリント配線基板にその裏側から孔を設けること、などにより、半導体装置に集積された電子回路を曝露する攻撃（以下、「切削攻撃」という）が試みられることがある。曝露された状態で電子回路が動作すると、半導体装置の内部で処理する信号の秘匿性及び／又は真正性が損なわれるおそれがある。

切削攻撃に対して半導体装置の内部で処理する信号を保護するため、半導体装置が切削攻撃を受けたとき、例えば、電子回路の動作を停止することが考えられる。この動作を実現するためには、半導体装置が切削攻撃を受けたことを確実に検出することが求められる。

第１の実施形態では、切削攻撃を受けたことを検出可能な半導体装置を提供する。

図１は、第１の実施形態に係る半導体装置の構成を示す斜視図である。図１の半導体装置は、回路基板１、パッケージ基板２、パッド導体３、及びボンディングワイヤ４を備える。

回路基板１は、図１のＸＹ面に沿った互いに平行な＋Ｚ側の面（「上面」又は「第１の面」ともいう）及び－Ｚ側の面（「下面」又は「第２の面」ともいう）を有する。回路基板１は、半導体基板と、半導体基板においてＸＹ面に対して平行に形成された複数の配線層とを含む。例えば、半導体基板はシリコンからなり、配線層は銅からなる。回路基板１には電子回路１５が形成される。電子回路１５は、後述するように、半導体装置への切削攻撃を検出するための保護回路を含む。回路基板１の上面には、電子回路１５に電力を供給し、信号を入出力するための、複数のパッド導体１２ａｃが形成される。

回路基板１は、その下面において、例えば接着などにより、パッケージ基板２に固定される。パッケージ基板２は、半導体装置を封止する樹脂又はセラミックなどのパッケージの一部である。

各パッド導体１２ａｃは、ボンディングワイヤ４により、パッケージ基板２に形成されたパッド導体３にそれぞれ電気的に接続される。各パッド導体３は、半導体装置の全体を封止した後でパッケージの外部から電力供給を受け、信号を入出力するためのリード導体にそれぞれ電気的に接続される。代替として、各パッド導体１２ａｃは、ボンディングワイヤ４により、パッケージ基板２に形成されたリード導体に直接に接続されてもよい。さらに代替として、各パッド導体１２ａｃは、ボンディングワイヤ４に代えて、フリップチップ実装を用いて各パッド導体３に電気的に接続されてもよい。この場合、各パッド導体１２ａｃが形成された回路基板１の面がパッケージ基板２に対向し、各パッド導体１２ａｃに対向する位置に各パッド導体３が形成され、各パッド導体１２ａｃは、バンプを介して各パッド導体３に電気的に接続される。

図２は、図１のＡ－Ａ線における断面図である。

図２に示すように、回路基板１は、半導体基板１１、多層配線１２、配線導体１３ａ、複数のビア導体１４、及び電子回路１５を備える。半導体基板１１は、その上面に複数の配線層１２ａ及び複数の誘電体層１２ｂを含む多層配線１２を有し、その下面に配線導体１３ａを有する。図２の例では、多層配線１２は６つの配線層１２ａを含む。各配線層１２ａは、任意の半導体プロセス技術によりパターン形成された配線導体１２ａａ及び絶縁誘電体１２ａｂを含む。これにより、多層配線１２に電子回路１５が形成される。電子回路１５は、トランジスタ、ダイオード、キャパシタ、抵抗、インダクタなど、複数の回路素子１５ａを含む。電子回路１５は、ＣＭＯＳプロセス技術又は他のプロセス技術により形成されてもよい。また、最上面の配線層１２ａの一部は、パッド導体１２ａｃとして形成される。配線導体１３ａは、回路基板１の他の１つの配線層として、半導体基板１１の下面に形成される。各ビア導体１４は、半導体基板１１をＺ方向（厚さ方向）に貫通して形成される。少なくとも１つのビア導体１４が、多層配線１２に電気的に接続される。少なくとも１つのビア導体１４が、配線導体１３ａに電気的に接続される。

パッケージ基板２は、回路基板１と対向する位置において配線層をさらに備えてもよい。パッケージ基板２の配線層は、回路基板１の配線導体１３ａ又は他の部分（例えば電子回路１５の一部）に電気的に接続されてもよい。

図３は、図１の回路基板１の下面を示す図である。配線導体１３ａは、例えば、互いに接続された直線状の複数のストリップ導体を含み、実質的に回路基板１の下面の全体を覆うようにノードＮ１からノードＮ２までミアンダ状に形成される。ノードＮ１及びＮ２は、図２のビア導体１４を介して電子回路１５内の保護回路に接続される。ミアンダ状に形成された配線導体１３ａでは、少なくとも１つのストリップ導体が断線することにより、配線導体１３ａの全体も断線する。半導体装置は、電子回路１５内の保護回路により配線導体１３ａの断線を検出することにより、切削攻撃を受けたことを検出することができる。

図４は、第１の実施形態の変形例に係る回路基板１Ａの下面を示す図である。回路基板１Ａは、図３に示す１つの配線導体１３ａに代えて、２つの配線導体１３ａＡを備える。一方の配線導体１３ａＡは、実質的に回路基板１の下面の半分を覆うようにノードＮ１１からノードＮ１２までミアンダ状に形成される。他方の配線導体１３ａＡは、実質的に回路基板１の下面の残り半分を覆うようにノードＮ１３からノードＮ１４までミアンダ状に形成される。ノードＮ１１～Ｎ１４は、図２のビア導体１４を介して電子回路１５内の保護回路に接続される。半導体装置は、電子回路１５内の保護回路により各配線導体１３ａＡの断線を検出することにより、切削攻撃を受けたことを、図３の場合よりも高い空間分解能で検出することができる。

回路基板は、回路基板の下面の所定部分を覆うようにそれぞれ形成された３つ以上の配線導体を備えてもよい。これにより、半導体装置は、切削攻撃を受けたことを所望の空間分解能で検出することができる。

回路基板の下面の配線導体は、実質的に回路基板の下面の全体を覆うことができれば、ミアンダ状に限らず、他の任意の形状の領域として形成されてもよい。配線導体は、複数のストリップ導体が互いに並列に接続された区間を含まず、そのごく一部の損傷により容易に両端のノード間が電気的に非導通状態になるような形状に形成される。配線導体は、例えば、互いに接続されることなく互いに所定間隔を有して配置された直線状の複数のストリップ導体を含むストライプ状又はメッシュ状の領域として形成されてもよい。ストリップ導体の間隔は、電子回路１５を形成する半導体プロセス技術における配線層の設計基準に従う。各ストリップ導体の両端のノードは、図２のビア導体１４を介して電子回路１５内の保護回路に接続される。半導体装置は、電子回路１５内の保護回路により各ストリップ導体の断線を検出することにより、切削攻撃を受けたことを検出することができる。

図５は、第１の実施形態に係る半導体装置の保護回路の構成を示す回路図である。保護回路は、スイッチング素子２１～２３及びラッチ回路２４を備える。保護回路は、電子回路１５の内部に設けられ、図２のビア導体１４（図５には図示せず）を介して図３のノードＮ１及びＮ２に接続される。保護回路には、電子回路１５の他の部分からリセット信号及び定電圧が印加され、検出信号を発生する。

図６は、図５の保護回路の動作であって、通常時の動作及び半導体装置が攻撃を受けたときの動作を示すタイミングチャートである。通常時には、ノードＮ１の電圧はノードＮ２の電圧（接地電圧又は他の基準電圧）に等しく、検出信号はローレベルのままである。一方、半導体装置が切削攻撃を受けて配線導体１３ａが断線したときには、ノードＮ１の電圧が増大し、これに応じて、検出信号はローレベルからハイレベルに遷移する。

検出信号がローレベルからハイレベルに遷移したとき、電子回路１５は、例えば、その動作を停止してもよい。これにより、半導体装置の内部で処理する信号を攻撃者から保護することができる。

このように、第１の実施形態に係る半導体装置は、配線導体１３ａと、電子回路１５内の保護回路とを備えたことにより、切削攻撃を受けたことを検出することができる。第１の実施形態に係る半導体装置は、切削攻撃を受けたことを検出したとき、例えば、電子回路の動作を停止することにより、半導体装置の内部で処理する信号の秘匿性及び／又は真正性を従来技術に比較して損ないにくくすることができる。

また、第１の実施形態に係る半導体装置では、配線導体１３ａを半導体装置のパッケージではなく回路基板１に一体化しているので、パッケージの切削などによる攻撃を受けても、機密情報を含む信号を伝送する信号線に外部から直接にアクセス可能にはなりにくい。配線導体１３ａは、切削などによる攻撃を受けたときに容易に削り取られないのに十分な厚さ、例えば、１０～１００μｍの厚さを有するように形成されてもよい。

また、第１の実施形態に係る半導体装置は、配線導体１３ａが接地電圧又は他の基準電圧に接続されたことにより、電子回路１５により機密情報を含む信号を処理するとき、半導体装置の下方に、不要電波又は電源ノイズなどの形態で信号の内容を漏洩しにくくすることができる。

また、第１の実施形態に係る半導体装置は、通常の半導体プロセス技術を用いて回路基板に配線導体１３ａ及びビア導体１４などを追加可能である。

また、第１の実施形態に係る半導体装置では、電子回路１５の上方に追加の配線導体を形成してもよい。また、第１の実施形態に係る半導体装置では、電子回路１５は、半導体基板１１の上面の層ではなく、中間の層に形成されてもよい。

第２の実施形態．
半導体装置にレーザ、電磁パルス、又は電子ビームなどを照射し、半導体装置の出力端子又は磁界プローブなどを介して半導体装置の応答を観測することにより、半導体装置の動作を非破壊的に解析することが知られている。秘匿性及び／又は真正性が求められる信号を処理する半導体装置に対してこのような非破壊的アクセスを行って信号を読み取る攻撃（以下、「擾乱注入攻撃」という）が試みられることがある。

第２の実施形態では、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる半導体装置を提供する。

図７は、第２の実施形態に係る半導体装置の構成を示す断面図である。回路基板１Ｂは、半導体基板１１、多層配線１２、１つ又は複数の配線導体１３ｂ、複数のビア導体１４、電子回路１５、１つ又は複数のウェル１６、及び１つ又は複数の電極１７を備える。

図７の半導体基板１１、多層配線１２、ビア導体１４、及び電子回路１５は、図２の対応する構成要素と同様に構成される。電子回路１５は、後述するように、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護するための１つ又は複数の保護回路を含む。

各配線導体１３ｂは、回路基板１Ｂの１つの配線層として、半導体基板１１の下面に形成される。各配線導体１３ｂはビア導体１４にそれぞれ電気的に接続される。

各ウェル１６は、電子回路１５の複数の回路素子１５ａのために、電子回路１５の下側に形成される。

各電極１７は、半導体基板１１の下面から各ウェル１６の下面まで設けられた、各ウェル１６のためのコンタクトホールに形成される。例えば、各電極１７は銅からなる。各電極１７は、ウェル１６に対してオーミックに接続される。各電極１７がウェル１６に接続された領域（ウェルコンタクト）を、以下、「ノードＮ２１」という。各電極１７は、ウェル１６に接続された領域が１つ又は複数の回路素子１５ａ（例えば、少なくとも２つの回路素子１５ａ）に対向するように形成される。また、各電極１７は、配線導体１３ｂにそれぞれ電気的に接続される。

電極１７、配線導体１３ｂ、及びビア導体１４は互いに接続され、ウェル１６のためのウェル接続線を構成する。ウェル接続線の一端はウェル１６の下面に接続され、その他端は電子回路１５内の保護回路に接続される。

図８は、図７の回路基板１Ｂの下面を示す図である。図７及び図８の例は、半導体装置が４つのウェル接続線（電極１７、配線導体１３ｂ、及びビア導体１４をそれぞれ含む）を備える場合を示す。

図７の半導体装置において、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護するため、半導体装置が擾乱注入攻撃を受けたとき、例えば、電子回路１５の動作を停止することが考えられる。この動作を実現するためには、半導体装置が擾乱注入攻撃を受けたことを確実に検出することが求められる。半導体装置が擾乱注入攻撃を受けたとき、ウェル１６の電圧が変動する。従って、電子回路１５内の保護回路は、ウェル接続線を介してウェル１６に接続され、ウェル１６の電圧を検出する。

また、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護するため、代替として、半導体装置が擾乱注入攻撃を受けたとき、観測可能な半導体装置の応答を抑制することも考えられる。従って、電子回路１５内の保護回路は、ウェル接続線を介してウェル１６に接続され、ウェル１６の電圧を設定してもよい。

図９は、図７のウェル１６及び電極１７が互いに接続された部分の詳細構成を示す断面図である。図７のウェル１６は、図９に示すように、個別の回路素子１５ａのための浅いウェル１６ａ～１６ｃ（ｎウェル及びｐウェル）と、回路全体を覆う深いウェル１６ｄ（ｎウェル）とを含んでもよい。電極１７は、深いウェル１６ｄに接続される。

図１０は、第２の実施形態の第１の変形例に係るウェル１６及び電極１７が互いに接続された部分の詳細構成を示す断面図である。図７のウェル１６は、図９に示すように、個別の回路素子１５ａのための浅いウェル１６ａ～１６ｃ（ｎウェル及びｐウェル）と、回路全体を覆うポケット１６ｅと、埋め込み不純物層１６ｆ（ｎ＋層）と、回路素子１５ａを互いに分離する深いトレンチ１６ｇとを含んでもよい。電極１７は、埋め込み不純物層１６ｆに接続される。

図１１は、図７のウェル１６のためのウェル接続線をテストする方法を説明する概略図である。図１１を参照して、従来技術に係る半導体装置の動作と、本開示の第２の実施形態に係る半導体装置の動作とを対比して説明する。

図１１は、図９の浅いウェル１６ａ～１６ｃ、深いウェル１６ｄ、電極１７、配線導体１３ｂ、及びビア導体１４のみを示し、半導体装置の他の構成要素（半導体基板１１など）を省略している。図１１において、ノードＮ２０は、従来技術に係る半導体装置においてｎウェルに電源電圧ＶＤＤを印加するための端子（ウェルコンタクト）であり、深いウェル１６ｄの上側（すなわち、電子回路１５と同じ側）に設けられる。また、図１１において、ノードＮ２１及びＮ２２は、本開示の第２の実施形態に係る半導体装置におけるウェル接続線の両端を示す。ウェル接続線は、ノードＮ２１において深いウェル１６ｄの下側（すなわち、電子回路１５とは逆の側）に接続され、ノードＮ２２において電子回路１５内の保護回路に接続される。

本開示の第２の実施形態に係る動作モードでは、電子回路１５内の保護回路は、ノードＮ２２、ウェル接続線、及びノードＮ２１を介して、ウェル１６の電圧を検出又は設定する。一方、従来技術に係る半導体装置を想定した比較例の動作モードとして、ノードＮ２０を介してウェル１６の電圧を検出又は設定する場合を考える。図１１の構成では、スイッチＳＷにより、これら２つの動作モードを切り換える。

次に、図１２～図１６を参照して、本開示の第２の実施形態に係る半導体装置の動作について説明する。

図１２は、第２の実施形態に係る半導体装置の第１の保護回路の構成を示すブロック図である。図１２は、電子回路１５内の保護回路が、ウェル１６の電圧の変動を検出する検出回路を含む場合を示す。符号３１は、ウェル接続線（電極１７、配線導体１３ｂ、及びビア導体１４を含む）を示す。保護回路は、演算増幅器３２、ディジタル／アナログ変換器（ＤＡＣ）３３、及び比較器３４を備える。演算増幅器３２は、ウェル接続線３１を介してウェル１６に接続され、ノードＮ２２の電圧Ｖ（Ｎ２２）が入力される。従って、演算増幅器３２の出力電圧は、ウェル１６の電圧、すなわちノードＮ２１の電圧Ｖ（Ｎ２１）に応じて変化する。ＤＡＣ３３は、入力された符号値に応じたしきい値電圧Ｖｔｈを発生する。半導体装置が擾乱注入攻撃を受けたときに生じるウェル１６の電圧の変動は、通常のノイズ等に起因して生じるものに比べて大きいと想定され、これに応じて、しきい値電圧Ｖｔｈの大きさは設定される。比較器３４は、演算増幅器３２の出力電圧をしきい値電圧Ｖｔｈに対して比較し、その結果を示す検出信号を出力する。

図１３は、図１２の保護回路の動作を示すタイミングチャートである。半導体装置が擾乱注入攻撃を受けたことに起因してノードＮ２２の電圧Ｖ（Ｎ２２）がしきい値電圧Ｖｔｈを超えたとき、検出信号はローレベルからハイレベルに遷移する。従って、半導体装置は、擾乱注入攻撃を受けたとき、例えば、電子回路１５の動作を停止することにより、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。

図１４は、第２の実施形態に係る半導体装置の第２の保護回路の構成を示すブロック図である。図１４は、電子回路１５内の保護回路が、バイアス電圧を発生してウェル１６に印加する電圧発生回路を含む場合を示す。保護回路は、ディジタル／アナログ変換器（ＤＡＣ）４１及び演算増幅器４２を備える。ＤＡＣ４１は、入力された符号値に応じたバイアス電圧を発生し、演算増幅器４２を介して出力する。前述のようにウェル１６がｎウェルである場合、ＤＡＣ４１及び演算増幅器４２は、電源電圧ＶＤＤを発生して出力する。符号４３は、ウェル接続線（電極１７、配線導体１３ｂ、及びビア導体１４を含む）を示す。演算増幅器４２から出力されたバイアス電圧、すなわちノードＮ２２の電圧Ｖ（Ｎ２２）は、ウェル接続線４３を介して、ウェル１６のノードＮ２１に印加される。

図１５は、図１４の保護回路の動作を示すタイミングチャートである。図１５の上段（比較例）は、ウェル接続線４３を介してバイアス電圧をウェル１６に印加しなかった場合、半導体装置が擾乱注入攻撃を受けたときに生じるウェル１６の電圧の変動を示す。一方、図１５の下段（実施形態）は、ウェル接続線４３を介してバイアス電圧をウェル１６に印加することにより抑制された、ウェル１６の電圧の変動を示す。図１５の下段によれば、ウェル１６の電圧は、上段の場合よりも変動しにくくなっている。従って、半導体装置は、擾乱注入攻撃を受けたとき、観測可能な半導体装置の応答を抑制することにより、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。

図１６は、第２の実施形態に係る半導体装置の第３の保護回路の構成を示す図である。ウェル１６に印加するバイアス電圧は、図１４の回路によらず、他の手段により発生されてもよい。ウェル１６は、ウェル接続線４３を介して、電子回路１５内の所定電圧のノード、例えば電源電圧ＶＤＤもしくはＶＳＳのノード、接地電圧のノード、などに接続されてもよい。

このように、第２の実施形態に係る半導体装置は、配線導体１３ｂ、ビア導体１４、及び電極１７と、電子回路１５内の保護回路とを備えたことにより、ウェル１６の電圧を検出又は設定し、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。これにより、半導体装置の内部で処理する信号の秘匿性及び／又は真正性を従来技術に比較して損ないにくくすることができる。

図７の半導体装置によれば、ウェル接続線をウェル１６の下側に、すなわち電子回路１５とは逆の側に接続することにより、大きな断面積を有する電極１７を形成し、従って、各電極１７がウェル１６に接続された領域（ウェルコンタクト）の面積を大きくすることができる。多数の回路素子１５ａに対向するようにウェルコンタクトの面積を大きくすることにより、１つのウェル接続線を介して、これらの回路素子１５ａの近傍のウェル１６の電圧を検出又は設定することができる。例えば、電子回路１５において、数ミクロンのサイズを有する一群の論理回路（例えば、暗号回路及びその関連するレジスタ及びラッチ等）の近傍におけるウェル１６の電圧を、５～２０ミクロン程度の直径を有する１つの電極１７により検出又は設定することができる。なお、このような大面積のウェルコンタクトを電子回路１５と同じ側に設けることは、面積上のコストから許容されにくい。

また、第２の実施形態に係る半導体装置によれば、ウェルコンタクトの面積を大きくすることにより、ウェル接続線を介して電子回路１５及びウェル１６を低インピーダンスで接続することができる。

また、第２の実施形態に係る半導体装置によれば、ウェル１６の異なる複数の位置に接続された複数のウェル接続線を用いることにより、ウェル１６の電圧を所望の空間分解能で検出又は設定することができる。ウェル接続線を電子回路１５とは逆の側からウェル１６に接続することにより、電子回路１５と同じ側からは観測できない電圧分布を、高い空間分解能及び電圧分解能で検出することができる。

また、第２の実施形態に係る半導体装置によれば、ウェル接続線の構造の複雑さから、リバースエンジニアリング耐性の向上にも有効である。

また、第２の実施形態に係る半導体装置は、通常の半導体プロセス技術を用いて回路基板に配線導体１３ｂ、ビア導体１４、及び電極１７などを追加可能である。

図１１を参照して、従来技術に係る半導体装置を想定した比較例の動作モードを考える。ノードＮ２０を介してウェル１６の電圧を検出する場合、小さなウェルコンタクトの近傍の電圧しか検出することができない。また、ノードＮ２０を介してウェル１６の電圧を設定する場合も同様に、小さなウェルコンタクトの近傍の電圧しか設定することができない。このように、電子回路１５と同じ側に設けられたノードＮ２０を介してウェル１６の電圧を検出又は設定する場合、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護する能力は、本開示の第２の実施形態に係る半導体装置と比べて限定的である。

また、半導体装置の良品及び不良品を選別するために電子回路１５の通常の機能試験を行う際、ノードＮ２０を介してウェル１６に電源電圧ＶＤＤを設定してもよい。とりわけ、半導体基板１１に電子回路１５を形成した後、配線導体１３ｂ、ビア導体１４、及び電極１７を形成する前に電子回路１５を試験する際、ノードＮ２０を介してウェル１６に電源電圧ＶＤＤを設定してもよい。

次に、図１７～図１９を参照して、第２の実施形態の第２の変形例に係る半導体装置について説明する。

図１７は、第２の実施形態の第２の変形例に係る半導体装置の構成を示す断面図である。回路基板１Ｃは、半導体基板１１、多層配線１２、配線導体１３ｂ－１，１３ｂ－２、ビア導体１４－１，１４－２、電子回路１５、ウェル１６Ｃ、及び電極１７－１，１７－２を備える。回路基板１Ｃのこれらの構成要素は、図７の対応する構成要素と同様に構成される。ただし、電極１７－１及び１７－２は、１つのウェル１６Ｃにおける異なる第１及び第２の位置にそれぞれ接続される。各電極１７－１及び１７－２がウェル１６Ｃに接続された領域（ウェルコンタクト）を、以下、それぞれ、「ノードＮ３１」及び「ノードＮ３２」という。電極１７－１、配線導体１３ｂ－１、及びビア導体１４－１は互いに接続され、ウェル１６Ｃのための第１のウェル接続線を構成する。電極１７－２、配線導体１３ｂ－２、及びビア導体１４－２は互いに接続され、ウェル１６Ｃのための第２のウェル接続線を構成する。

図１８は、第２の実施形態に係る半導体装置の第４の保護回路の構成を示すブロック図である。図１８は、図１７の電子回路１５内の保護回路が、ノードＮ３１におけるウェル１６Ｃの電圧の変動を検出する検出回路と、検出されたウェル１６Ｃの電圧の変動を少なくとも部分的に打ち消すバイアス電圧を発生してノードＮ３２においてウェル１６Ｃに印加する電圧発生回路とを含む場合を示す。符号５１は、電極１７－１、配線導体１３ｂ－１、及びビア導体１４－１を含むウェル接続線を示し、符号５２は、電極１７－２、配線導体１３ｂ－２、及びビア導体１４－２を含むウェル接続線を示す。ウェル接続線５１は、ノードＮ３１においてウェル１６Ｃの下側に接続され、ノードＮ３３において電子回路１５内の保護回路に接続される。また、ウェル接続線５５は、ノードＮ３２においてウェル１６Ｃの下側に接続され、ノードＮ３４において電子回路１５内の保護回路に接続される。保護回路は、演算増幅器５２，５４及び反転利得器５３を備える。演算増幅器５２は、ウェル接続線５１を介してウェル１６Ｃに接続され、ノードＮ３３の電圧Ｖ（Ｎ３３）が入力される。従って、演算増幅器５２の出力電圧は、ウェル１６Ｃの電圧、すなわちノードＮ３１の電圧Ｖ（Ｎ３１）に応じて変化する。反転利得器５３は、検出されたウェル１６Ｃの電圧の変動を少なくとも部分的に打ち消すように、演算増幅器５２の出力電圧の逆の極性を有する電圧を発生し、演算増幅器４２を介して出力する。演算増幅器５４から出力されたバイアス電圧、すなわちノードＮ３４の電圧Ｖ（Ｎ３４）は、ウェル接続線５５を介して、ウェル１６ＣのノードＮ３２に印加される。

また、ウェル１６Ｃは、ノードＮ３１及びＮ３２の間に内部抵抗５６を有する。

図１９は、図１８の保護回路の動作を示すタイミングチャートである。半導体装置が擾乱注入攻撃を受けたことに起因してノードＮ３１の電圧Ｖ（Ｎ３１）が変動したとき（図１９の上段を参照）、ノードＮ３４において、ウェル１６Ｃの電圧の変動を少なくとも部分的に打ち消すための電圧Ｖ（Ｎ３４）が発生される（図１９の中段を参照）。ウェル接続線５５を介して電圧Ｖ（Ｎ３４）がウェル１６ＣのノードＮ３２に印加されることにより、ウェル１６Ｃの電圧の変動は少なくとも部分的に打ち消され、ノードＮ３２の電圧Ｖ（Ｎ３２）の変動は、ノードＮ３１の電圧Ｖ（Ｎ３１）の変動よりも小さくなる（図１９の下段を参照）。このように、図１７の半導体装置は、擾乱注入攻撃を受けたとき、観測可能な半導体装置の応答を抑制することにより、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。

第３の実施形態．
第３の実施形態では、第１及び第２の実施形態の組み合わせについて説明する。

図２０は、第３の実施形態に係る半導体装置の構成を示す断面図である。回路基板１Ｄは、半導体基板１１、多層配線１２、１つ又は複数の配線導体１３ａ、１つ又は複数の配線導体１３ｂ、複数のビア導体１４、電子回路１５、１つ又は複数のウェル１６、及び１つ又は複数の電極１７を備える。図７の半導体基板１１、多層配線１２、ビア導体１４、及び電子回路１５は、図２及び図７の対応する構成要素と同様に構成される。図７の配線導体１３ａは、図２の対応する構成要素と同様に構成される。ウェル１６及び電極１７は、図７の対応する構成要素と同様に構成される。電子回路１５は、第１の実施形態と同様に、半導体装置への切削攻撃を検出するための保護回路と、第２の実施形態と同様に、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護するための保護回路とを含む。

図２１は、図２０の回路基板１Ｄの下面を示す図である。回路基板１Ｄは、２つの配線導体１３ａＢ及び４つの配線導体１３ｂを備える。一方の配線導体１３ａＢは、実質的に回路基板１の下面の半分を覆うようにミアンダ状に形成される。他方の配線導体１３ａＢは、実質的に回路基板１の下面の残り半分を覆うようにミアンダ状に形成される。図２１の配線導体１３ｂは、図８の配線導体１３ｂと同様に形成される。

図２２は、図２０の回路基板１Ｄの上面を示す図である。電子回路１５は、保護回路６１～６６を含む。保護回路６１及び６２は、第１の実施形態に係る電子回路１５内の保護回路（例えば図５を参照）と同様に構成される。保護回路６１は、ノードＮ４１及びＮ４３の間における配線導体１３ａＢの断線を検出することにより、切削攻撃を受けたことを検出する。保護回路６２は、ノードＮ４６及びＮ４８の間における配線導体１３ａＢの断線を検出することにより、切削攻撃を受けたことを検出する。保護回路６３～６６は、第２の実施形態に係る電子回路１５内の保護回路（例えば、図１２、図１４、図１６、又は図１８を参照）と同様に構成される。保護回路６３～６６は、ノードＮ４２、Ｎ４５、Ｎ６５、及びＮ４４においてウェル接続線にそれぞれ接続され、各ウェル接続線を介してウェル１６の電圧を検出又は設定する。

第３の実施形態に係る半導体装置は、配線導体１３ａと、切削攻撃を受けたことを検出する電子回路１５内の保護回路とを備えたことにより、半導体装置の下側からの攻撃に対して半導体装置の内部で処理する信号を保護することができる。また、第３の実施形態に係る半導体装置は、配線導体１３ｂ、ビア導体１４、及び電極１７と、ウェル１６の電圧を検出又は設定する電子回路１５内の保護回路とを備えたことにより、半導体装置の上側及び下側からの擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護することができる。従って、第３の実施形態に係る半導体装置は、ボンディングワイヤ４を用いたフェイスアップ実装にも、バンプを用いたフリップチップ実装にも有効である。

図２３は、第３の実施形態の変形例に係る半導体装置の構成を示す断面図である。図２３は、図２０の回路基板１Ｄをフリップチップ実装によりパッケージ基板に固定する場合を示す。パッケージ基板２は、回路基板１Ｄと対向する位置において配線層６を備える。回路基板１Ｄ及びパッケージ基板２は、複数のバンプ５を介して、回路基板１Ｄの多層配線１２及びパッケージ基板２の配線層６が互いに対向するように積み重ねられる。回路基板１Ｄの多層配線１２は、複数のバンプ５を介して、パッケージ基板２の配線層６に電気的に接続される。第３の実施形態に係る半導体装置によれば、回路基板１Ｄを高い自由度でパッケージ基板２に固定することができる。

回路基板１Ｄ及びパッケージ基板２の間において、バンプ５以外の部分は、接着剤又は他の封止材料（アンダーフィル）によって充填される。これにより、回路基板１Ｄ及びパッケージ基板２は互いに機械的に接続される。ただし、図２３において、接着剤又は他の封止材料の図示を省略する。

第４の実施形態．
第１～第３の実施形態に係る半導体装置の保護回路は、電子回路１５の一部として設けられることに限定されず、他の位置に設けられてもよい。

図２４は、第４の実施形態に係る半導体装置の構成を示す断面図である。図２４の半導体装置は、互いに積み重ねられた回路基板１Ｅ及び１００を備える。

回路基板１Ｅは、半導体基板１１、多層配線１２、１つ又は複数の配線導体１３ａ、１つ又は複数の配線導体１３ｂ、複数のビア導体１４、電子回路１５、１つ又は複数のウェル１６、及び１つ又は複数の電極１７を備える。図２４の半導体基板１１、多層配線１２、配線導体１３ａ，１３ｂ、ビア導体１４、電子回路１５、複数のウェル１６、及び電極１７は、図２０の対応する構成要素と同様に構成される。ただし、電子回路１５は、保護回路を含まない。

回路基板１００は、半導体基板１０１、１つ又は複数の保護回路１０２ａ，１０２ｂ、複数のパッド導体１０３、及び複数のビア導体１０４を備える。半導体基板１０１、パッド導体１０３、及びビア導体１０４は、図２の回路基板１の半導体基板１１、パッド導体１２ａｃ、及びビア導体１４と同様に構成される。保護回路１０２ａは、第１の実施形態と同様に、半導体装置への切削攻撃を検出する。保護回路１０２ｂは、第２の実施形態と同様に、擾乱注入攻撃に対して半導体装置の内部で処理する信号を保護する。

回路基板１Ｅ及び１００は、回路基板１Ｅの下面及び回路基板１００の上面が互いに対向するように積み重ねられ、互いに電気的かつ機械的に接続される。回路基板１Ｅ及び１００は、複数のバンプ５を介して、回路基板１Ｅの下面及び回路基板１００の上面が互いに対向するように積み重ねられる。配線導体１３ａは、バンプ５を介して保護回路１０２ａに電気的に接続される。配線導体１３ｂは、バンプ５を介して保護回路１０２ｂに電気的に接続される。

回路基板１Ｅ及び１００の間において、バンプ５以外の部分は、接着剤又は他の封止材料（アンダーフィル）によって充填される。これにより、回路基板１Ｅ及び１００は互いに機械的に接続される。ただし、図２４において、接着剤又は他の封止材料の図示を省略する。

図２４の半導体装置では、電子回路１５及びウェル１６は回路基板１Ｅに形成され、保護回路１０２ｂは回路基板１００に形成される。ウェル接続線は、回路基板１Ｅにおけるウェル１６及び配線導体１３ｂから回路基板１００における保護回路１０２ｂまで形成される。

図２４において、回路基板１００の下面は、図２３と同様に構成されたパッケージ基板２の配線層６に電気的に接続されてもよい。それに代わって、回路基板１００の下面は、図２と同様にパッケージ基板２に直接に固定されてもよい。

第４の実施形態に係る半導体装置によれば、保護すべき信号を処理する電子回路１５を備えた回路基板１Ｅとは別の回路基板１００に保護回路１０２ａ及び１０２ｂを備えたことにより、第１～第３の実施形態に係る半導体装置に比べて、半導体装置の構成上の自由度を向上することができる。

第４の実施形態は、第３の実施形態に限らず、第１又は第２の実施形態にも適用可能である。

第５の実施形態
第１の実施形態では、図２に示すように、半導体基板１１が、複数の配線層１２ａ及び複数の誘電体層１２ｂを含む多層配線１２及び電子回路１５を上面に有し、その下面に配線導体１３ａを有する場合を示したが、本発明はこれに限定されるものではない。そこで、第５の実施形態では、図２に示した１つの半導体基板１１を２層構造にした場合について説明することとする。

図２５は、第５の実施形態に係る半導体装置の構成を示す断面図である。図２５の半導体装置は、回路基板１Ｆと回路基板１Ｇとを積層し、例えば接着剤などにより貼り合わせた構成となる。回路基板１Ｆは多層配線１２及び電子回路１５を有し、回路基板１Ｇは配線導体１３ａを有する。配線導体１３ａは、パッケージ基板２と接する面に形成されている。なお、かかる多層配線１２、電子回路１５及び配線導体１３ａは、図２に示すものと同一のものであるため、ここではその説明を省略する。

ビア導体１４ａは、半導体基板１１ａをＺ方向（厚さ方向）に貫通して形成され、ビア導体１４ｂは、半導体基板１１ｂをＺ方向（厚さ方向）に貫通して形成されるとともに、ビア導体１４ａ及びビア導体１４ｂは互いに接続される。また、ビア導体１４ａが多層配線１２に電気的に接続されるとともに、ビア導体１４ｂが配線導体１３ａに電気的に接続される。なお、この配線導体１３ａは、図３又は図４に示すものとなる。

このように、第５の実施の形態に係る半導体装置は、配線導体１３ａを有する回路基板１Ｇを多層配線１２及び電子回路１５を有する回路基板１Ｆに貼り合わせる２層構造として形成される。これにより、回路基板１Ｆと回路基板１Ｇの製造プロセスを分けることができるため、半導体装置の製造が容易となり、製造コストを低減することが可能となる。特に、多層配線１２及び電子回路１５に悪影響を与えることなく、配線導体１３ａを有する回路基板１Ｇを製造することができる。

第６の実施形態
ところで、上記第５の実施形態では、配線導体１３ａをパッケージ基板２と接する面に形成した場合を示したが、本発明はこれに限定されるものではない。このため、第６の実施形態では、配線導体１３ａを回路基板１Ｆに接する面側に設けた場合について説明することとする。

図２６は、第６の実施形態に係る半導体装置の構成を示す断面図である。図２６の半導体装置は、回路基板１Ｆと回路基板１Ｇとを積層し、例えば接着剤などにより貼り合わせた構成となる。回路基板１Ｆは多層配線２及び電子回路１５を有し、回路基板１Ｇは配線導体１３ａを有する。ここで、回路基板１Ｇの配線導体１３ａは、パッケージ基板２と接する面ではなく、回路基板１Ｆと接する面に形成されている。これにより、配線導体１３ａを有する回路基板１Ｇの製造が容易になる。

ビア導体１４ａは、半導体基板１１ａをＺ方向（厚さ方向）に貫通して形成され、その一方が多層配線１２に電気的に接続され、他方が回路基板１Ｇの配線導体１３ａに電気的に接続される。ビア導体１４ｂは、半導体基板１１ｂをＺ方向（厚さ方向）に貫通して形成され、その一方が配線導体１３ａに電気的に接続され、他方がパッケージ基板２と電気的に接続される。

このように、第６の実施の形態に係る半導体装置は、配線導体１３ａを有する回路基板１Ｇを多層配線２及び電子回路１５を有する回路基板１Ｆに貼り合わせる２層構造として形成されるとともに、回路基板１Ｇの配線導体１３ａを回路基板１Ｆに接する面側に設けられる。これにより、回路基板１Ｇの製造が容易となり、製造コストを低減することが可能となる。

第６の実施形態
ところで、上記第５の実施形態では、配線導体１３ａをパッケージ基板２と接する面に形成した場合を示し、上記第６の実施形態では、回路基板１Ｇの配線導体１３ａを回路基板１Ｆに接する面側に設けた場合を示したが、本発明はこれに限定されるものではない。このため、第７の実施形態では、配線導体１３ａを回路基板１Ｇの内部に設けた場合について説明することとする。

図２７は、第７の実施形態に係る半導体装置の構成を示す断面図である。図２７の半導体装置は、回路基板１Ｆと回路基板１Ｇとを積層し、例えば接着剤などにより貼り合わせた構成となる。回路基板１Ｆは多層配線２及び電子回路１５を有し、回路基板１Ｇは配線導体１３ａを有する。ここで、回路基板１Ｇの配線導体１３ａは、該回路基板１Ｇの内部に形成されている。

ビア導体１４ａは、半導体基板１１ａをＺ方向（厚さ方向）に貫通して形成され、その一方が多層配線１２と電気的に接続され、他方が回路基板１Ｇのビア導体１４ｂと電気的に接続される。ビア導体１４ｂは、半導体基板１１ｂのＺ方向（厚さ方向）に形成され、その一方がビア導体１４ａと電気的に接続され、他方が配線導体１３ａと電気的に接続される。ビア導体１４ｃは、半導体基板１１ｂのＺ方向（厚さ方向）に形成され、その一方が配線導体１３ａと電気的に接続され、他方がパッケージ基板２と電気的に接続される。

このように、第７の実施の形態に係る半導体装置は、配線導体１３ａを有する回路基板１Ｇを多層配線２及び電子回路１５を有する回路基板１Ｆに貼り合わせる２層構造として形成されるとともに、回路基板１Ｇの内部に配線導体１３ａが設けられる。

本発明の各態様に係る半導体装置は、秘匿性及び／又は真正性が求められる信号を処理する場合、擾乱注入攻撃又はハードウェアトロージャン挿入攻撃などに対する対策として有効である。

１，１Ａ～１Ｇ，１００…回路基板、
２…パッケージ基板、
３…パッド導体、
４…ボンディングワイヤ、
５…バンプ、
６…配線層、
１１，１１ａ，１１ｂ…半導体基板、
１２…多層配線、
１２ａ…配線層、
１２ａａ…配線導体、
１２ａｂ…絶縁誘電体、
１２ｂ…誘電体層、
１２ａｃ…パッド導体、
１３ａ，１３ａＡ，１３ａＢ，１３ｂ…配線導体、
１４，１４ａ，１４ｂ，１４ｃ…ビア導体、
１５…電子回路、
１５ａ…回路素子、
１６，１６Ｃ…ウェル、
１６ａ～１６ｃ…浅いウェル、
１６ｄ…深いウェル、
１６ｅ…ポケット、
１６ｆ…埋め込み不純物層、
１６ｇ…トレンチ、
１７…電極、
２１～２３…スイッチング素子、
２４…ラッチ回路、
３１…ウェル接続線、
３２…演算増幅器、
３３…ディジタル／アナログ変換器（ＤＡＣ）、
３４…比較器、
４１…ディジタル／アナログ変換器（ＤＡＣ）、
４２…演算増幅器、
４３…ウェル接続線、
５１，５５…ウェル接続線、
５２，５４…演算増幅器、
５３…反転利得器、
５６…ウェルの内部抵抗、
６１～６６…保護回路、
１０１…半導体基板、
１０２ａ，１０２ｂ…保護回路、
１０３…パッド導体、
１０４…ビア導体、
Ｎ１～Ｎ４８…ノード、
ＳＷ…スイッチ。

Claims (9)

1. 互いに平行な第１及び第２の面を有する少なくとも１つの回路基板を備える半導体装置であって、
   前記回路基板は、
   複数の回路素子を含む電子回路と、
   前記複数の回路素子のためのウェルであって、前記電子回路から見て前記回路基板の第２の面の側に形成された少なくとも１つのウェルと、
   前記ウェルから見て前記回路基板の第２の面の側において前記ウェルに接続された少なくとも１つのウェル接続線と、
   前記ウェル接続線を介して前記ウェルに接続され、前記ウェルの電圧を検出又は設定する少なくとも１つの保護回路とを備え、
   前記回路基板は、１つのウェルにおける異なる第１及び第２の位置にそれぞれ接続された第１及び第２のウェル接続線を備え、
   前記保護回路は、
   前記第１の位置における前記ウェルの電圧の変動を検出する第１の検出回路と、
   検出された前記ウェルの電圧の変動を少なくとも部分的に打ち消すバイアス電圧を発生して前記第２の位置において前記ウェルに印加する電圧発生回路とを含む、
   半導体装置。
2. 前記ウェル接続線が前記ウェルに接続された領域は、前記複数の回路素子のうちの少なくとも２つに対向する、
   請求項１に記載の半導体装置。
3. 前記保護回路は前記電子回路の一部である、
   請求項１又は２に記載の半導体装置。
4. 前記回路基板は、前記回路基板の第２の面に形成され、複数のストリップ導体を含む少なくとも１つの配線導体をさらに備え、
   前記保護回路は、前記配線導体の断線を検出する第２の検出回路を含む、
   請求項１～３のうちの１つに記載の半導体装置。
5. 前記半導体装置は、互いに積み重ねられた第１及び第２の回路基板を備え、
   前記電子回路及び前記ウェルは前記第１の回路基板に形成され、
   前記保護回路は前記第２の回路基板に形成され、
   前記ウェル接続線は、前記第１の回路基板における前記ウェルから前記第２の回路基板における前記保護回路まで形成される、
   請求項１又は２に記載の半導体装置。
6. 前記第１の回路基板は、前記第１の回路基板の第２の面に形成され、複数のストリップ導体を含む少なくとも１つの配線導体をさらに備え、
   前記保護回路は、前記配線導体の断線を検出する第２の検出回路を含む、
   請求項５に記載の半導体装置。
7. 互いに平行な第１及び第２の面を有する少なくとも１つの回路基板を備える半導体装置であって、
   前記回路基板は、
   前記回路基板の第１の面に形成された電子回路と、
   前記回路基板の第２の面に形成され、複数のストリップ導体を含む少なくとも１つの配線導体と、
   前記配線導体の断線を検出する保護回路とを備え、
   前記配線導体は、前記回路基板の所定のパッケージ基板と接する面に対して埋め込み形成された、
   半導体装置。
8. 前記配線導体は、ミアンダ状、ストライプ状、又はメッシュ状に形成された、
   請求項７に記載の半導体装置。
9. 多層配線及び電子回路が形成された第１の回路基板と、
   複数のストリップ導体を含む配線導体を有する第２の回路基板と、
   を積層し、
   前記配線導体の断線を前記電子回路に設けられた保護回路が検出し、
   前記第１の回路基板及び／又は前記第２の回路基板に設けられた所定のビア導体を介して、前記多層配線と前記配線導体とを電気的に接続し、
   前記配線導体は、
   前記第２の回路基板の所定のパッケージ基板と接する面に形成され、前記第１の回路基板に形成される第１のビア導体と前記第２の回路基板に形成される第２のビア導体を介して前記多層配線及び前記配線導体とが電気的に接続された、
   半導体装置。

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