JP7301009B2 - 半導体装置、および半導体装置の製造方法 - Google Patents

半導体装置、および半導体装置の製造方法 Download PDF

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Description

本開示は、半導体装置、および半導体装置の製造方法に関する。
半導体装置は、発電および送電における効率的なエネルギーの利用および再生など、あらゆる場面で用いられている。従来、半導体装置を構成するスイッチング素子のスイッチング動作時に発生するリンギングを抑制する技術が開示されている（例えば、特許文献１参照）。
国際公開第２０１８／１９４１５３号
特許文献１では、ベース絶縁基板に設けられた導電パターン上にコンデンサおよび抵抗体が直列に接続されたスナバ回路を有するモジュール構成に関する技術が開示されている。しかし、当該スナバ回路は、Ｐ電極およびＮ電極と同電位である導電パターン上に設けられているため、スナバ回路を設けた後にスナバ回路自体の耐圧を確認することができないという問題がある。
また、特許文献１では、セラミック板上に抵抗膜を形成した部品単体としてスナバ回路を構成した技術が開示されている。しかし、セラミック板はＰ電極またはＮ電極のいずれかと同電位である導電パターン上に設けられているため、スナバ回路自体の耐圧を確認することができないという問題がある。
本開示は、上記の問題を解決するためになされたものであり、スナバ回路を設けた後にスナバ回路の耐圧を確認することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
上記の課題を解決するために、本開示による半導体装置は、絶縁基板と、絶縁基板上に設けられた回路パターンと、絶縁基板上であって回路パターンと平面視で離間して設けられたスナバ回路用基板と、回路パターンおよびスナバ回路用基板のうちの一方に設けられた抵抗と、回路パターンおよびスナバ回路用基板のうちの他方に設けられたコンデンサと、抵抗およびコンデンサと電気的に接続された半導体素子とを備え、スナバ回路用基板は、絶縁基板に接する絶縁層を含み、回路パターンは、Ｐ極と同電位であるＰ側回路パターンと、Ｎ極と同電位であるＮ側回路パターンとを含む。
本開示によれば、半導体装置は、絶縁基板上に設けられた回路パターンと、絶縁基板上であって回路パターンと平面視で離間して設けられたスナバ回路用基板と、回路パターンおよびスナバ回路用基板のうちの一方に設けられた抵抗と、回路パターンおよびスナバ回路用基板のうちの他方に設けられたコンデンサとを備え、スナバ回路用基板は、絶縁基板に接する絶縁層を含み、回路パターンは、Ｐ極と同電位であるＰ側回路パターンと、Ｎ極と同電位であるＮ側回路パターンとを含むため、スナバ回路を設けた後にスナバ回路の耐圧を確認することが可能となる。
実施の形態１による半導体装置の構成の一例を示す断面図である。 実施の形態１による半導体装置の絶縁耐圧試験を実施する回路の一例を示す図である。 関連半導体装置の構成を示す断面図である。 実施の形態２による半導体装置の構成の一例を示す断面図である。 図４に示す半導体装置の平面図である。 実施の形態３による半導体装置を構成する回路の一例を示す図である。 図６に示す半導体装置の平面図である。
本開示の実施の形態について、図面に基づいて以下に説明する。
＜実施の形態１＞
図１は、本実施の形態１による半導体装置の構成の一例を示す断面図である。
図１に示すように、半導体装置は、絶縁基板１と、ベース板５と、Ｐ側回路パターン６と、Ｎ側回路パターン７と、回路パターン８と、半導体素子９と、スナバ回路用基板１４と、抵抗１５と、コンデンサ１６とを備えている。なお、Ｐ側回路パターン６、Ｎ側回路パターン７、および回路パターン８を総称して回路パターンともいう。
半導体装置は、上記の各構成要素を囲うケースをさらに備えてもよく、当該ケースに充填された樹脂をさらに備えてもよい。
絶縁基板１は、絶縁層２および金属パターン３を含む。絶縁層２は、例えばセラミックであってもよい。金属パターン３は、絶縁層２の下面に設けられている。
ベース板５は、接合材４を介して金属パターン３と接合されている。接合材４は、例えばはんだなどで構成されている。ベース板５は、例えば銅などで構成されている。
絶縁基板１の絶縁層２上には、Ｐ側回路パターン６、Ｎ側回路パターン７、および回路パターン８がそれぞれ離間して設けられている。半導体素子９は、Ｐ側回路パターン６上に設けられている。コンデンサ１６は、一端が接合材１７を介してＮ側回路パターン７と電気的に接続され、他端が接合材１８を介して回路パターン８と電気的に接続されている。
絶縁基板１の絶縁層２上には、接合材１０を介してスナバ回路用基板１４が接合されている。接合材１０は、例えばシリコン系の材料で構成されており、シリコンを含んでいる。スナバ回路用基板１４は、Ｐ側回路パターン６、Ｎ側回路パターン７、および回路パターン８のそれぞれと離間して設けられている。
スナバ回路用基板１４は、絶縁層１１およびスナバ回路パターン１２，１３を含む。絶縁層１１は、例えばセラミックであってもよい。スナバ回路パターン１２，１３は、絶縁層１１上に設けられている。抵抗１５は、一端がスナバ回路パターン１２と電気的に接続され、他端がスナバ回路パターン１３と電気的に接続されている。
配線１９は、Ｐ側回路パターン６とスナバ回路パターン１２とを電気的に接続している。配線２０は、回路パターン８とスナバ回路パターン１３とを電気的に接続している。
図１に示す半導体装置において、抵抗１５およびコンデンサ１６はスナバ回路を構成している。なお、スナバ回路は、実質的に抵抗体およびコンデンサを含んでいればよく、図１に示す構成に限るものではない。例えば、抵抗１５およびコンデンサ１６を、図１に示す構成とは逆の位置に設けてもよい。この場合、抵抗１５は、一端が接合材１７を介してＮ側回路パターン７と電気的に接続され、他端が接合材１８を介して回路パターン８と電気的に接続される。また、コンデンサ１６は、一端がスナバ回路パターン１２と電気的に接続され、他端がスナバ回路パターン１３と電気的に接続される。
上記の通り、半導体素子９は、スナバ回路と電気的に接続されている。従って、半導体素子９のスイッチング時に発生するノイズは、スナバ回路によって除去することが可能となっている。半導体素子９は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＳＢＤ（Schottky Barrier Diode）、ＰＮダイオードの少なくとも１つである。また、半導体素子９は、これらの素子のいずれか１つであってもよく、これらの素子を組み合わせた回路であってもよい。以下では一例として、半導体素子９は、上アームおよび下アームを有するインバータであるものとして説明する。
なお、半導体素子９は、Ｐ側回路パターン６上に設けられているが、これに限るものではない。例えば、半導体素子９は、Ｎ側回路パターン７上などに設けられてもよい。また、図１の例では、半導体素子９は、Ｐ側回路パターン６および配線１９を介してスナバ回路と電気的に接続されているが、Ｐ側回路パターン６および配線１９以外の構成要素を介してスナバ回路と電気的に接続されていてもよい。
図２は、本実施の形態１による半導体装置の絶縁耐圧試験を実施する回路の一例を示す図である。具体的には、絶縁耐圧試験は、本実施の形態１による半導体装置を備える半導体モジュールの対地間の絶縁耐圧試験であり、より具体的にはスナバ回路の耐圧を検査する試験である。当該試験が実施される際、Ｐ極およびＮ極は同電位となり、Ｐ側回路パターン６およびＮ側回路パターン７も同電位となる。
ここで、本実施の形態１による半導体装置に関連する半導体装置（以下、「関連半導体装置」とする）について説明する。
図３は、関連半導体装置の構成を示す断面図である。図３に示す関連半導体装置の構成要素のうち、本実施の形態１による半導体装置の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図３に示すように、関連半導体装置では、Ｐ側回路パターン６は平面方向に延在しており、当該延在部分にスナバ回路用基板１４がはんだなどの接合材１０によって接合されている。また、交流電源２５は、一端がＰ側回路パターン６およびＮ側回路パターン７に接続され、他端がベース板５に接続されている。
図３に示すようなクラック２６がスナバ回路用基板１４の絶縁層１１に発生していない場合において絶縁耐圧試験を行うと、Ｐ側回路パターン６およびＮ側回路パターン７とベース板５との間の電気特性が検出される。一方、図３に示すようなクラック２６がスナバ回路用基板１４の絶縁層１１に発生して、スナバ回路がＰ側回路パターン６に短絡している場合であっても、スナバ回路はＰ側回路パターン６に対してベース板５とは逆側に位置するため、絶縁耐圧試験を行うと、Ｐ側回路パターン６およびＮ側回路パターン７とベース板５との間の電気特性が検出される。このように、図３に示す関連半導体装置では、絶縁耐圧試験で検出される電気特性は、スナバ回路用基板１４の絶縁層１１におけるクラック２６の発生に応じて変化しない。従って、図３に示す関連半導体装置では、スナバ回路を設けた後にスナバ回路用基板１４の絶縁層１１におけるクラック２６の発生を検出することができず、ひいてはスナバ回路用基板１４の耐圧を検出することができない。
これに対して本実施の形態１による図１に示す半導体装置では、絶縁基板１の絶縁層２上において、スナバ回路用基板１４、Ｐ側回路パターン６、Ｎ側回路パターン７、および回路パターン８は、それぞれ離間して設けられている。このような構成において絶縁耐圧試験を行うと、Ｐ側回路パターン６、Ｎ側回路パターン７、およびスナバ回路用基板１４とベース板５との間の電気特性が検出される。そして、検出される電気特性は、スナバ回路用基板１４の絶縁層１１におけるクラックの発生に応じて変化する。従って、本実施の形態１による図１に示す半導体装置によれば、スナバ回路を設けた後にスナバ回路用基板１４の絶縁層１１におけるクラックの発生を検出することができ、ひいてはスナバ回路用基板１４の耐圧を検出することができる。これにより、抵抗１５およびコンデンサ１６を構成するスナバ回路の耐圧を検出することができるため、半導体装置の不具合品の流出を防ぎ、半導体装置の品質向上が期待できる。
また、図１に示すように、抵抗１５はスナバ回路用基板１４に、コンデンサ１６はＮ側回路パターン７および回路パターン８に、それぞれを分けて設けている。これにより、スナバ回路を構成するレイアウトの自由度が向上し、半導体装置の小型化、あるいは半導体装置のサイズを維持したまま大容量化を実現することができる。
なお、半導体素子９は、炭化珪素（ＳｉＣ）を含んでもよい。半導体素子９が炭化珪素を含む半導体装置は、半導体素子９がシリコン（Ｓｉ）を含む半導体装置よりも、より高温環境で動作することができる。半導体素子９が炭化珪素を含む半導体装置は、スイッチング動作時にリンギングが顕著に発生するという問題がある。これに対して本実施の形態１による半導体装置によれば、スナバ回路によってリンギングの発生を低減することができる。
半導体装置の製造工程において、下記のステップ１～３を実施してもよい。なお、ステップ１～３において、抵抗に代えてコンデンサであってもよい。
ステップ１において、抵抗が設けられたスナバ回路用基板１４単体に対して絶縁耐圧試験を実施する。次に、ステップ２において、スナバ回路用基板１４を絶縁基板１上に設け、スナバ回路用基板１４とＰ側回路パターン６とを配線１９で電気的に接続し、スナバ回路用基板１４と回路パターン８とを配線２０で電気的に接続する。次に、ステップ３において、半導体装置の完成後、スナバ回路に対して絶縁耐圧試験を実施する。
上記のステップ１～３を実施することによって、スナバ回路の絶縁耐量の検査精度がより向上し、半導体装置の品質向上が期待できる。
＜実施の形態２＞
図４は、本実施の形態２による半導体装置の構成の一例を示す断面図である。図５は、図４に示す半導体装置の平面図である。
図４，５に示すように、本実施の形態２による半導体装置は、Ｎ側回路パターン７および回路パターン８上に設けられたコンデンサ１６と並列に配線２７を設けることを特徴としている。その他の構成は、図１に示す実施の形態１による半導体装置と同様であるため、ここでは詳細な説明を省略する。
配線２７は、一端がＮ側回路パターン７に接続され、他端が回路パターン８に接続されている。
図４，５に示す構成とすることによって、実施の形態１で説明した絶縁耐圧試験の際に、コンデンサ１６が接続されている回路パターン８についても、Ｐ側回路パターン６およびＮ側回路パターン７と同一の電位を印加することができ、スナバ回路の耐圧をより確実に確認することができる。これにより、半導体装置のさらなる品質向上が期待できる。
なお、配線２７は、絶縁耐圧試験を実施した後に、半導体素子９の通電時の通電電流で溶断する。
上記では、Ｎ側回路パターン７および回路パターン８上にコンデンサ１６を設け、スナバ回路用基板１４に抵抗１５を設ける構成について説明したが、これに限るものではない。例えば、Ｎ側回路パターン７および回路パターン８上に抵抗１５が設け、スナバ回路用基板１４にコンデンサ１６を設ける構成であっても、上記と同様の効果が得られる。
＜実施の形態３＞
図６は、本実施の形態３による半導体装置を構成する回路の一例を示す図である。図７は、図６に示す半導体装置の平面図である。
図６，７に示すように、本実施の形態３による半導体装置は、スナバ回路が、Ｐ端子－Ｎ端子間ではなく、各アームに構成することを特徴としている。その他の構成は、実施の形態１と同様であるため、ここでは詳細な説明を省略する。
図６に示すように、Ｐ端子－Ｕ端子間には、半導体素子９ａとスナバ回路２８ａとが並列に接続されている。スナバ回路２８ａは、抵抗１５ａおよびコンデンサ１６ａで構成されている。また、Ｕ端子－Ｎ端子間には、半導体素子９ｂとスナバ回路２８ｂとが並列に接続されている。スナバ回路２８ｂは、抵抗１５ｂおよびコンデンサ１６ｂで構成されている。すなわち、スナバ回路２８ａは上アームに構成され、スナバ回路２８ｂは下アームに構成されている。このような構成とすることによって、半導体素子９ａ，９ｂのより近い箇所にスナバ回路２８ａ，２８ｂを設けることができるため、より高いリンギングの抑制効果を実現することができる。
各アームにスナバ回路を構成しようとすると、回路パターンの構造上、スナバ回路を構成するスペースが制限される。しかし、図７に示す本実施の形態３による半導体装置によれば、スナバ回路２８ａ，２８ｂを構成する抵抗１５ａ，１５ｂは、絶縁基板１上におけるＰ側回路パターン６、Ｎ側回路パターン７、および回路パターン８とは離間した箇所に設けられるため、レイアウトの自由度が高く、狭いスペースにスナバ回路を設けることが可能となる。この場合、スナバ回路を構成するコンデンサ１６ａ，１６ｂは、既存の回路パターン（Ｐ側回路パターン６、Ｎ側回路パターン７、および回路パターン８）上に設けることが可能となる。
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 絶縁基板、２ 絶縁層、３ 金属パターン、４ 接合材、５ ベース板、６ Ｐ側回路パターン、７ Ｎ側回路パターン、８ 回路パターン、９ 半導体素子、１０ 接合材、１１ 絶縁層、１２，１３ スナバ回路パターン、１４ スナバ回路用基板、１５ 抵抗、１６ コンデンサ、１７，１８ 接合材、１９，２０ 配線、２１ スナバ回路パターン、２２，２３ 接合材、２４ 配線、２５ 交流電源、２６ クラック、２７ 配線、２８ａ，２８ｂ スナバ回路、２９ Ｐ側回路パターン、３０ Ｕ側回路パターン、３１ Ｐ側回路パターン。

Claims (7)

  1. 絶縁基板と、
    前記絶縁基板上に設けられた回路パターンと、
    前記絶縁基板上であって前記回路パターンと平面視で離間して設けられたスナバ回路用基板と、
    前記回路パターンおよび前記スナバ回路用基板のうちの一方に設けられた抵抗と、
    前記回路パターンおよび前記スナバ回路用基板のうちの他方に設けられたコンデンサと、
    前記抵抗および前記コンデンサと電気的に接続された半導体素子と、
    を備え、
    前記スナバ回路用基板は、前記絶縁基板に接する絶縁層を含み、
    前記回路パターンは、Ｐ極と同電位であるＰ側回路パターンと、Ｎ極と同電位であるＮ側回路パターンとを含む、半導体装置。
  2. 前記抵抗は、前記スナバ回路用基板に設けられ、
    前記コンデンサは、前記回路パターンに設けられる、請求項１に記載の半導体装置。
  3. 前記回路パターンにおいて、当該回路パターンに設けられた前記抵抗または前記コンデンサと並列に設けられた配線をさらに備える、請求項１または２に記載の半導体装置。
  4. 前記半導体素子は、複数存在し、
    前記抵抗および前記コンデンサは、少なくとも１つの前記半導体素子に接続されることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記半導体素子は、炭化珪素を含む、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記スナバ回路用基板は、前記絶縁層上に設けられたスナバ回路パターンを有し、
    前記抵抗または前記コンデンサは、前記スナバ回路パターン上に設けられる、請求項１から５のいずれか１項に記載の半導体装置。
  7. 請求項１から６のいずれか１項に記載の半導体装置の製造方法であって、
    （ａ）前記抵抗または前記コンデンサが設けられた前記スナバ回路用基板単体に対して絶縁耐圧試験を実施する工程と、
    （ｂ）前記工程（ａ）の後、前記スナバ回路用基板を前記絶縁基板上に設け、前記スナバ回路用基板と前記回路パターンとを電気的に接続する工程と、
    （ｃ）前記工程（ｂ）の後、前記抵抗および前記コンデンサからなるスナバ回路に対して絶縁耐圧試験を実施する工程と、
    を備える、半導体装置の製造方法。
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