JP7352660B2 - 半導体デバイス - Google Patents

半導体デバイス Download PDF

Info

Publication number
JP7352660B2
JP7352660B2 JP2021572928A JP2021572928A JP7352660B2 JP 7352660 B2 JP7352660 B2 JP 7352660B2 JP 2021572928 A JP2021572928 A JP 2021572928A JP 2021572928 A JP2021572928 A JP 2021572928A JP 7352660 B2 JP7352660 B2 JP 7352660B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor device
region
common source
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021572928A
Other languages
English (en)
Other versions
JP2022539668A (ja
Inventor
チャン・クン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022539668A publication Critical patent/JP2022539668A/ja
Application granted granted Critical
Publication of JP7352660B2 publication Critical patent/JP7352660B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/823—Interconnections through encapsulations, e.g. pillars through molded resin on a lateral side a chip
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/942—Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/944—Dispositions of multiple bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/301—Bonding techniques, e.g. hybrid bonding
    • H10W80/312—Bonding techniques, e.g. hybrid bonding characterised by the direct bonding of electrically conductive pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/301—Bonding techniques, e.g. hybrid bonding
    • H10W80/327—Bonding techniques, e.g. hybrid bonding characterised by the direct bonding of insulating parts, e.g. of silicon oxide layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W80/00—Direct bonding of chips, wafers or substrates
    • H10W80/701—Direct bonding of chips, wafers or substrates characterised by the pads after the direct bonding
    • H10W80/743—Direct bonding of chips, wafers or substrates characterised by the pads after the direct bonding having disposition changed during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/24—Configurations of stacked chips at least one of the stacked chips being laterally offset from a neighbouring stacked chip, e.g. chip stacks having a staircase shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/791—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads
    • H10W90/792—Package configurations characterised by the relative positions of pads or connectors relative to package parts of direct-bonded pads between multiple chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、メモリデバイス、特に垂直方向のメモリデバイスの技術に関する。
半導体の製造は、３次元（３Ｄ）ＮＡＮＤフラッシュメモリ技術などの垂直方向のデバイス技術を発展させ、より小さなメモリセルを必要とせずに、より高いデータストレージ密度を実現している。いくつかの例では、３Ｄ ＮＡＮＤメモリデバイスは、コア領域と階段領域を含む。コア領域には、交互のゲート層と絶縁層のスタックが含まれる。交互のゲート層と絶縁層のスタックは、垂直にスタックされるメモリセルを形成するために使用される。階段領域は、それぞれのゲート層へのコンタクトの形成を容易にするために、階段状のそれぞれのゲート層を含む。コンタクトは、スタック状のメモリセルを制御するための駆動回路をそれぞれのゲート層に接続するために使用される。
本開示の態様は、半導体デバイスを提供する。半導体デバイスは、層のスタックを含む。層のスタックは、基板に配置された共通ソース層、ゲート層、および絶縁層を含む。ゲート層と絶縁層は交互に積み重ねられる。次に、半導体デバイスは、アレイ領域に形成されたチャネル構造のアレイを含む。チャネル構造は、層のスタックを介して拡張され、直列構成のトランジスタのスタックを形成する。チャネル構造には、共通ソース層と接触しているチャネル層が含まれる。共通ソース層は、アレイ領域と階段領域にわたって延びている。半導体デバイスは、階段領域に配置されたコンタクト構造を含む。コンタクト構造は、共通ソース層との導電性接続を形成する。
いくつかの実施形態では、共通ソース層は、金属シリコン化合物層およびシリコン層を含む。金属シリコン化合物層は、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、および白金（Ｐｔ）のうちの少なくとも１つを含む。
本開示の態様によれば、半導体デバイスは、共通ソース層と導電性に接続された下部導電層を備えたゲートラインカット構造を含む。いくつかの実施形態では、ゲートラインカット構造は、下部導電層の上にある上部絶縁部分を含む。実施形態では、下部導電層は、金属シリコン化合物層を含む。
実施形態では、アレイ領域は、ブロック内の第１のアレイ領域であり、コンタクト構造は、ブロック内の第１のアレイ領域と第２のアレイ領域との間に位置する。
別の実施形態では、コンタクト構造は第１のコンタクト構造であり、階段領域は、アレイ領域の第１の側に位置する第１の階段領域である。半導体デバイスは、アレイ領域の第１の側とは反対側のアレイ領域の第２の側に配置された第２の階段領域に配置された第２のコンタクト構造をさらに含む。共通ソース層は第２の階段領域にわたって延在し、第２のコンタクト構造は、共通ソース層と導電して接続されている。
いくつかの実施形態では、基板は、表側および裏側を有する第１の基板であり、チャネル構造は、基板の表側に形成される。半導体デバイスは、表側および裏側を有する第２の基板をさらに含む。トランジスタは、第２の基板の表側に形成することができる。第２の基板は、第１の基板の表側の対応する結合構造と位置合わせされて結合される表側に結合構造を有する。いくつかの例では、半導体デバイスは、第１の基板の裏側に配置されたコンタクトパッドを有する。いくつかの他の例では、半導体デバイスは、第２の基板の裏側に配置されたコンタクトパッドを有する。
本開示の態様は、半導体デバイスを製造するための方法を提供する。この方法は、基板上に層のスタックを形成することを含む。層のスタックは、ソース犠牲層、導電層、ゲート犠牲層、および絶縁層を含む。さらに、この方法は、アレイ領域に隣接する階段領域内の層のスタックに階段を形成することと、アレイ領域内にチャネル構造を形成することとを含み、チャネル構造は、１つまたは複数の絶縁層に囲まれ、層のスタックに延びるチャネル層を含む。次に、この方法は、ソース犠牲層を、チャネル層と導電して接続されたソース層で置き換えること、およびゲート犠牲層をゲート層で置き換えることを含む。ソース層と導電層は共通のソースを形成する。この方法は、階段領域構造に第１のコンタクト構造を形成することをさらに含み、第１のコンタクト構造は、共通ソースとの導電性接続を形成する。
いくつかの実施形態では、この方法は、ゲートラインカットトレンチを層のスタックにエッチングし、導電層をエッチング停止層とすることを含む。さらに、この方法は、ゲートラインカットトレンチを介して、ソース犠牲層をソース層で置き換えること、ゲートラインカットトレンチの底部でソース層とケイ化物層を形成すること、およびゲートラインカットトレンチを絶縁材料で充填することを含む。
いくつかの実施形態では、この方法は、第１のコンタクト構造に対応するコンタクトホールをエッチングすることを含み、導電層がエッチング停止層である。
いくつかの例では、この方法は、第１のコンタクト構造用の第１のパターンと、ゲート層への第２のコンタクト構造を形成するための第２のパターンとを含むマスクに基づいて、第１のコンタクト構造を形成することを含む。さらに、この方法は、消去ブロックのアレイ領域から離れた消去ブロックの境界に第２のコンタクト構造を形成することを含む。例では、この方法は、アレイ領域から離れて配線される金属ワイヤを使用して、第１のコンタクト構造を他のコンタクト構造と共通ソース層に接続することを含む。
本開示の態様は、添付の図とともに読むと、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、様々な特徴が一定の縮尺で描かれていないことに留意されたい。実際、議論を明確にするために、様々な特徴の寸法を任意に増減していることがある。
本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの上面図を示している。 本開示のいくつかの実施形態による半導体デバイスの上面図を示している。 本開示のいくつかの実施形態による半導体デバイスの上面図を示す。 本開示のいくつかの実施形態による半導体デバイスの上面図を示している。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態によるプロセス例を概説するフローチャートを示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による半導体デバイスの断面図を示す。
以下の開示は、提供された主題の異なる特徴を実装するための多くの異なる実施形態または例を提供する。本開示を単純化するために、構成要素および配置の特定の例を以下に説明する。もちろん、これらは単なる例であり、限定することを意図したものではない。例えば、以下の説明において、第２の特徴の上方または上で第１の特徴を形成することは、第１および第２の特徴が直接接触して形成される実施形態を含み得、また、追加の特徴が、第１および第２の特徴の間に形成され得る実施形態を含み得てこれにより第１および第２の特徴が直接接触しない場合がある。さらに、本開示は、様々な例において参照数字および／または文字を繰り返すことができる。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態および／または構成間の関係を指示するものではない。
さらに、「真下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すような、１つの要素または特徴と別の要素または特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度または他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本開示の態様は、垂直方向のメモリデバイス用のアレイ共通ソース（ＡＣＳ）技術と、ＡＣＳを周辺回路に接続するためのＡＣＳコンタクト技術とを提供する。具体的には、いくつかの実施形態では、金属層、金属化合物層、金属ケイ化物層などの高導電層が、垂直メモリセルストリングのソースに関連して形成される。垂直メモリセルストリングはコア領域にアレイとして形成され、高導電層はコア領域に広がり、比較的高い電流伝導性を備えたアレイ共通ソース（ＡＣＳ）を形成する。高導電層はさらに接続領域まで延びる。接続領域には、垂直メモリセルストリングのゲートへの接続を形成するために使用される階段構造が含まれている。高導電層へのコンタクト構造は、接続領域に形成することができる。コンタクト構造は、ＡＣＳを垂直方向のメモリデバイスの周辺回路などの他の回路と相互接続するために使用できる。
本開示の態様によれば、本開示で開示されるＡＣＳおよびＡＣＳコンタクト技術は、関連する例に対して様々な利益を達成することができる。例えば、関連する例では、ゲートラインカット構造の垂直メモリセルストリング用のＡＣＳ構造を形成し、コア領域の上の導電性ワイヤを使用して、電流の分配のためにＡＣＳ構造のコンタクトを相互接続する。関連する例では、コア領域の導電性ワイヤ（ＡＣＳ構造のコンタクトを相互接続する）の下の領域は、垂直メモリセルストリングの操作には望ましくない。本開示は、高導電層を使用してＡＣＳを形成し、電流を分配し、接続領域のコンタクト構造を使用してＡＣＳを周辺回路に接続し、したがって、コア領域のエリアは、垂直メモリセルストリングを形成するために効率的に使用できる。次に、同じ量のメモリバイトについて、本開示は、関連する例と比較して、より小さなコア領域を達成することができる。その他の利点については、説明においてさらに説明する。
図１は、本開示のいくつかの実施形態による半導体デバイス１００の断面図を示す。半導体デバイス１００は、基板１０１と、その上に形成された回路とを含む。簡単にするために、基板１０１の主表面はＸ－Ｙ平面と呼ばれ、主表面に垂直な方向はＺ方向と呼ばれる。
半導体デバイス１００は、任意の適切なデバイス、例えば、メモリ回路、半導体チップ上に形成されたメモリ回路を備えた半導体チップ（またはダイ）、半導体ウェーハ上に形成された複数の半導体ダイを備えた半導体ウェーハ、半導体チップのスタック、パッケージの基板上に組み立てられた１つまたは複数の半導体チップを含む半導体パッケージなどを指す。基板１０１は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、および／またはシリコンオンインシュレータ（ＳＯＩ）基板などの任意の適切な基板であり得る。基板１０１は、半導体材料、例えば、ＩＶ族の半導体、ＩＩＩ－Ｖ族の化合物半導体、またはＩＩ－ＶＩ族の酸化物半導体を含み得る。ＩＶ族の半導体には、Ｓｉ、Ｇｅ、またはＳｉＧｅが含まれ得る。基板１０１は、バルクウェーハまたはエピタキシャル層であり得る。図１の例では、ウェル１０２が基板１０１上に形成され、ウェル１０２は、Ｎ型ドープポリシリコンまたはＰ型ドープポリシリコンであり得る。例えば、Ｐ型ウェルを用いた例では、Ｐ型ウェルはメモリセルストリングの本体部分であり、本体消去機構を用いた消去動作時にホールを開けることができる。読み取り動作中、アレイの共通ソース（詳細に説明する）は、読み取り動作中に電子をチャネルに駆動することができる。Ｎ型ウェルが使用される別の例では、ゲート誘導ドレインリーク（ＧＩＤＬ）消去メカニズムを消去操作で使用することができる。具体的には、高い電界がＰ－Ｎ接合に適用され、バンド間のトンネリングによって、ホールが生成される。
様々な実施形態では、半導体デバイス１００は、基板１０１上に形成された３次元（３Ｄ）ＮＡＤＭメモリ回路を含む。半導体デバイス１００は、基板１０１または他の適切な基板上に形成され、３Ｄ ＮＡＤＭメモリ回路と適切に結合される論理回路、電源回路などの他の適切な回路（図示せず）を含むことができる。一般に、３Ｄ ＮＡＤＭメモリ回路は、メモリセルアレイおよび周辺回路（例えば、アドレスデコーダ、駆動回路、センスアンプなど）を含む。メモリセルアレイは、垂直メモリセルストリングのアレイとしてコア領域１１０に形成される。周辺回路は、周辺領域（図示せず）に形成されている。コア領域１１０および周辺領域に加えて、半導体デバイス１００は、例えば、垂直メモリセルストリング内のメモリセルのゲートへの接続を容易にするために、階段領域１２０（いくつかの例では接続領域とも呼ばれる）を含む。垂直メモリセルストリングのメモリセルのゲートは、ＮＡＮＤメモリアーキテクチャのワードラインに対応する。
図１の例では、垂直メモリセルストリング１３０は、コア領域１１０に形成された垂直メモリセルストリングのアレイの表現として示されている。垂直メモリセルストリング１３０は、層のスタック１５０で形成される。層のスタック１５０は、交互に積み重ねられたゲート層１５５および絶縁層１５４を含む。ゲート層１５５および絶縁層１５４は、垂直に積み重ねられたトランジスタを形成するように構成される。いくつかの例では、トランジスタのスタックは、メモリセル、および選択トランジスタ、例えば１つまたは複数の下部選択トランジスタ、１つまたは複数の上部選択トランジスタなどを含む。いくつかの例では、トランジスタのスタックは、１つまたは複数のダミー選択トランジスタを含むことができる。ゲート層１５５は、トランジスタのゲートに対応する。ゲート層１５５は、高誘電率（ｈｉｇｈ－ｋ）ゲート絶縁体層、金属ゲート（ＭＧ）電極などのゲートスタック材料でできている。絶縁層１５４は、窒化ケイ素、二酸化ケイ素などの絶縁材料でできている。
本開示のいくつかの態様によれば、垂直メモリセルストリングは、層のスタック１５０内に垂直に（Ｚ方向に）延びるチャネル構造１３１から形成される。チャネル構造１３１は、Ｘ－Ｙ平面で互いに別々に配置することができる。いくつかの実施形態では、チャネル構造１３１は、ゲートラインカット構造１８０（いくつかの例ではゲートラインスリット構造とも呼ばれる）の間にアレイの形で配置されている。ゲートラインカット構造１８０は、ゲートラストプロセスにおいて犠牲層をゲート層１５５で置き換えることを容易にするために使用される。チャネル構造１３１のアレイは、Ｘ方向およびＹ方向に沿ったマトリックスアレイの形状、ＸまたはＹ方向に沿ったジグザグアレイの形状、ビーハイブ（例えば、六角形）アレイの形状などの任意の適切なアレイの形状を有することができる。いくつかの実施形態では、チャネル構造のそれぞれは、Ｘ－Ｙ平面において円形であり、Ｘ－Ｚ平面およびＹ－Ｚ平面において柱形状を有する。いくつかの実施形態では、ゲートラインカット構造間のチャネル構造の量および配置は制限されない。
図１の例に示されるように、垂直メモリセルストリング１３０は、チャネル構造１３１から形成される。いくつかの実施形態では、チャネル構造１３１は、基板１０１の主表面の方向に垂直であるＺ方向に延びるピラーの形状を有する。実施形態では、チャネル構造１３１は、Ｘ－Ｙ平面の円形の材料によって形成され、Ｚ方向に延びる。例えば、チャネル構造１３１は、ブロッキング絶縁層１３２（例えば、酸化ケイ素）、電荷蓄積層（例えば、窒化ケイ素）１３３、トンネル絶縁層１３４（例えば、酸化ケイ素）、半導体層１３５、およびＸーＹ面が円形で、Ｚ方向に延びる絶縁層１３６などの機能層を含む。例では、ブロッキング絶縁層１３２（例えば、酸化ケイ素）が、チャネル構造１３１のためのホールの側壁（層のスタック１５０の中へ）に形成され、次に、電荷蓄積層（例えば、窒化ケイ素）１３３、トンネル絶縁層１３４、半導体層１３５、および絶縁層１３６は、側壁から順次積み重ねられている。半導体層１３５は、ポリシリコンまたは単結晶シリコンなどの任意の適切な半導体材料であり得、半導体材料は、ドープされていないか、またはｐ型またはｎ型ドーパントを含み得る。いくつかの例では、半導体材料は、ドープされていない真性シリコン材料である。しかしながら、欠陥のために、いくつかの例では、真性シリコン材料は、１０１０ｃｍ－３の桁のキャリア密度を有する可能性がある。絶縁層１３６は、酸化ケイ素および／または窒化ケイ素などの絶縁材料で形成され、および／または空隙として形成することができる。
本開示のいくつかの態様によれば、チャネル構造１３１および層のスタック１５０は一緒になってメモリセルストリング１３０を形成する。例えば、半導体層１３５は、メモリセルストリング１３０内のトランジスタのチャネル部分に対応し、ゲート層１５５は、メモリセルストリング１３０内のトランジスタのゲートに対応する。一般に、トランジスタにはチャネルを制御するゲートがあり、チャネルの両側にドレインとソースがある。簡単にするために、図１の例では、図１のトランジスタ用のチャネルの上側はドレインと呼ばれ、図１のトランジスタ用のチャネルの下側はソースと呼ばれる。ドレインとソースは特定の駆動構成で切り替えることができることに留意されたい。図１の例では、半導体層１３５は、トランジスタの接続されたチャネルに対応する。特定のトランジスタの場合、特定のトランジスタのドレインは、特定のトランジスタの上の上部トランジスタのソースに接続され、特定のトランジスタのソースは、特定のトランジスタの下の下部トランジスタのドレインに接続される。したがって、メモリセルストリング１３０内のトランジスタは直列に接続されている。
本開示のいくつかの態様によれば、ホールの半導体層１３５の底部は、垂直メモリセルストリング１３０のソースに対応し、共通ソース層１４０は、垂直メモリセルストリング１３０のソースと導電して接続して形成される。共通ソース層１４０は、１つまたは複数の層を含むことができる。図１の例では、共通ソース層１４０は、高導電層１４１およびソース層１４２を含む。いくつかの例では、ソース層１４２は、真性ポリシリコン、ドープされたポリシリコン（Ｎ型ドープされたシリコン、Ｐ型ドープされたシリコンなど）などのシリコン材料である。
同様に、共通ソース層１４０は、他の垂直メモリセルストリングのソースと導電して接続されており、したがって、アレイ共通ソースを形成し、いくつかの例では、ソース接続層と呼ぶことができる。いくつかの例では、垂直メモリセルストリング１３０がブロックによって消去されるように構成されている場合、共通ソース層１４０は、ブロックのコア領域およびブロックの階段領域を拡張およびカバーすることができる。いくつかの例では、別々に消去される異なるブロックについて、共通ソース層１４０は、異なるブロックに対して適切に絶縁され得る。
高導電層１４１は、比較的大きな電流伝導性およびＸ－Ｙ平面における広範な被覆を有するように構成され、したがって、共通ソース層１４０は、比較的小さな抵抗を有し、比較的効率的な電流の分布をもたらすことができる。高導電層１４１は、金属、金属化合物、金属ケイ化物などの任意の適切な材料で形成することができる。いくつかの実施形態では、高導電層１４１は、金属およびシリコンを含む（例えば、ＭｘＳｉｙの形態を有する）金属ケイ化物で形成され、金属は、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）などの任意の適切な金属であり得る。
いくつかの実施形態では、ゲートラインカット構造１８０の底部は、いくつかの例では高導電層１４１と導電して接続することができる金属ケイ化物層などの高導電層１８５も含む。高導電層１８５は、高導電層１４１と同じ材料を含むことができるか、または高導電層１４１とは異なる材料を含むことができることに留意されたい。高導電層１８５は、高導電層１４１とは異なるプロセスステップで形成される。図１の例では、ゲートラインカット構造１８０の上部は、酸化ケイ素などの絶縁材料で満たされていることに留意されたい。したがって、ゲートラインカット構造１８０は、図１の例のＡＣＳコンタクトには使用されない。
関連する例では、ＡＣＳコンタクト構造はゲートラインカット構造で形成され、ＡＣＳリークへのワードライン、ＡＣＳ容量への比較的大きなワードライン、ゲートラインカット構造でのＡＣＳコンタクトによるプロセス中のストレスなどの様々な問題がある。本開示は、ＡＣＳコンタクトをアレイ領域から離れて、例えば、階段領域、周囲ブロック境界またはダイ境界などに配置するための技術を提供し、したがって、ＡＣＳリークへのワードライン、ＡＣＳ静電容量への比較的大きいワードライン、ゲートラインカット構造などでのＡＣＳコンタクトによるプロセス中のストレスなどの問題を解決できる。例えば、本開示は、いくつかの実施形態において、ＡＣＳリークのないワードライン、ＡＣＳ静電容量へのワードラインがないこと、およびアレイ領域に対するＡＣＳコンタクト関連のストレスがないことを達成することができる。
本開示の一態様によれば、共通ソース層１４０は、Ｘ－Ｙ平面を広範囲にカバーし、共通ソース層１４０へのコンタクト（いくつかの例ではＡＣＳコンタクトとも呼ばれる）は、階段領域、アレイの境界線、ダイの境界線などの任意の適切な場所に形成することができる。いくつかの実施形態では、共通ソース層１４０へのコンタクトは、同じマスクを使用して他のコンタクト（例えば、ワードラインコンタクト、ビットラインコンタクトなど）と同時に形成することができ、高導電層１４１を共通ソース層１４０への接触のためのエッチング停止層として使用することができる。ゲートラインカット構造でＡＣＳコンタクトを形成する関連する例では、（一般的なコンタクトマスクとは異なる）別個のマスクが、ＡＣＳコンタクトを形成するための追加のプロセスステップとともに使用されることに留意されたい。したがって、本開示におけるＡＣＳおよびＡＣＳコンタクト技術は、マスクの数が少ない。
本開示のいくつかの態様によれば、高導電層１４１の使用により、共通ソース層１４０へのコンタクト（ＡＣＳコンタクトとも呼ばれる）は、柔軟性をもって配置することができ、本開示のＡＣＳおよびＡＣＳコンタクト技術は、他の垂直方向のメモリデバイス技術と共に使用することができる。いくつかの例では、本開示で開示されるＡＣＳおよびＡＣＳコンタクト技術は、中央階段実装、側方階段実装などの様々な階段実装で使用することができる。いくつかの例では、本開示で開示されるＡＣＳおよびＡＣＳコンタクト技術は、アレイダイ側のパッドアウトの実装、ＣＭＯＳダイ側のコンタクトパッドの実装などのような様々なパッドアウトの実装で使用することができる。
図１の例では、ＡＣＳコンタクト構造１６０は、共通ソース層１４０を、垂直メモリセルストリングのソース端子用の駆動回路（図示せず）に接続するように構成される。駆動回路は、動作中に、ＡＣＳ（例えば、共通ソース層１４０）に適切な駆動電圧および電力を供給することができる。
図１の例では、ＡＣＳコンタクト構造１６０は、コンタクト構造１６１、ビア構造１６２、および金属ワイヤ１６３を含む。コンタクト構造１６１、ビア構造１６２および金属ワイヤ１６３は、互いに導電して連結されている。いくつかの実施形態では、ＡＣＳコンタクト構造１６０は、ワードライン接続構造１７０などの他の接続構造と同様の構成を有する。例えば、図１に示されるように、ワードライン接続構造１７０は、互いに導電して連結されたコンタクト構造１７１、ビア構造１７２、および金属ワイヤ１７３を含む。いくつかの例では、コンタクト構造１６１は、同じマスク、同じプロセスステップ、および同じ材料を使用して、コンタクト構造１７１で形成することができる。ビア構造１６２は、同じマスク、同じプロセスステップ、および同じ材料を使用して、ビア構造１７２で形成することができる。また、金属ワイヤ１６３および金属ワイヤ１７３は、同じマスク、同じプロセスステップ、および同じ材料を使用して形成することができる。
図２～５は、本開示のいくつかの実施形態による半導体デバイス１００などの半導体デバイスのいくつかの上面図を示している。説明を容易にするために、図２～５は、半導体デバイスの層の一部を示し、他の層を省略していることに留意されたい。
図２は、本開示のいくつかの実施形態による、半導体デバイス１００などの半導体デバイスの上面図２００を示している。上面図２００は、Ｘ－Ｙ平面における半導体デバイスのいくつかの構成要素の上面図に対応するパターンを含む。例では、図１は、図２に示されるＡ－Ａ’線に沿った半導体デバイスの断面図である。
図２の例では、上面図２００は、図１のゲートラインカット構造１８０などのゲートラインカット構造のパターン２８０を含む。パターン２８０は、狭い長方形の形状を有し、Ｘ方向に平行に配置されている。上面図２００は、コア領域２１０（いくつかの例ではアレイ領域とも呼ばれる）および階段領域２２０（いくつかの例では接続領域とも呼ばれる）を含むことができ、これらは、Ｘ方向でコア領域２１０の２つの反対側に配置される。
上面図２００は、図１のチャネル構造１３１などのチャネル構造のコア領域２１０にパターン２３１を含む。上面図２００はまた、ダミーチャネル構造のための階段領域２２０におけるパターン２３１（Ｄ）を含む。
本開示のいくつかの態様によれば、共通ソース層２４０は、コア領域２１０および階段領域２２０を広範囲にカバーし、高導電層（図示せず）を有し、したがって、共通ソース層２４０へのコンタクトを柔軟に配置することができる。例では、コンタクトは、２６１によって示されるように、階段領域２２０に配置することができる。別の例では、コンタクトは、上面図２００の２６１（Ｂ）によって示されるように、ブロックの境界に配置することができる。
図３は、本開示のいくつかの実施形態による、半導体デバイス１００などの半導体デバイスの上面図３００を示している。上面図３００は、Ｘ－Ｙ平面における半導体デバイスのいくつかの構成要素の上面図に対応するパターンを含む。例では、図１は、図３に示されるＢ－Ｂ’線に沿った半導体デバイスの断面図である。
図３の例では、上面図３００は、図１のゲートラインカット構造１８０などのゲートラインカット構造のパターン３８０を含む。パターン３８０は、狭い長方形の形状を有し、Ｘ方向に平行に配置されている。上面図３００は、２つのコア領域３１０（いくつかの例ではアレイ領域とも呼ばれる）と、コア領域３１０の間に配置される階段領域３２０（いくつかの例では接続領域とも呼ばれる）とを含むことができる。
上面図３００は、図１のチャネル構造１３１などのチャネル構造のコア領域３１０に、パターン３３１を含む。上面図３００はまた、ダミーチャネル構造のための階段領域３２０内のパターン３３１（Ｄ）を含む。
本開示のいくつかの態様によれば、共通ソース層３４０は、コア領域３１０および階段領域３２０を広範囲にカバーし、高導電層を含み、したがって、共通ソース層３４０へのコンタクトを柔軟に配置することができる。例では、コンタクトは、３６１によって示されるように、階段領域３２０に配置することができる。別の例では、コンタクトは、上面図３００の３６１（Ｂ）によって示されるように、ブロックの境界に配置することができる。
図４は、本開示のいくつかの実施形態による、半導体デバイス１００などの半導体デバイスの上面図４００を示している。いくつかの例では、上面図４００は、ダイの上面図であり、いくつかの構成要素の上面図に対応するパターンを含み、例えば共通ソース層１４０（ＡＣＳ）、コンタクト構造１６１、コンタクト構造に対するビア構造１６２、ＸーＹ平面のビア構造１６３を相互接続するための金属ワイヤ１６３が挙げられる。
図４の例では、上面図４００は、共通ソース層１４０などの共通ソース層の２つの長方形領域４４０（ＬおよびＲ）を示している。さらに、上面図は、２つの長方形領域４４０（ＬおよびＲ）それぞれにおける２つのコア領域４１０を示している。階段領域４２０は、２つのコア領域４１０（ＬおよびＲ）の間に配置されている。長方形領域４４０（ＬおよびＲ）は、コア領域４１０（ＬおよびＲ）および階段領域４２０などのダイの大部分を使い、およびカバーし、共通ソース層１４０の導電層の使用に起因して、したがって、共通ソース層は、電流の分布に対して比較的高い導電率をもたらすことができる。高導電層は、チャネル構造（および／またはダミーチャネル構造）の底部に対応するホール（図示せず）を含むことができることに留意されたい。
上面図４００はまた、共通ソース層１４０などのアレイ共通ソースと導電性接続されている、図１のコンタクト構造１６１などのコンタクト構造に対応するパターン４６１（ＬおよびＲ）を含む。コンタクト構造を説明するためにパターン４６１（ＬおよびＲ）の長方形の形状が使用されているが、コンタクト構造は、円形、楕円形などの他の適切な形状を有することができることに留意されたい。いくつかの実施形態では、半導体デバイスはまた、パターン４６１と同様であるがより小さな上面図のパターンを有し得るビアパターンを含むことに留意されたい。ビアパターンは、図１のビア構造１６２などのビア構造に対応する。ビア構造を使用して、コンタクト構造１６１を金属ワイヤと導電して接続することができる。
図４の例では、パターン４６１（ＬおよびＲ）は、階段領域４２０内および長方形領域４４０（ＬおよびＲ）の境界の周りに配置されている。例えば、パターン４６１（Ｌ）は、左の長方形領域４４０（Ｌ）の境界の周りに配置され、パターン４６１（Ｒ）は、右の長方形領域４４０（Ｒ）の境界の周りに配置される。さらに、上面図４００は、コンタクト構造１６１を接続するために使用される金属ワイヤ１６３などの金属ワイヤに対応するパターン４６３を含む。
２つのコア領域が同じブロックに属する例（例えば、同時に消去されるメモリセルを備えた消去ブロック）では、パターン４６３によって示されるような金属ワイヤ１６３は、パターン４６１（ＬおよびＲ）によって示されるようにコンタクト構造１６１を接続し、例えば、ビア構造を介する。２つのコア領域が異なるブロックに属する場合、パターン４６３によって示されるような金属ワイヤ１６３は、コンタクト構造４６１（Ｌ）を一緒に、次にコンタクト構造４６１（Ｒ）を一緒に、別個に接続するように適切に構成できることに留意されたい。
さらに、図４の例ではまた、上面図４００は、半導体デバイスのコンタクトパッドに対応するパターン４９９を示している。いくつかの実施形態では、半導体デバイスは、互いに結合されたアレイダイおよび相補型金属－酸化物－半導体（ＣＭＯＳ）ダイを含む。アレイダイには垂直メモリセルストリングが含まれ、ＣＭＯＳダイには垂直メモリセルストリング用の周辺回路が含まれる。いくつかの実施形態では、アレイダイは、結合されたダイのためのコンタクトパッドを設ける。コンタクトパッドは、半導体デバイス（アレイダイとＣＭＯＳダイ）を他の回路に接続するために使用できる。
パターン４９９は例示用であり、コンタクトパッドの数、コンタクトパッドのサイズ、コンタクトパッド間の距離などは、例えば、コンタクトパッドの設計の要件、供給電圧の要件、コンタクトの抵抗の要件に基づいて調整することができることに留意されたい。
図５は、本開示のいくつかの実施形態による、半導体デバイス１００などの半導体デバイスの上面図５００を示している。いくつかの例では、上面図５００は、ダイの上面図であり、いくつかの構成要素の上面図に対応するパターンを含み、例えば共通ソース層１４０（ＡＣＳ）、コンタクト構造１６１、コンタクト構造に対するビア構造、ＸーＹ平面のビア構造を相互接続するための金属ワイヤが挙げられる。
図５の例では、上面図５００は、共通ソース層１４０などのアレイ共通ソースに対応する長方形領域５４０を示している。さらに、上面図５００は、コア領域５１０の２つの側にそれぞれ配置されたコア領域５１０および２つの階段領域５２０を示している。パターン５４０は、コア領域５１０および階段領域５２０などのようなダイの大部分を網羅する。共通ソース層１４０に高導電層を使用するため、共通ソース層１４０は、電流の分布に対して比較的高い導電性を設けることができる。高導電層は、チャネル構造（および／またはダミーチャネル構造）の底部に対応するホール（図示せず）を含むことができることに留意されたい。
上面図５００はまた、共通ソース層１４０と導電して接続されている、図１のコンタクト構造１６１などのコンタクト構造に対応するパターン５６１を含む。パターン５６１の長方形の形状がコンタクト構造を説明するために使用されているが、コンタクト構造は、他の適切な形状、例えば円形、楕円形などを有することができることに留意されたい。いくつかの実施形態では、半導体デバイスはまた、パターン５６１と同様であるがより小さな上面図のパターンを有し得るビアパターンを含むことに留意されたい。ビアパターンは、図１のビア構造１６２などのビア構造に対応する。ビア構造を使用して、コンタクト構造１６１を金属ワイヤと導電して接続することができる。
図５の例では、パターン５６１は、階段領域５２０で、パターン５４０の境界の周りに配置されている。さらに、上面図５００は、コンタクト構造１６１を接続するために使用される金属ワイヤ１６３などの金属ワイヤに対応するパターン５６３を含む。
さらに、図５の例ではまた、上面図５００は、半導体デバイスのコンタクトパッドに対応するパターン５９９を示している。いくつかの実施形態では、半導体デバイスは、互いに結合されたアレイダイおよび相補型金属－酸化物－半導体（ＣＭＯＳ）ダイを含む。アレイダイには垂直メモリセルストリングが含まれ、ＣＭＯＳダイには垂直メモリセルストリング用の周辺回路が含まれる。いくつかの実施形態では、アレイダイは、結合されたダイのためのコンタクトパッドを設ける。コンタクトパッドは、半導体デバイス（アレイダイとＣＭＯＳダイ）を他の回路に接続するために使用できる。
図２～図５に示される例では、共通ソース層へのコンタクト構造は、アレイ領域から経路指定された金属ワイヤを使用して接続することができ、したがって、アレイ領域をデータストレージの垂直メモリセルストリングに効率的に使用できることに留意されたい。
図６は、本開示のいくつかの実施形態による、互いに結合されたアレイダイおよびＣＭＯＳダイを有する半導体デバイス６００の断面図を示す。
アレイダイは、図１に示される半導体デバイス１００の対応する構成要素と同様に構成される構成要素を含む。例えば、基板６０１は、基板１０１と同様に構成されている。コア領域１１０と同様に構成されたコア領域６１０。階段領域６２０は、階段領域１２０と同様に構成される。垂直メモリセルストリング６３０は、垂直メモリセルストリング１３０と同様に構成される。層のスタック６５０は、層のスタック１５０と同様に構成される。チャネル構造６３１は、チャネル構造１３１と同様に構成される。ゲートラインカット構造６８０は、ゲートラインカット構造１８０と同様に構成される。共通ソース層６４０は、共通ソース層１４０と同様に構成されている。ＡＣＳコンタクト構造６６０は、ＡＣＳコンタクト構造１６０と同様に構成される。ワードライン接続構造６７０は、ワードライン接続構造１７０と同様に構成される。これらの構成要素の説明は上記で提示されており、わかりやすくするためにここでは省略する。
図６の例では、アレイダイとＣＭＯＳダイが向かい合って配置され（回路側が表であり、基板側が裏である）、互いに結合されている。一般に、ＣＭＯＳダイの周辺回路は、半導体デバイス６００を外部回路とインターフェースする。例えば、周辺回路は外部回路から命令を受け取り、アレイダイで制御信号を発し、アレイダイからデータを受け取り、外部回路にデータを出力する。
図６の例では、ＣＭＯＳダイおよびアレイダイはそれぞれ、互いに整列させることができる結合構造を含む。例えば、ＣＭＯＳダイには結合構造Ｉ１～Ｉ７が含まれ、アレイダイには対応する結合構造Ｏ１～Ｏ７が含まれる。アレイダイとＣＭＯＳダイは適切に整列させることができるため、結合構造Ｉ１～Ｉ７はそれぞれ結合構造Ｏ１～Ｏ７と整列される。アレイダイとＣＭＯＳダイが互いに結合されると、結合構造Ｉ１～Ｉ７はそれぞれ結合され、結合構造Ｏ１～Ｏ７と電気的に連結される。
さらに、図６の例では、半導体デバイス６００のパッドアウト構造Ｐ１～Ｐ３がアレイダイの裏側に形成され、パッドアウト構造Ｐ１～Ｐ３が結合構造Ｏ１～Ｏ３に電気的に接続されており、それは例えば、図６に示されるように、ビア構造Ｔ１～Ｔ３を介してパンチスルーすることによってなされる。
図７は、本開示のいくつかの実施形態による、互いに結合されたアレイダイおよびＣＭＯＳダイを有する半導体デバイス７００の断面図を示す。
アレイダイは、図１に示される半導体デバイス１００の対応する構成要素と同様に構成される構成要素を含む。例えば、基板７０１は、基板１０１と同様に構成されている。コア領域１１０と同様に構成されたコア領域７１０。階段領域７２０は、階段領域１２０と同様に構成される。垂直メモリセルストリング７３０は、垂直メモリセルストリング１３０と同様に構成される。層のスタック７５０は、層のスタック１５０と同様に構成される。チャネル構造７３１は、チャネル構造１３１と同様に構成される。ゲートラインカット構造７８０は、ゲートラインカット構造１８０と同様に構成される。共通ソース層７４０は、共通ソース層１４０と同様に構成されている。ＡＣＳコンタクト構造７６０は、ＡＣＳコンタクト構造１６０と同様に構成される。ワードライン接続構造７７０は、ワードライン接続構造１７０と同様に構成される。これらの構成要素の説明は上記で提示されており、わかりやすくするためにここでは省略する。
図７の例では、アレイダイとＣＭＯＳダイが向かい合って配置され（回路側が表であり、基板側が裏である）、互いに結合されている。一般に、ＣＭＯＳダイの周辺回路は、半導体デバイス６００を外部回路とインターフェースする。例えば、周辺回路は外部回路から命令を受け取り、アレイダイで制御信号を発し、アレイダイからデータを受け取り、外部回路にデータを出力する。
図７の例では、ＣＭＯＳダイおよびアレイダイはそれぞれ、互いに整列させることができる結合構造を含む。例えば、ＣＭＯＳダイには結合構造Ｉ１～Ｉ７が含まれ、アレイダイには対応する結合構造Ｏ１～Ｏ７が含まれる。アレイダイとＣＭＯＳダイは適切に整列させることができるため、結合構造Ｉ１～Ｉ７はそれぞれ結合構造Ｏ１～Ｏ７と整列される。アレイダイとＣＭＯＳダイが互いに結合されると、結合構造Ｉ１～Ｉ７はそれぞれ結合され、結合構造Ｏ１～Ｏ７と電気的に連結される。
さらに、図７の例では、半導体デバイス７００のパッドアウト構造Ｐ１～Ｐ２が、ＣＭＯＳダイの裏側に形成されている。図７の例では、入力／出力信号は、アレイダイを通ってルーティングする必要がないので、半導体デバイス７００の入力／出力信号の信号経路は、図６の信号経路よりも短くすることができる。
図８は、本開示のいくつかの実施形態による、半導体デバイス１００などの半導体デバイスを製造するためのプロセスの例を概説するフローチャットを示す。図９Ａ～９Ｒは、製造中の半導体デバイス１００、半導体デバイス６００などの半導体デバイスの断面図を示している。断面図は、例として、半導体デバイス１００および半導体デバイス６００の状況でラベル付けされ、断面図は、半導体デバイス７００などなどの他の適切な半導体デバイスの状況で適切にラベル付けされ得ることに留意されたい。
Ｓ８１０では、初期の層のスタックが基板に形成される。初期の層のスタックには、ソース犠牲層、高導電層、絶縁層、およびゲート犠牲層が含まれる。
図９Ａは、ソース犠牲層の後の半導体デバイス１００の断面図を示しており、高導電層が基板１０１に形成されている。
図９Ａの例では、ポリシリコンウェル１０２が基板１０１に形成され、次いで、ソース犠牲層１９０および高導電層１４１が順次堆積される。いくつかの例では、ソース犠牲層１９０は、適切な犠牲層のスタックである。例では、ソース犠牲層１９０は、例えば、酸化ケイ素層、窒化ケイ素層、ポリシリコン層、窒化ケイ素層、および酸化ケイ素層を下から上に含む。ポリシリコン層は、２つの窒化ケイ素層と２つの酸化ケイ素層の間に挟まれている。
いくつかの例では、高導電層１４１は、比較的高温（例えば、５００℃超）である下でケイ化チタンを形成するために、後でポリシリコン層（例えば、ソース層）と接触させられるチタン層によって形成される。
図８に戻ると、Ｓ８２０において、階段は、アレイ領域に隣接する階段領域に形成される。
Ｓ８３０では、アレイ領域にチャネル構造が形成される。
図９Ｂは、チャネル構造が形成された後の半導体デバイス１００の断面図を示している。
図９Ｂの例では、初期の層のスタック１５０（Ｉ）が高導電層１４１上に堆積されている。初期の層のスタック１５０（Ｉ）は、交互に積み重ねられた犠牲ゲート層１５５（Ｉ）および絶縁層１５４を含む。コア領域１１０、階段領域１２０、および境界領域１９５などのいくつかの領域が基板上に画定される。
図９Ｂの例では、ステップ１７５が階段領域に形成されている。任意の適切なプロセスを使用して、段を形成することができる。いくつかの例では、エッチングトリムプロセスが使用される。例では、アレイ領域１１０およびアレイ領域１１０に隣接する階段領域１２０の一部を覆うマスク層が形成される。マスク層は、フォトレジストまたは炭素ベースのポリマー材料を含むことができ、リソグラフィーなどのパターニングプロセスを使用して形成することができる。いくつかの実施形態では、マスク層はまた、酸化ケイ素層、窒化ケイ素層、ＴＥＯＳ、シリコン含有反射防止コーティング（ＳｉＡＲＣ）、アモルファスシリコン、または多結晶シリコンなどのハードマスクを含むことができる。ハードマスクは、Ｏ２またはＣＦ４の化学的現象を使用した反応性イオンエッチング（ＲＩＥ）などのエッチングプロセスを使用してパターン化できる。
いくつかの実施形態では、ステップ１７５は、マスク層を使用して反復的なエッチングトリムプロセスを適用することによって形成することができる。エッチングトリムプロセスは、エッチングプロセスおよびトリミングプロセスを含む。エッチングプロセス中に、表面が露出した初期のスタックの一部を取り除くことができる。例では、エッチングの深さは、犠牲ゲート層と絶縁層の厚さである対の層に等しい。例では、絶縁層のエッチングプロセスは、犠牲層に対して高い選択性を有することができ、および／またはその逆も可能である。
いくつかの実施形態では、スタックのエッチングは、反応性イオンエッチング（ＲＩＥ）または他のドライエッチングプロセスなどの異方性エッチングによって実行される。いくつかの実施形態では、絶縁層は酸化ケイ素である。この例では、酸化ケイ素のエッチングは、炭素－フッ素（ＣＦ４）、ヘキサフルオロエタン（Ｃ２Ｆ６）、ＣＨＦ３、またはＣ３Ｆ６などのフッ素ベースのガス、および／または他の任意の適切なガスを使用するＲＩＥを含むことができる。いくつかの実施形態では、酸化ケイ素層は、フッ化水素酸、またはフッ化水素酸とエチレングリコールの混合物などの湿式の化学的現象によって除去することができる。いくつかの実施形態では、時限エッチングアプローチを使用することができる。いくつかの実施形態では、犠牲層は窒化ケイ素層である。この例では、窒化ケイ素のエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３、および／またはそれらの組み合わせを使用するＲＩＥを含むことができる。単層スタックを除去するための方法およびエッチャントは、本開示の実施形態によって制限されるべきではない。
トリミングプロセスは、マスク層がエッジからｘ－ｙ平面において横方向に引き戻される（例えば、内側に収縮する）ことができるように、マスク層に適切なエッチングプロセス（例えば、等方性ドライエッチングまたはウェットエッチング）を適用することを含む。いくつかの実施形態では、トリミングのプロセスは、Ｏ２、Ａｒ、Ｎ２などを使用するＲＩＥなどのドライエッチングを含むことができる。
マスク層をトリミングした後、初期のスタックの最上位レベルの一部が露出され、初期のスタックの最上位レベルの他の部分がマスク層で覆われたままになる。エッチングトリムプロセスの次のサイクルは、エッチングプロセスから再開される。
さらに、チャネル構造１３１は、アレイ領域１１０に形成される。いくつかの実施形態では、ステップ１７５が階段領域１２０に形成された後、適切な平坦化プロセスが実行されて、比較的平坦な表面が得られる。次に、フォトリソグラフィ技術を使用して、フォトレジストおよび／またはハードマスク層のチャネルホールおよびダミーのチャネルホール（図示せず）のパターンを画定し、エッチング技術を使用して、パターンを初期の層のスタック１５０（Ｉ）、高導電層１４１、ソース犠牲層１９０、およびポリシリコンウェル１０２に転写する。したがって、チャネルホールは、コア領域１１０および階段領域１２０に形成することができる（階段領域のチャネルホールは示されていない）。
次に、チャネル構造１３１がチャネルホールに形成される。いくつかの実施形態では、ダミーチャネル構造は、チャネル構造で形成することができ、したがって、ダミーチャネル構造は、チャネル構造と同じ材料で形成される。例では、ブロッキング絶縁層は、チャネルホールおよびダミーチャネルホールの側壁に形成される。そのとき、電荷蓄積層、トンネル絶縁層、半導体層、絶縁層が側壁から順次積み重ねられる。
図８に戻ると、Ｓ８４０において、ゲートラインカットトレンチが形成される。いくつかの実施形態では、ゲートラインカットトレンチは、ソース犠牲層にエッチングされる。いくつかの実施形態では、高導電層１４１は、ゲートラインカットトレンチを形成するためのエッチングプロセスのためのエッチング停止層として使用される。
図９Ｃは、ゲートラインカットトレンチ１８１が形成された後の半導体デバイス１００の断面図を示している。
図８に戻ると、Ｓ８５０で、ソース犠牲層が、ゲートラインカットトレンチを使用してソース層と置き換えられる。
例では、スペーサー構造は、ソース犠牲層を置き換えている間にゲート犠牲層を保護することができるゲートラインカット構造の側壁に形成される。
図９Ｄは、スペーサー層１８２がゲートラインカットトレンチ１８１の側壁に堆積された後の半導体デバイス１００の断面図を示す。いくつかの例では、スペーサー層１８２は、窒化物層、酸化物層、および別の窒化物層を含む。
次に、例では、スペーサーエッチングプロセスを実行して、ゲートラインカットトレンチ１８１の底部にある過剰なスペーサー材料を除去する。スペーサーエッチングプロセスはまた、半導体デバイス１００の上面にあるスペーサー材料を除去することができる。
図９Ｅは、スペーサーエッチングプロセス後の半導体デバイス１００の断面図を示している。ゲートラインカットトレンチ１８１の底部にあるスペーサー材料は、１８３に示すように除去され、スペーサー層１８２は、ゲートラインカットトレンチ１８１の側壁に残る。半導体デバイス１００の上面のスペーサー材料はまた、スペーサーエッチングプロセスによって除去されることに留意されたい。いくつかの例では、スペーサーエッチングプロセスは異方性エッチングプロセスである。
さらに、ソース犠牲層は、ゲートラインカットトレンチを通して除去される。ソース犠牲層を除去すると、開口部を形成する。
図９Ｆは、ソース犠牲層を除去した後の半導体デバイス１００の断面図を示している。示されているように、開口部１９１は、ソース犠牲層の代わりに形成され、チャネル構造１３１の低部の部分は、開口部１９１に露出されている。
いくつかの実施形態では、チャネル構造１３１は、半導体層を取り囲む酸化物－窒化物－酸化物（ＯＮＯ）構造を有する、ブロッキング絶縁層、電荷蓄積層、トンネル絶縁層を含む。次に、続いて、ＯＮＯ除去プロセスが実行されて、チャネル構造１３１内の半導体層の底部が、開口部１９１に露出される。
図９Ｇは、ＯＮＯ除去プロセス後の半導体デバイス１００の断面図を示している。１９３に示すように、チャネル構造１３１の底部のブロッキング絶縁層、電荷蓄積層、トンネリング絶縁層が除去されており、チャネル構造１３１の半導体層下部が開口部１９１に露出している。スペーサーの一部は、ＯＮＯ除去プロセス中に除去される場合があることに留意されたい。
続いて、ポリシリコンは、ゲートラインカットトレンチ１８１を介して開口部１９１に堆積される。いくつかの実施形態では、側壁選択的なエピタキシャル成長を実行して、エピタキシャル層を成長させ、開口部１９１を、ドープまたは非ドープシリコン、ドープまたは非ドープポリシリコン、ドープまたは非ドープアモルファスシリコンなどのソース材料１４２で満たす。
図９Ｈは、いくつかの実施形態におけるポリシリコン堆積後の半導体デバイス１００の断面図を示す。次に、ソース材料１４２は、チャネル構造１３１の下部で半導体層と接触している（メモリセルのチャネルを形成し、トランジスタを選択するため）。ソース材料１４２は、高導電層１４１と導電性接続（直接接触）している。例では、高導電層１４１は、シリコンと接触しており、ケイ化チタンを形成することができるチタンを含む。次に、高導電層１４１およびソース材料１４２は、共通ソース層１４０を形成する。
図８に戻ると、Ｓ８６０において、犠牲ゲート層は、ゲートラインカットトレンチを介してゲート層と置き換えられる。いくつかの実施形態では、ゲートラインカットトレンチ１８１を使用して、ゲート犠牲層１５５（Ｉ）をゲート層１５５で置き換えることができる。例では、ゲート犠牲層へのエッチャントは、ゲートラインカットトレンチを介して適用されて、ゲート犠牲層を除去する。例では、ゲート犠牲層は窒化ケイ素でできており、高温硫酸（Ｈ２ＳＯ４）がゲートラインカットトレンチを介して適用されて、ゲート犠牲層を除去する。
図９Ｉは、ゲート犠牲層１５５（Ｉ）が除去された後の半導体デバイス１００の断面図を示している。ゲート犠牲層１５５（Ｉ）を除去すると、開口部１５５（Ｏ）が残る。
さらに、ゲートラインカットトレンチを介して、アレイ領域内のトランジスタへのゲートスタック１５５が形成される。例では、ゲートスタック１５５は、ｈｉｇｈ－ｋ誘電体層、接着剤層、および金属層から形成されている。ｈｉｇｈ－ｋ誘電体層は、比較的大きな誘電率をもたらす任意の適切な材料を含めることができ、例えば酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリコン（ＨｆＳｉＯ４）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化物アルミニウム（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化イットリウム（Ｙ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、酸化ジルコニウムシリコン（ＺｒＳｉＯ４）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ４）がある。接着剤層は、チタン（Ｔｉ）、タンタル（Ｔａ）などの高融点金属、およびＴｉＮ、ＴａＮ、Ｗ２Ｎ、ＴｉＳｉＮ、ＴａＳｉＮなどのそれらの窒化物を含むことができる。金属層には、タングステン（Ｗ）、銅（Ｃｕ）などの導電性の高い金属が含まれる。
図９Ｊは、ゲートスタック１５５が開口部に充填されたときの半導体デバイス１００の断面図を示している。
ゲートスタック１５５の堆積プロセスは、半導体デバイス１００の上面およびゲートラインカットトレンチ１８１の底部に、ｈｉｇｈ－ｋ誘電体層、接着剤層（例えば、ＴｉＮ）、および金属層（例えば、タングステン）などの過剰な材料を堆積させ得ることに留意されたい。図９Ｊの例では、半導体デバイス１００の上面およびゲートラインカットトレンチ１８１の底部の接着剤層（例えば、ＴｉＮ）および金属層（例えば、タングステン）が、例えば、異方性エッチングプロセスによって除去される。半導体デバイス１００の上面およびゲートラインカットトレンチ１８１の底部のｈｉｇｈ－Ｋ誘電体層は、例えば、異方性エッチングプロセスを使用して、さらに除去することができる。
図９Ｋは、半導体デバイス１００の上面およびゲートラインカットトレンチ１８１の底部のｈｉｇｈ－Ｋ誘電体層が除去された後の、半導体デバイス１００の断面図を示す。
図８に戻ると、Ｓ８７０で、ゲートラインカットトレンチが充填されている。いくつかの実施形態では、ゲートラインカットトレンチは、ゲートラインカット構造を形成するために、下部導電層および上部絶縁部分で満たされている。下部導電層は、高導電層１４１と導電接続している。
例では、ゲートラインカットトレンチ１８１の底部のｈｉｇｈ－Ｋ誘電体層が除去された後、ソース層１４２が露出される。次に、チタンなどの金属層を堆積させることができる。
図９Ｌは、金属層（例えば、チタン）の堆積後の半導体デバイス１００の断面図を示す。チタンは、ゲートラインカットトレンチ１８１の底部および半導体デバイス１００の上面に堆積される。半導体デバイス１００の上面に堆積したチタンは、選択的に除去することができる。
図９Ｍは、半導体デバイス１００の上面の過剰なチタンを除去した後の半導体デバイス１００の断面図を示している。例では、ゲートラインカットトレンチ１８１の底面に堆積されたチタンは、ソース層１４２のポリシリコンと反応して、ケイ化チタン１８５を形成することができる。いくつかの例では、ケイ化チタン１８５は、高導電層１４１と導電性に接続されている。
さらに、酸化ケイ素などの絶縁材料を堆積させて、ゲートラインカットトレンチ１８１を満たすことができる。
図９Ｎは、１８６によって示されるように、ゲートラインカットトレンチ１８１が絶縁材料で満たされた後の半導体デバイス１００の断面図を示す。
図８に戻ると、Ｓ８８０において、共通ソース層へのコンタクト構造が、階段領域に形成されている。いくつかの実施形態では、共通ソース層へのコンタクト構造は、ゲート層へのコンタクト構造などの、垂直メモリセルストリングの他の部分へのコンタクト構造で形成される。いくつかの例では、共通ソース層１４０へのコンタクト構造のパターン、およびゲート層へのコンタクト構造などの他のコンタクト構造のパターンを含む同じマスク。マスクは、コンタクト構造のコンタクトホールを形成するために使用される。エッチングプロセスを使用して、コンタクトホールを形成することができる。高導電層１４１は、共通ソース層１４０へのコンタクトホールを形成するためのエッチング停止層として使用することができる。
Ｓ８９０では、製造プロセスは、例えば、バックエンドオブライン（ＢＥＯＬ）プロセスに続く。バックエンドオブラインプロセスは、ビア構造、金属ワイヤ、パンチスルービア構造などの様々な接続構造を形成するために使用される。
図９Ｏは、本開示のいくつかの実施形態による、ＢＥＯＬプロセス後の半導体デバイス１００の断面図を示す。共通ソース層１４０へのコンタクト構造１６１、ゲート層へのコンタクト構造１７１、ビア構造１６２および１７２、ワイヤ１６３および１７３、結合構造Ｂ、パンチスルービア構造Ｔなどの様々な接続構造が、半導体デバイス１００に形成される。いくつかの例では、半導体ダイの基板上に形成されたメモリアレイを備えた半導体ダイは、アレイダイと呼ばれる。
いくつかの実施形態では、半導体デバイス１００は、ＣＭＯＳダイと結合することができるアレイダイである。接着プロセス、シンニングプロセス、コンタクトパッドプロセスなどの追加のプロセスを使用して、アレイダイとＣＭＯＳダイを電気で連結することができる。
図９Ｐは、ＣＭＯＳダイで結合されたアレイダイ（例えば、半導体デバイス１００）を備えた半導体デバイス６００の断面図を示す。例では、アレイダイとＣＭＯＳダイは、対応する結合構造が整列された状態で向かい合って配置され、次に一緒に結合される。
いくつかの例では、コンタクトパッドはアレイダイの裏側からのものである。
図９Ｑは、本開示のいくつかの実施形態による半導体デバイス６００の断面図を示す。アレイウェーハの裏面は、例えば化学機械研磨プロセスを使用して薄くされる。
図９Ｒは、アレイダイの裏側に形成されたコンタクトパッドＰ１～Ｐ３を備えた半導体デバイス１００の断面図を示している。
図９Ｏ～９Ｒは、アレイダイの裏側にコンタクトパッドを形成するためのプロセスの例を示し、同様のプロセスを使用して、ＣＭＯＳダイの裏側にコンタクトパッドを形成することができることに留意されたい。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、本明細書で紹介した実施形態の同じ目的を実行するため、および／または同じ利点を達成するために、他のプロセスおよび構造を設計または修正するための基礎として本開示を容易に使用できることを理解すべきである。当業者はまた、そのような同等の構造が本開示の精神および範囲から逸脱しないこと、および本開示の精神および範囲から逸脱することなく、本明細書において様々な変更、置換、および変更を行うことができることを理解すべきである。

Claims (9)

  1. 半導体デバイスであって、
    共通ソース層、基板に配置されたゲート層および絶縁層を含む層のスタックであって、前記ゲート層および絶縁層が交互に積み重ねられ、前記共通ソース層は導電層およびソース層を含む、層のスタック、
    アレイ領域に形成されたチャネル構造のアレイであって、チャネル構造が直列構成のトランジスタのスタックを形成する前記層のスタックを通って延び、前記チャネル構造が前記共通ソース層と導電して接続されたチャネル層を含み、前記共通ソース層がアレイ領域と階段領域に延びる、チャネル構造のアレイ、
    前記階段領域に配置されたコンタクト構造であって、前記共通ソース層との導電性接続を形成する、コンタクト構造、および
    前記共通ソース層と導電的に接続された下部導電層を備えたゲートラインカット構造を含み、
    前記下部導電層は、前記導電層とは異なる材料を含む、半導体デバイス。
  2. 前記導電層が金属およびシリコンを含む金属ケイ化物層から形成され、前記金属がチタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、および白金（Ｐｔ）のうちの少なくとも１つを含み、前記ソース層はシリコン材料である、請求項１に記載の半導体デバイス。
  3. 前記ゲートラインカット構造が、前記下部導電層の上にある上部絶縁部分を含む、請求項１に記載の半導体デバイス。
  4. 前記下部導電層が、
    前記共通ソース層の前記導電層と導電して接続されているケイ化物層を含む、請求項１に記載の半導体デバイス。
  5. 前記アレイ領域は、ブロック内の第１のアレイ領域であり、前記コンタクト構造は、前記ブロック内の前記第１のアレイ領域と第２のアレイ領域との間に位置する、前記階段領域に配置される、請求項１に記載の半導体デバイス。
  6. 前記コンタクト構造が第１のコンタクト構造であり、前記階段領域が前記アレイ領域の第１の側に位置する第１の階段領域であり、前記半導体デバイスがさらに、
    前記アレイ領域の前記第１の側と反対の第２の側に位置する第２の階段領域に配置された第２のコンタクト構造であって、前記第２の階段領域上に前記共通ソース層が延び、前記共通ソース層と導電して接続されている第２のコンタクト構造、を備える、請求項１に記載の半導体デバイス。
  7. 表側および裏側を有する半導体層、
    前記半導体層の前記表側に形成されたトランジスタ、
    前記半導体層の前記表側の結合構造であって、前記基板の前記表側の対応する結合構造と整列および結合されている結合構造、および
    前記基板の前記裏側に配置されたコンタクトパッドをさらに備える、請求項１に記載の半導体デバイス。
  8. 表側および裏側を有する半導体層、
    前記半導体層の前記表側に形成されたトランジスタ、
    前記半導体層の前記表側の結合構造であって、前記基板の前記表側の対応する結合構造と整列および結合されている結合構造、および
    前記半導体層の前記裏側に配置されたコンタクトパッドをさらに備える、請求項１に記載の半導体デバイス。
  9. 前記半導体デバイスは、前記基板の前記裏側または前記半導体層の前記裏側から外部回路に接続されている、請求項７または８に記載の半導体デバイス。
JP2021572928A 2020-05-29 2020-05-29 半導体デバイス Active JP7352660B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/093112 WO2021237643A1 (en) 2020-05-29 2020-05-29 Vertical memory devices

Publications (2)

Publication Number Publication Date
JP2022539668A JP2022539668A (ja) 2022-09-13
JP7352660B2 true JP7352660B2 (ja) 2023-09-28

Family

ID=72713461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021572928A Active JP7352660B2 (ja) 2020-05-29 2020-05-29 半導体デバイス

Country Status (7)

Country Link
US (2) US11948901B2 (ja)
EP (1) EP3963631B1 (ja)
JP (1) JP7352660B2 (ja)
KR (1) KR102763796B1 (ja)
CN (2) CN111758161B (ja)
TW (1) TWI732611B (ja)
WO (1) WO2021237643A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111758161B (zh) * 2020-05-29 2021-08-17 长江存储科技有限责任公司 垂直存储器件
US11545456B2 (en) * 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
CN112614852A (zh) * 2020-12-01 2021-04-06 长江存储科技有限责任公司 3d nand存储器及其制造方法及存储器沟道结构的制备方法
CN114175251B (zh) 2021-02-22 2023-05-02 长江存储科技有限责任公司 三维存储器装置的接触部结构及其形成方法
CN112951802A (zh) * 2021-02-22 2021-06-11 长江存储科技有限责任公司 三维存储器件及其制造方法
US12058861B2 (en) 2021-08-23 2024-08-06 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN114709169B (zh) * 2022-03-16 2026-04-28 长江存储科技有限责任公司 半导体器件的制作方法以及半导体器件
US12598979B2 (en) 2022-03-21 2026-04-07 Apple Inc. Dual contact and power rail for high performance standard cells
US20230299068A1 (en) * 2022-03-21 2023-09-21 Apple Inc. Control Signal Route Through Backside Layers for High Performance Standard Cells
US12543555B2 (en) 2022-03-21 2026-02-03 Apple Inc. Backside routing implementation in SRAM arrays
CN114759039A (zh) * 2022-04-27 2022-07-15 长江存储科技有限责任公司 三维存储器的制作方法、三维存储器及存储系统
US12489059B2 (en) 2022-06-23 2025-12-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices and method of fabrication thereof
US20240014176A1 (en) * 2022-07-05 2024-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. 3d semiconductor structure for wide-bandgap semiconductor devices
US12511463B2 (en) 2022-08-31 2025-12-30 Apple Inc. Backside contacts for signal routing
KR20240032400A (ko) * 2022-09-02 2024-03-12 삼성전자주식회사 반도체 장치
CN118215290A (zh) * 2022-12-16 2024-06-18 长江存储科技有限责任公司 三维存储器件及其形成方法
CN119342809A (zh) * 2023-07-20 2025-01-21 长江存储科技有限责任公司 半导体器件及其形成方法

Citations (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120164821A1 (en) 2010-12-28 2012-06-28 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US20120199897A1 (en) 2011-02-07 2012-08-09 Sung-Il Chang Three-dimensional semiconductor devices
US20150221666A1 (en) 2014-02-03 2015-08-06 Chang-Hyun Lee Vertical memory devices
JP2015526910A (ja) 2012-08-30 2015-09-10 マイクロン テクノロジー， インク． コントロールゲートに挿通する接続部を有するメモリアレイ
US20150325588A1 (en) 2014-05-12 2015-11-12 Jae-Duk Lee Semiconductor devices
US20160268290A1 (en) 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
US20160307910A1 (en) 2015-04-15 2016-10-20 Jae-Ick SON Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same
JP2017511978A (ja) 2014-03-07 2017-04-27 マイクロン テクノロジー， インク． ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置
US20170148800A1 (en) 2015-11-20 2017-05-25 Sandisk Technologies Inc. Three dimensional nand device containing dielectric pillars for a buried source line and method of making thereof
JP2017107938A (ja) 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
US20170179027A1 (en) 2015-12-17 2017-06-22 Samsung Electronics Co., Ltd. Memory device having cell over periphery structure and memory package including the same
JP2017163057A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体記憶装置
JP2017532767A (ja) 2014-09-26 2017-11-02 インテル・コーポレーション ３ｄ回路におけるソース・チャネルの相互作用の改善
US20170317096A1 (en) 2013-11-26 2017-11-02 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US20180108664A1 (en) 2016-10-14 2018-04-19 Jeong Gil Lee Memory Devices Using Etching Stop Layers
JP2018160531A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US20180301374A1 (en) 2017-04-17 2018-10-18 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
US10199359B1 (en) 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
JP2019019655A (ja) 2017-07-20 2019-02-07 二郎 木原 共同溝の蓋
US20190081069A1 (en) 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US20190088589A1 (en) 2017-09-15 2019-03-21 Yangtze Memory Technologies Co., Ltd. Three-Dimensional Memory Devices and Methods for Forming the Same
US20190115358A1 (en) 2017-10-16 2019-04-18 Samsung Electronics Co., Ltd. Semiconductor device
WO2019104896A1 (en) 2017-11-30 2019-06-06 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
US20190280001A1 (en) 2018-03-09 2019-09-12 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2019165135A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
CN110546762A (zh) 2019-04-30 2019-12-06 长江存储科技有限责任公司 键合的统一半导体芯片及其制造和操作方法
US20190386108A1 (en) 2018-06-15 2019-12-19 Sandisk Technologies Llc Three-dimensional nand memory containing dual protrusion charge trapping regions and methods of manufacturing the same
JP2019220680A (ja) 2018-06-18 2019-12-26 インテル・コーポレーション 別々に加工された後に接合されたウェハ内に制御回路とアレイを備えた三次元（３ｄ）メモリ
US20200058669A1 (en) 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded Pad Structures of Three-Dimensional Memory Devices and Fabrication Methods Thereof
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
US20200091176A1 (en) 2018-09-14 2020-03-19 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US10600763B1 (en) 2018-12-18 2020-03-24 Yangtze Memory Technologies Co., Ltd. Multi-deck three-dimensional memory devices and methods for forming the same
JP2020047814A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186235A (ja) 1994-12-16 1996-07-16 Texas Instr Inc <Ti> 半導体装置の製造方法
JPH08227980A (ja) 1995-02-21 1996-09-03 Toshiba Corp 半導体装置及びその製造方法
KR100902581B1 (ko) 2007-10-16 2009-06-11 주식회사 동부하이텍 반도체 소자의 스택 커패시터 및 그의 형성방법
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20160137091A (ko) * 2015-05-22 2016-11-30 삼성전자주식회사 수직형 메모리 장치의 제조 방법
KR101944229B1 (ko) * 2015-11-20 2019-01-30 샌디스크 테크놀로지스 엘엘씨 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
KR20180000781A (ko) 2016-06-23 2018-01-04 중앙대학교 산학협력단 다층 나노 박막 및 이의 제조방법
JP2019009382A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
KR102419168B1 (ko) * 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
DE102018000781A1 (de) 2018-01-23 2018-07-05 Daimler Ag Verfahren zum Betrieb mehrerer Fahrzeuge
US10381362B1 (en) * 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
US10957648B2 (en) * 2018-07-20 2021-03-23 Sandisk Technologies Llc Three-dimensional memory device containing contact via structure extending through source contact layer and dielectric spacer assembly
CN109690775B (zh) * 2018-12-07 2019-10-01 长江存储科技有限责任公司 三维存储器件及其制造方法
WO2020168502A1 (en) 2019-02-21 2020-08-27 Yangtze Memory Technologies Co., Ltd. Staircase structure with multiple divisions for three-dimensional memory
JP7331119B2 (ja) 2019-04-15 2023-08-22 長江存儲科技有限責任公司 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積
US11211370B2 (en) * 2020-01-28 2021-12-28 Sandisk Technologies Llc Bonded assembly with vertical power and control signal connection adjacent to sense amplifier regions and methods of forming the same
CN111370423B (zh) * 2020-03-16 2023-01-17 长江存储科技有限责任公司 三维存储器及其制作方法
CN111758161B (zh) * 2020-05-29 2021-08-17 长江存储科技有限责任公司 垂直存储器件
KR102799581B1 (ko) * 2020-08-07 2025-04-22 삼성전자주식회사 반도체 메모리 장치

Patent Citations (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120164821A1 (en) 2010-12-28 2012-06-28 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
US20120199897A1 (en) 2011-02-07 2012-08-09 Sung-Il Chang Three-dimensional semiconductor devices
JP2015526910A (ja) 2012-08-30 2015-09-10 マイクロン テクノロジー， インク． コントロールゲートに挿通する接続部を有するメモリアレイ
US20170317096A1 (en) 2013-11-26 2017-11-02 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US20150221666A1 (en) 2014-02-03 2015-08-06 Chang-Hyun Lee Vertical memory devices
JP2017511978A (ja) 2014-03-07 2017-04-27 マイクロン テクノロジー， インク． ソースのエッジに隣接するソースコンタクトを有するメモリアレイを含む装置
US20150325588A1 (en) 2014-05-12 2015-11-12 Jae-Duk Lee Semiconductor devices
JP2017532767A (ja) 2014-09-26 2017-11-02 インテル・コーポレーション ３ｄ回路におけるソース・チャネルの相互作用の改善
US20160268290A1 (en) 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
US20160307910A1 (en) 2015-04-15 2016-10-20 Jae-Ick SON Memory device having cell over periphery (cop) structure, memory package and method of manufacturing the same
US20170148800A1 (en) 2015-11-20 2017-05-25 Sandisk Technologies Inc. Three dimensional nand device containing dielectric pillars for a buried source line and method of making thereof
JP2017107938A (ja) 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
US20170179027A1 (en) 2015-12-17 2017-06-22 Samsung Electronics Co., Ltd. Memory device having cell over periphery structure and memory package including the same
JP2017163057A (ja) 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体記憶装置
US20180108664A1 (en) 2016-10-14 2018-04-19 Jeong Gil Lee Memory Devices Using Etching Stop Layers
JP2018160531A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US20180301374A1 (en) 2017-04-17 2018-10-18 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
JP2019019655A (ja) 2017-07-20 2019-02-07 二郎 木原 共同溝の蓋
US10199359B1 (en) 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
US20190081069A1 (en) 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US20190088589A1 (en) 2017-09-15 2019-03-21 Yangtze Memory Technologies Co., Ltd. Three-Dimensional Memory Devices and Methods for Forming the Same
US20190115358A1 (en) 2017-10-16 2019-04-18 Samsung Electronics Co., Ltd. Semiconductor device
WO2019104896A1 (en) 2017-11-30 2019-06-06 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
US20190280001A1 (en) 2018-03-09 2019-09-12 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2019165135A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US20190386108A1 (en) 2018-06-15 2019-12-19 Sandisk Technologies Llc Three-dimensional nand memory containing dual protrusion charge trapping regions and methods of manufacturing the same
JP2019220680A (ja) 2018-06-18 2019-12-26 インテル・コーポレーション 別々に加工された後に接合されたウェハ内に制御回路とアレイを備えた三次元（３ｄ）メモリ
US20200058669A1 (en) 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded Pad Structures of Three-Dimensional Memory Devices and Fabrication Methods Thereof
US20200091176A1 (en) 2018-09-14 2020-03-19 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
JP2020047814A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
US10600763B1 (en) 2018-12-18 2020-03-24 Yangtze Memory Technologies Co., Ltd. Multi-deck three-dimensional memory devices and methods for forming the same
US10636813B1 (en) 2018-12-18 2020-04-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having transferred interconnect layer and methods for forming the same
CN110546762A (zh) 2019-04-30 2019-12-06 长江存储科技有限责任公司 键合的统一半导体芯片及其制造和操作方法
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法

Also Published As

Publication number Publication date
US11948901B2 (en) 2024-04-02
WO2021237643A1 (en) 2021-12-02
KR20220004207A (ko) 2022-01-11
CN111758161B (zh) 2021-08-17
CN113903749A (zh) 2022-01-07
TWI732611B (zh) 2021-07-01
CN111758161A (zh) 2020-10-09
US12412855B2 (en) 2025-09-09
KR102763796B1 (ko) 2025-02-05
EP3963631A1 (en) 2022-03-09
EP3963631B1 (en) 2024-09-18
US20240250050A1 (en) 2024-07-25
JP2022539668A (ja) 2022-09-13
TW202145524A (zh) 2021-12-01
EP3963631A4 (en) 2022-10-12
US20210375806A1 (en) 2021-12-02

Similar Documents

Publication Publication Date Title
JP7352660B2 (ja) 半導体デバイス
KR102593797B1 (ko) 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법
US10903164B2 (en) Bonded assembly including a semiconductor-on-insulator die and methods for making the same
US11107834B2 (en) Staircase and contact structures for three-dimensional memory
CN106298796B (zh) 用于制造带有分裂栅极闪存单元的指状沟槽电容器的方法
CN110520984A (zh) 用于形成三维nand的电容器的结构和方法
CN110870061A (zh) 用于三维nand的位线驱动器的隔离的结构和方法
TWI782391B (zh) 用於三維儲存設備中的中心階梯結構的底部選擇閘極觸點
CN107591403A (zh) 集成电路及其形成方法
CN107437550A (zh) Nvm存储器hkmg集成技术
US20210375931A1 (en) Ferroelectric memory device and method of forming the same
CN106935591A (zh) 嵌入式hkmg非易失性存储器
US20250056809A1 (en) Ferroelectric memory device and method of forming the same
TW202213729A (zh) 三維記憶體元件中具有突出部分的通道結構及其製作方法
CN111933647A (zh) 一种三维存储器件及其制造方法
US11696444B2 (en) Semiconductor device and method of fabrication thereof
CN112840454A (zh) 垂直存储器件
WO2024043968A1 (en) Bonded assembly containing conductive via structures extending through word lines in a staircase region and methods for making the same

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211208

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230915

R150 Certificate of patent or registration of utility model

Ref document number: 7352660

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150