JP7530656B2 - 制御可能なソース／ドレイン構造を有するトランジスタ - Google Patents

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Description

本開示は、半導体デバイスに関し、特に、ゲート領域に揃えられ、または実質的に揃えられたソース／ドレイン領域を有するＵ字溝トランジスタまたは埋め込みゲートトランジスタに関する。
図１は、埋め込みワード線ＤＲＡＭセル１０内に適用された従来のアクセストランジスタ１００を示す断面図である。図１に示すように、ゲート領域１０１の一部または全部は、Ｐ型基板１１０の元の基板表面１１０ａ下に配置されている。ゲート領域１０１はゲート導電領域であって、誘電体ゲートキャップ１０１ｂが上記ゲート導電領域の上に配置されたゲート導電領域を含み、ゲート酸化物層１０５が、ゲート領域のまわりにあり、またはゲート領域を取り囲む。ゲート領域１０１は、（タングステン（Ｗ）などの）金属領域１０１ａおよび窒化チタン１０１ｃ（ＴｉＮ）の組み合わせ、またはポリシリコン材料（図示せず）のいずれかを備え得る。Ｎ＋ドーピングされた領域１０２ａを有するドレイン端子１０２、およびＮ＋ドーピングされた領域１０３ａを有するソース端子１０３は、ゲート領域１０１の右側および左側に配置されている。ドレイン端子１０２およびソース端子１０３は、低度にドーピングされた領域（ｎ＿ＬＤＤ）１０２ｂおよび１０３ｂそれぞれをさらに含み得る。ドレイン端子１０２およびソース端子１０３の一方は、ＤＲＡＭセル（図示せず）のキャパシタに結合され、他方はビット線ＢＬに結合される。さらに、ドレイン端子１０２およびソース端子１０３間を結合する、アクセストランジスタ（たとえば、縦型ＮＭＯＳトランジスタ）１００のチャンネル領域は、ゲート酸化物層１０５の近くにあることに、またはゲート酸化物層１０５に取り囲まれることになる。
ドレイン端子１０２およびソース端子１０３がイオン注入技術によって形成されるため、ドレイン端子１０２ならびにソース端子１０３のＮ＋ドーピングされた領域１０２ａ／１０３ａおよびｎ＿ＬＤＤ領域１０２ｂ／１０３ｂ（特にＮ＋ドーピング領域）は、ゲート領域１０１と部分的に重ねられる場合があり、より高い電界を発生させ、次いで、ゲート誘起ドレイン漏れ（ＧＩＤＬ）電流を増加させる。一方、多くの格子損傷が、イオン注入プロセスにより、ドレイン端子１０２およびソース端子１０３内に引き起こされ得る。それらの格子損傷はその後の熱処理プロセスによって完全に回復させられるのが難しい場合があるので、よって、ソースまたはドレイン抵抗が増加される場合があると共に、より高いＧＩＤＬ電流がさらに誘起させられる場合があり、より悪いストレージノード電荷消失、およびより低いターンオン電流（Ｉｏｎ）をアクセストランジスタ１００に持たせる。
さらに、アクセストランジスタ１００の閾値電圧は、基板１１０内に形成されたｐ型ウェル１０６の注入プロファイル均一性に依存する。しかし、従来のプロセスは、複数の注入工程を採用しており、アニーリングプロセスを経てｐ型ウェル内にドレイン端子１０２およびソース端子１０３を形成し、ｐ型ウェル１０６のドーピングプロファイルは、均一でない場合があり、必然的に、より高い閾値電圧変動をもたらし、および、チャンネル抵抗を増加させる。
したがって、従来技術によって遭遇される欠点を取り除くために高度なトランジスタ構造を提供する必要性が存在している。
本開示の一態様は、トランジスタ構造であって、前記トランジスタ構造が基板、ゲート導電領域、ゲート誘電体層、および第１の導電領域を含む、トランジスタ構造を提供することである。前記ゲート導電領域の少なくとも一部分が前記基板の初期表面の下に配置される。ゲート誘電体層は、前記ゲート導電領域の底壁および側壁を取り囲む。前記第１の導電領域の底壁は、前記ゲート導電領域の壁に、揃えられ、または実質的に揃えられる。
本開示の一実施形態では、前記第１の導電領域の前記上壁は、前記第１の導電領域の隣のシャロートレンチアイソレータ（ＳＴＩ）領域の上壁に、揃えられ、または実質的に揃えられているが、前記ゲート導電領域上のゲートキャップ層の上壁よりも低い。
本開示の一実施形態では、前記第１の導電領域の前記底壁から前記第１の導電領域の上壁までのドーピング濃度は調節可能である。
本開示の一実施形態では、調節可能な前記ドーピング濃度を有する前記第１の導電領域は、前記基板から独立（independent）している。
本開示の一実施形態では、前記基板はシリコン基板であり、および、調節可能な前記ドーピング濃度を有する前記第１の導電領域は、選択的エピタキシによって形成されている。
本開示の一実施形態では、前記トランジスタ構造は前記ゲート誘電体層を取り囲むチャンネル層をさらに含み、前記チャンネル層は前記基板から独立している。
本開示の一実施形態では、前記チャンネル層は、ドーピングされたシリコン層である。
本開示の一実施形態では、前記チャンネル層は、ドーピングされたシリコンゲルマニウム（ＳｉＧｅ）層である。
本開示の一実施形態では、前記基板はシリコン基板であり、および、前記チャンネル層は選択的エピタキシによって形成される。
本開示の一実施形態では、前記ゲート誘電体層は、前記第１の導電領域の上面を覆う水平方向延在部を含む。
本開示の一実施形態では、前記チャンネル層の一端子の上面は、前記基板の前記表面に、揃えられ、または実質的に揃えられる。
本開示の一実施形態では、前記ゲート導電領域は、タングステンプラグ（tungsten plug）、および前記タングステンプラグを取り囲むＴｉＮ層を含む。
本開示の一実施形態では、前記トランジスタ構造は、前記ゲート誘電体層を取り囲むチャンネル層をさらに含み、前記チャンネル層は、前記基板内のドーピングされた層である。
本開示の別の態様は、トランジスタ構造であって、前記トランジスタ構造が、基板、ゲート導電領域、ゲート誘電体層、および第１の導電領域を含む、トランジスタ構造を提供することである。前記ゲート導電領域の少なくとも一部分は、前記基板の初期表面の下に配置される。ゲート誘電体層は前記ゲート導電領域の底壁および側壁を取り囲む。前記第１の導電領域は、前記ゲート導電領域に隣接していて前記基板から独立しており、前記第１の導電領域の底壁と、前記ゲート導電領域の上壁との間の垂直方向ギャップまたは垂直方向の重なりの距離は、５ｎｍよりも小さい。
本開示の一実施形態では、前記第１の導電領域の前記底壁から前記第１の導電領域の上壁までのドーピング濃度は、垂直方向に調節可能である。
本開示の一実施形態では、前記基板はシリコン基板であり、および、調節可能なドーピング濃度を有する前記第１の導電領域は、選択的エピタキシによって形成される。
本開示のさらに別の態様は、トランジスタ構造であって、前記トランジスタ構造が、基板、ゲート導電領域、ゲート誘電体層、チャンネル層、および第１の導電領域を含む、トランジスタ構造を提供することである。前記ゲート導電領域の少なくとも一部分は、前記基板の初期表面の下に配置される。ゲート誘電体層は、前記ゲート導電領域の底壁および側壁を取り囲む。チャンネル層は前記ゲート誘電体層を取り囲む。第１の導電領域は前記チャンネル層に接触しており、前記チャンネル層は、複合層であって前記基板から独立している。
本開示の一実施形態では、前記複合層は、高移動度副層、および前記高移動度副層の上のシリコン副層を含む。前記高移動度副層は、ドーピングされたＳｉ1-xＧｅx、Ｓｉ1-xＣx、Ｇａ1-xＡｓx、またはＩｎ1-xＡｓxＳｂ層である。
本開示のさらに別の態様は、トランジスタ構造であって、前記トランジスタ構造が、基板、ゲート導電領域、ゲート誘電体層、および第１の導電領域を含む、トランジスタ構造を提供することである。前記ゲート導電領域の少なくとも一部分は、前記基板の初期表面の下に配置される。前記ゲート誘電体層は、前記ゲート導電領域の底壁および側壁を取り囲み、前記第１の導電領域の上壁は、前記第１の導電領域の隣のシャロートレンチアイソレータ（ＳＴＩ）領域の上壁よりも低く、且つ、前記ゲート導電領域上のゲートキャップ層の上壁よりも低い。
本開示の上記目的および利点は、当業者に、以下の詳細な説明および添付図面を検討した後で、より容易に明らかになるであろう。
埋め込みワード線ＤＲＡＭセル内に適用された従来のアクセストランジスタを示す断面図である。 本開示の一実施形態による、埋め込みワード線ＤＲＡＭセルのＮＭＯＳトランジスタを形成するために使用される半導体基板の部分構造を示す上面図である。 図２Ａ（１）に表されたような切断線Ｃ２Ａに沿って切断された断面図である。 ゲート凹部が半導体基板内に形成された後の部分構造を示す上面図である。 図２Ｂ（１）に表されたような切断線Ｃ２Ｂに沿って切断された断面図である。 複数のチャンネル領域がそれぞれ、ゲート凹部内に形成された後の部分構造を示す上面図である。 図２Ｃ（１）に表されたような切断線Ｃ２Ｃに沿って切断された断面図である。 ゲート誘電体層がゲート凹部内に形成された後の部分構造を示す上面図である。 図２Ｄ（１）に表されたような切断線Ｃ２Ｄに沿って切断された断面図である。 複数のゲート導電領域がそれぞれ、ゲート凹部内に形成された後の部分構造を示す上面図である。 図２Ｅ（１）に表されたような切断線Ｃ２Ｅに沿って切断された断面図である。 ゲート凹部の最上部を充填するために誘電体材料が形成された後の部分構造を示す上面図である。 図２Ｆ（１）に表されたような切断線Ｃ２Ｆに沿って切断された断面図である。 窒化物ハードマスク層が除去され、および、誘電体ゲートキャップがゲート導電領域上に形成された後の部分構造を示す上面図である。 図２Ｇ（１）に表されたような切断線Ｃ２Ｇに沿って切断された断面図である。 第１の凹部、第２の凹部、および第３の凹部が半導体基板内に形成された後の部分構造を示す上面図である。 図２Ｈ（１）に表されたような切断線Ｃ２Ｈに沿って切断された断面図である。 第１の導電領域、第２の導電領域、および第３の導電領域がそれぞれ、第１の凹部、第２の凹部、および第３の凹部内に形成された後の部分構造を示す上面図である。 図２Ｉ（１）に表されたような切断線Ｃ２Ｉに沿って切断された断面図である。 図２Ｈ（２）と同様の、本発明の別の実施形態の断面図である。 図２Ｉ（２）と同様の、本発明の別の実施形態の断面図である。 図２Ｊ（１）のようなプロセスがＤＲＡＭアレイ構造に適用される場合の図２Ｊ（１）に対応する上面図である。 図２Ｊ（２）のようなプロセスがＤＲＡＭアレイ構造に適用される場合の図２Ｊ（２）に対応する上面図である。 本開示の一実施形態による、埋め込みワード線ＤＲＡＭセルのＮＭＯＳトランジスタを形成するために使用される半導体基板の部分構造を示す上面図である。 図３Ａ（１）に表されたような切断線Ｃ３Ａに沿って切断された断面図である。 ゲート凹部が半導体基板内に形成された後の部分構造を示す上面図である。 図３Ｂ（１）に表されたような切断線Ｃ３Ｂに沿って切断された断面図である。 複数のチャンネル領域がそれぞれ、ゲート凹部内に形成された後の部分構造を示す上面図である。 図３Ｃ（１）に表されたような切断線Ｃ３Ｃに沿って切断された断面図である。 ゲート誘電体層がゲート凹部内に形成された後の部分構造を示す上面図である。 図３Ｄ（１）に表されたような切断線Ｃ２Ｄに沿って切断された断面図である。 複数のゲート導電領域がそれぞれ、ゲート凹部内に形成された後の部分構造を示す上面図である。 図３Ｅ（１）に表されたような切断線Ｃ３Ｅに沿って切断された断面図である。 ゲート凹部の最上部を充填するために誘電体材料が形成された後の部分構造を示す上面図である。 図３Ｆ（１）に表されたような切断線Ｃ３Ｆに沿って切断された断面図である。 窒化物ハードマスク層が除去され、および、誘電体ゲートキャップがゲート導電領域上に形成された後の部分構造を示す上面図である。 図３Ｇ（１）に表されたような切断線Ｃ３Ｇに沿って切断された断面図である。 第１の凹部、第２の凹部、および第３の凹部が半導体基板内に形成された後の部分構造を示す上面図である。 図３Ｈ（１）に表されたような切断線Ｃ３Ｈに沿って切断された断面図である。 第１の導電領域、第２の導電領域、および第３の導電領域がそれぞれ、第１の凹部、第２の凹部、および第３の凹部内に形成された後の部分構造を示す上面図である。 図３Ｉ（１）に表されたような切断線Ｃ３Ｉに沿って切断された断面図である。
以下に示されるような実施形態は、減少させられたＧＩＤＬ電流、より小さい閾値電圧変動、およびより低いチャンネル抵抗を有するトランジスタ構造を提供する。これより、それらの構造および配置を示す、以下の実施形態を参照しながら、より具体的に、本開示を説明する。
留意すべき点は、本開示の好ましい実施形態の以下の説明が、例証および説明の目的のみで本明細書中に提示されていることである。網羅的であることも、開示されたまさにその形態に限定されることも意図されるものでない。さらに、具体的に例証していない、本開示の実施形態を実現するための他の特徴、構成要素、工程、およびパラメータが存在している場合があることを指摘することが重要である。よって、説明および図面は、制限的な意味合いよりも例証的な意味合いとしてみなされるものである。種々の修正および同様の配置が、本開示の趣旨および範囲内で当業者により、もたらされ得る。さらに、例証は必ずしも縮尺通りに描かれていない場合があり、および、複数の実施形態の同一の構成要素は、同じ参照番号で表される。
以下の実施形態は、半導体デバイス用トランジスタ構造を形成することにより、説明される。本開示の一部の実施形態では、例として採用されたトランジスタ構造は、（限定でないが、）埋め込みワード線ＤＲＡＭセル内で使用されるためのＵ字溝ＮＭＯＳトランジスタであり得、（図示しない）ＰＭＯＳトランジスタ用構造は、ＮＭＯＳトランジスタのものと対比して、逆にドーピングまたは形成された材料を有している以外は同様に導き出され得る。
実施形態１
本開示の一実施形態によれば、少なくとも１つのアクセストランジスタを有する埋め込みワード線ＤＲＡＭセル２０を形成する方法は以下のような工程を含む。
工程Ｓ２１：初期表面を有する半導体基板を準備する。
工程Ｓ２２：半導体基板の初期表面の下にゲート導電領域を形成する。ゲート導電領域２１０Ａを形成することはサブ工程Ｓ２２１～Ｓ２２５を含む。
工程Ｓ２２１：パターニングされた窒化物ハードマスク層を使用して、半導体基板内にゲート凹部を形成する。
工程Ｓ２２２：ゲート凹部内にチャンネル領域を形成する。チャンネル層が（任意的に）半導体基板内のドーピングされた層である。
工程Ｓ２２３：ゲート凹部内にゲート誘電体層を形成する。
工程Ｓ２２４：ゲート凹部内に、ゲート誘電体層により取り囲まれるゲート導電領域を形成する。
工程Ｓ２２５：ゲートキャップ領域を形成する。ならびに、
工程Ｓ２３：導電領域を形成する。第１の導電領域の底壁がゲート導電領域の上壁に揃えられ、または実質的に揃えられる。導電領域を形成する工程は、サブ工程Ｓ２３１～Ｓ２３３を含む。
工程Ｓ２３１：基板の初期表面を露呈させる。
工程Ｓ２３２：露呈された半導体基板をエッチングして、導電領域用凹部を形成する。および、
工程Ｓ２３３：選択的成長法（たとえば、選択的エピタキシ成長（ＳＥＤ）法または原子層堆積（ＡＬＤ）法）により、導電領域を形成する。
工程Ｓ２１に関して、初期表面２０１ａを有する半導体基板２０１を準備する。図２Ａ（１）は、本開示の一実施形態による、埋め込みワード線ＤＲＡＭセルのＮＭＯＳトランジスタを形成するために使用される半導体基板２０１の部分構造を示す上面図である。図２Ａ（２）は、図２Ａ（１）に表されたような切断線Ｃ２Ａに沿って切断された断面図である。
本実施形態では、半導体基板２０１は、ポリシリコン層または非晶質シリコン層などのシリコン層を含む。図２Ａ（１）および図２Ａ（２）に示すように、次いで、少なくとも１つのシャロートレンチアイソレータ（ＳＴＩ）２０２が、半導体基板２０１内に形成されて、ＮＭＯＳトランジスタを形成するための活性エリアを、上記活性エリアがＳＴＩ２０２により取り囲まれるように画定する。パッド酸化物層２０３がＳＴＩ２０２、および半導体基板２０１の初期表面２０１ａ上に形成され、パッド酸化物層２０３はシリコン酸化物、シリコン酸窒化物、またはそれらの組み合わせを含み得る。次いで、深いｎ型ウェル注入、ｐ型ウェル注入、閾値注入、および熱アニーリングプロセスを使用して、（半導体基板２０１内のｐ型ウェル２０４を含む）ＤＲＡＭアレイセルウェルプロファイルを形成する。
工程Ｓ２２に関して、半導体基板２０１の初期表面２０１ａの下のゲート導電領域２１０Ａを形成する。ゲート導電領域２１０Ａを形成する工程は、以下のように説明されるサブ工程Ｓ２２１～Ｓ２２５を含む。
工程Ｓ２２１に関して、窒化物ハードマスク層２０６をパターニングし、および、不必要な材料を除去して、半導体基板２０１内に、（ゲート凹部２０７Ａおよび２０７Ｂなどの）ゲート凹部を形成する。図２Ｂ（１）は、ゲート凹部２０７Ａおよび２０７Ｂが半導体基板２０１内に形成された後の部分構造を示す上面図であり、図２Ｂ（２）は、図２Ｂ（１）に表されたような切断線Ｃ２Ｂに沿って切断された断面図である。
ゲート凹部２０７Ａおよび２０７Ｂを形成することは、以下のような工程を含む。まず、少なくとも１つの開口を有するパターニングされた窒化物ハードマスク層２０６がパッド酸化物層２０３上に形成され、エッチングマスクとして、パターニングされた窒化物ハードマスク層２０６を使用した少なくとも１つのエッチングプロセスが、活性エリア内のゲート凹部２０７Ａおよび２０７Ｂを形成するように、パッド酸化物層２０３の部分および半導体基板２０１の部分を除去するために行われる。
あるいは、信号フォトレジストパターニング（エッチング）プロセスが、活性エリア内のゲート凹部２０７Ａおよび２０７Ｂを画定するように、窒化物ハードマスク層２０６の部分、パッド酸化物層２０３の部分、および半導体基板２０１の部分を除去するために行われる。
工程Ｓ２２２に関して、（ゲート凹部２０７Ａなどの）ゲート凹部内に、（チャンネル領域２０８Ａなどの）チャンネル領域を形成し、チャンネル層２０８Ａが半導体基板２０１内に形成された、ドーピングされた層である。本実施形態では、チャンネル領域２０８Ａおよび２０８Ｂを形成することは、以下のような工程を含む。まず、上面図である図２Ｃ（１）、および図２Ｃ（１）に表されたような切断線Ｃ２Ｃに沿って切断された断面図である図２Ｃ（２）に示すように、ｐ型ドーピングされたポリシリコンプラグ２０８Ｐが、ゲート凹部２０７Ａおよび２０７Ｂを充填するために形成され、次いで、熱アニーリングプロセスが、半導体基板２０１内にドーピングされたチャンネル領域２０８Ａおよび２０８Ｂを形成するように、ｐ型ドーピングされたポリシリコンプラグ２０８Ｐ内に元々ドーピングされたｐ型ドーパント（たとえば、ホウ素）を、ゲート凹部２０７Ａおよび２０７Ｂの底壁２０７Ａｏおよび２０７Ｂｏ並びに側壁２０７Ａｓおよび２０７Ｂｓに染み込ませるために行われる。
工程Ｓ２２３に関して、ゲート凹部２０７Ａおよび２０７Ｂ内にゲート誘電体層２０９を形成する。図２Ｄ（１）は、ゲート誘電体層２０９がゲート凹部２０７Ａおよび２０７Ｂ内に形成された後の部分構造を示す上面図であり、図２Ｄ（２）は、図２Ｄ（１）に表されたような切断線Ｃ２Ｄに沿って切断された断面図である。本実施形態では、ゲート誘電体層２０９を形成することは以下のような工程を含む。まず、ゲート凹部２０７Ａおよび２０７Ｂ内に充填された、ｐ型ドーピングされたポリシリコンプラグ２０８Ｐがエッチングプロセスにより除去され、次いで、熱酸化プロセスが、ゲート凹部２０７Ａならびに２０７Ｂの、底壁２０７Ａｏおよび２０７Ｂｏ上と、側壁２０７Ａｓおよび２０７Ｂｓ上との成長熱ゲート誘電体材料（growth thermal gate dielectric material）に対して行われる。それにより、熱ゲート誘電体材料でできたゲート誘電体層２０９が、ｐ型ドーピングされたシリコンチャンネル層を、外部環境、または汚染物の問題に晒されないように保護し得る。
あるいは、一部の他の実施形態では、ゲート誘電体層２０９は、堆積プロセス（たとえば、低圧化学気相成長法（ＬＰＣＶＤ））により、ゲート凹部２０７Ａならびに２０７Ｂの底壁２０７Ａｏおよび２０７Ｂｏ上と、側壁２０７Ａｓおよび２０７Ｂｓ上とに形成された、（たとえば、二酸化ケイ素または高誘電率（ｈｉｇｈ－ｋ）誘電体材料を含む）誘電体層であり得る。
工程Ｓ２２４に関して、（２０７Ａまたは２０７Ｂなどの）ゲート凹部内に、ゲート誘電体層２０９により取り囲まれるゲート領域を形成する。図２Ｅ（１）は、ゲート導電領域２１０Ａおよび２１０Ｂがそれぞれ、ゲート凹部２０７Ａおよび２０７Ｂ内に形成された後の部分構造を示す上面図であり、図２Ｅ（２）は、図２Ｅ（１）に表されたような切断線Ｃ２Ｅに沿って切断された断面図である。本実施形態では、ゲート導電領域２１０Ａおよび２１０Ｂを形成することは、以下のような工程を含む。まず、ＴｉＮ膜２１１が、堆積プロセス（たとえば、原子層堆積（ＡＬＤ）プロセス）により、ゲート凹部２０７Ａおよび２０７Ｂ内のゲート誘電体層２０９上に形成され、ゲート凹部２０７Ａおよび２０７Ｂの残りの部分には、タングステン２１２が充填される。その後、エッチングバックプロセスが、ゲート凹部２０７Ａおよび２０７Ｂ内に配置された、ＴｉＮ膜２１１、およびタングステン２１２の部分を除去して、残っているＴｉＮ膜２１１およびタングステン２１２の最上部を半導体基板２０１の初期表面２０１ａの下にするように行われる。
それにより、半導体基板２０１の初期表面２０１ａの下にあり、ゲート誘電体層２０９により取り囲まれ、そしてゲート凹部２０７Ａおよび２０７Ｂ内にある、ＴｉＮ膜２１１およびタングステン２１２の残っている部分は、ゲート導電領域２１０Ａおよび２１０Ｂそれぞれとして機能するように組み合わせられ得る。
工程Ｓ２２５に関して、ゲートキャップ領域を形成する。その後、（窒化物などの）ゲートキャップ材料２１４が、ゲート凹部２０７Ａおよび２０７Ｂそれぞれの中に充填されて、ゲート導電領域２１０Ａおよび２１０Ｂを保護する。本実施形態では、ゲートキャップ材料２１４が、窒化物を堆積してゲート凹部２０７Ａおよび２０７Ｂの最上部を充填し、および、窒化物ハードマスク層２０６をストップ層として使用して、堆積されたゲートキャップ２１４を（たとえば、ＣＭＰ技術を使用して）平坦化することにより形成され、図２Ｆ（１）は、ゲート凹部２０７Ａおよび２０７Ｂの最上部を充填するために誘電体材料２１４が形成された後の部分構造を示す上面図であり、図２Ｆ（２）は、図２Ｆ（１）に表されたような切断線Ｃ２Ｆに沿って切断された断面図である。
次に、工程Ｓ２３に関して、導電領域を形成する。導電領域の底壁がゲート導電領域の上壁に揃えられ、または実質的に揃えられる。導電領域を形成することは、以下のように説明されるサブ工程Ｓ２３１～Ｓ２３４を含む。
工程Ｓ２３１に関して、基板の初期表面を露呈させる。その後、窒化物ハードマスク層２０６、誘電体材料２１４の部分、およびパッド酸化物層２０３が、ＳＴＩ２０２および活性エリア領域（または基板の初期表面）を露呈させるためにエッチングまたは除去され、ならびに、残っている誘電体ゲートキャップ２１４Ａおよび２１４Ｂは、なお、ゲート導電領域２１０Ａおよび２１０Ｂの最上部上にあって、環境に対して露呈させられることからゲート導電領域２１０Ａおよび２１０Ｂを保護する。ここで、図２Ｇ（１）は、基板の初期表面が露呈された後の部分構造を示す上面図であり、図２Ｇ（２）は、図２Ｇ（１）に表されたような切断線Ｃ２Ｇに沿って切断された断面図である。
工程Ｓ２３２に関して、半導体基板２０１をエッチングして、導電領域用の（第１の凹部２１６Ａを含む）凹部を形成する。図２Ｈ（１）が、第１の凹部２１６Ａ、第２の凹部２１６Ｂ、および第３の凹部２１６Ｃが半導体基板２０１内に形成された後の部分構造を示す上面図であり、図２Ｈ（２）が、図２Ｈ（１）に表されたような切断線Ｃ２Ｈに沿って切断された断面図である。
本実施形態では、エッチングマスクとして、ＳＴＩ、ゲート誘電体層２０９、ならびに、誘電体ゲートキャップ２１４Ａおよび２１４Ｂの組み合わせを使用したエッチングプロセスが、（チャンネル領域２０８Ａおよび２０８Ｂの最上部を含む）活性エリア内の半導体基板２０１の露呈させられた部分を除去して、第１の凹部２１６Ａ、第２の凹部２１６Ｂ、および第３の凹部２１６Ｃを形成するために行われる。ここで、第１の凹部２１６Ａおよび第２の凹部２１６Ｂが、誘電体ゲートキャップ２１４Ａの２つの相反する側に形成され、第２の凹部２１６Ｂおよび第３の凹部２１６Ｃが、誘電体ゲートキャップ２１４Ｂの２つの相反する側に形成される。
第１の凹部２１６Ａ、第２の凹部２１６Ｂ、および第３の凹部２１６Ｃを形成するためのエッチングプロセスが、第１の凹部２１６Ａならびに第２の凹部２１６Ｂの底面２１６Ａｏおよび２１６Ｂｏをゲート導電領域２１０Ａの上壁２１０Ａｔと揃え、または実質的に揃え、第２の凹部２１６Ｂならびに第３の凹部２１６Ｃの底面２１６Ｂｏおよび２１６Ｃｏをゲート導電領域２１０Ｂの上壁２１０Ｂｔと揃え、または実質的に揃えるために、適切な凹部深さＨ２において停止すべきであることに留意されたい。
たとえば、適切な凹部深さＨ２は、シリコンの半導体基板２０１、ＳＴＩ酸化物２０２、ならびに、窒化物の誘電体ゲートキャップ２１４Ａおよび２１４Ｂについての、異なるエッチング速度選択性を考慮に入れることにより、十分に制御され得る。本開示の一部の実施形態では、適切な凹部深さＨ２は約５０ｎｍである場合があり、第１の凹部２１６Ａ、第２の凹部２１６Ｂ、ならびに第３の凹部２１６Ｃの底面２１６Ａｏ、２１６Ｂｏ、および２１６Ｃｏは、誘電体ゲートキャップ２１４Ａおよび２１４Ｂの底縁に揃えられ得る。さらに、図２Ｈ（２）に示すように、チャンネル層２０８Ａまたは２０８Ｂの一端子の上面は、基板の表面（たとえば、表面２１６Ａｏ、２１６Ｂｏ、または２１６Ｃｏ）と揃えられ、または実質的に揃えられる。
工程Ｓ２３３に関して、選択的成長法により、導電領域を形成する。図２Ｉ（１）は、第１の導電領域２１３Ａ、第２の導電領域２１３Ｂ、および第３の導電領域２１３Ｃがそれぞれ、第１の凹部２１６Ａ、第２の凹部２１６Ｂ、および第３の凹部２１６Ｃ内に形成された後の部分構造を示す上面図であり、図２Ｉ（２）は、図２Ｉ（１）に表されたような切断線Ｃ２Ｉに沿って切断された断面図である。
第１の導電領域２１３Ａ、第２の導電領域２１３Ｂ、および第３の導電領域２１３Ｃを形成することは、以下のような工程を含む。まず、ＳＥＧプロセスまたはＡＬＤプロセスなどのシリコン選択的成長プロセスが、第１の凹部２１６Ａ、第２の凹部２１６Ｂ、および第３の凹部２１６Ｃそれぞれから露呈させられた、半導体２０１の部分上に、ｎ型の低度にドーピングされた（ｎ＿ＬＤＤ）領域２１７Ａ、２１７Ｂ、および２１７Ｃを形成するために行われる。別のシリコン選択的成長プロセス（たとえば、ＳＥＧプロセス、またはＡＬＤプロセス）が、次いで、高度にドーピングされた（Ｎ＋）領域２１８Ａ、２１８Ｂ、および２１８Ｃを各ｎ＿ＬＤＤ領域２１７Ａ、２１７Ｂ、および２１７Ｃ上に形成するために行われる。その後、任意の高速熱アニーリング（ＲＴＡ）プロセスが、ｎ＿ＬＤＤ領域２１７Ａ、２１７Ｂ、および２１７Ｃ、ならびに、高度にドーピングされた（Ｎ＋）領域２１８Ａ、２１８Ｂ、および２１８Ｃの活性化ドーピング濃度を高めるために行われる。一実施形態では、高度にドーピングされた（Ｎ＋）領域２１８Ａ、２１８Ｂ、および２１８Ｃそれぞれは、残っているＳＴＩ酸化物２０２の最上部に揃えられた、または実質的に揃えられた上面を有する。図２Ｉ（２）に示すように、第１の導電領域２１３Ａの上壁は、第１の導電領域２１３Ａの隣のシャロートレンチアイソレータ（ＳＴＩ）領域２０２の上壁に揃えられ、または実質的に揃えられるが、ゲート導電領域上のゲートキャップ層２１４Ａの上壁よりも低い。
エッチングプロセスの結果、別の実施形態では、第１の導電領域２１３Ａの底壁とゲート導電領域２１０Ａの上壁との間の、（第１の導電領域２１３Ａの底壁がゲート導電領域２１０Ａの上壁よりも高い場合の）垂直方向ギャップ、または（第１の導電領域２１３Ａの底壁がゲート導電領域２１０Ａの上壁よりも低い場合の）垂直方向の重なりの距離は、３～５ｎｍ未満のような所定の範囲内にある。
ここで、高度にドーピングされた（Ｎ＋）領域２１８Ａおよびｎ＿ＬＤＤ領域２１７Ａはあわせて、第１の導電領域２１３Ａを形成し、高度にドーピングされた（Ｎ＋）領域２１８Ｂおよびｎ＿ＬＤＤ領域２１７Ｂはあわせて、第２の導電領域２１３Ｂを形成し、ならびに、高度にドーピングされた（Ｎ＋）領域２１８Ｃおよびｎ＿ＬＤＤ領域２１７Ｃはあわせて、第３の導電領域２１３Ｃを形成する。シリコン選択的成長技術を使用して第１の導電領域２１３Ａを形成することにより、第１の導電領域２１３Ａの底壁から上壁までのドーピング濃度プロファイルが調節可能であり得る。同様に、第２の導電領域２１３Ｂおよび第３の導電領域２１３Ｃのドーピング濃度プロファイルも調節可能であり得る。
第１の導電領域２１３Ａ、第２の導電領域２１３Ｂ、チャンネル領域２０８Ａ、ゲート導電領域２１０Ａ、およびゲート誘電体層２０９はあわせて、ＮＭＯＳトランジスタ２１を形成し得る。第３の導電領域２１３Ｃ、第２の導電領域２１３Ｂ、チャンネル領域２０８Ｂ、ゲート導電領域２１０Ｂ、およびゲート誘電体層２０９はあわせて、ＮＭＯＳトランジスタ２２を形成し得る。第１の導電領域２１３Ａおよび第２の導電領域２１３Ｂはそれぞれ、ＮＭＯＳトランジスタ２１のソースおよびドレインとして機能し得る。第３の導電領域２１３Ｃおよび第２の導電領域２１３Ｂはそれぞれ、ＮＭＯＳトランジスタ２２のソースおよびドレインとして機能し得る。
下流プロセスの一連の工程が行われた後、埋め込みワード線ＤＲＡＭセル２０を形成する工程が実施され得る。ここで、第１の導電領域２１３Ａ、第２の導電領域２１３Ｂ、および第３の導電領域２１３Ｃはそれぞれ、（図２Ｉ（２）に示すように、）埋め込みワード線ＤＲＡＭセル２０のストレージノード－１、ビット線ＢＬ、およびストレージノード－２に接続され得る。
まとめれば、（図２Ｈ（１）および図２Ｈ（２）に示すように、）シリコン、酸化物、および窒化物についての異なるエッチング選択性を考慮するので、それは、ＮＭＯＳトランジスタ２１ならびに２２のソースまたはドレインが形成された、（第１の凹部２１６Ａ、第２の凹部２１６Ｂ、および第３の凹部２１６Ｃなどの）シリコン凹部のより良好なエッチング制御をもたらし得る。よって、ソース／ドレインの底の高さは、誘電体ゲートキャップの底に（、またはゲート導電領域の上壁に）揃えられ、または実質的に揃えられるように制御されることが可能で、よって、ゲート－ソース／ドレインの重なりによりもたらされるＧＩＤＬ電流が低減され得る。
さらに、新たに設計されたソースまたはドレインのＮ＋領域およびｎ＿ＬＤＤ領域は、（図２Ｉ（１）および図２Ｉ（２）に示すように、）シリコン選択的エピタキシ成長技術により形成されるので、よって、イオン注入プロセスによりもたらされるソースまたはドレイン内の格子損傷は回避され得る。ストレージノード側では、従来の設計と比較すれば、シリコン選択的成長技術により形成された本開示の新たに設計されたＮ＋領域は、より高い活性化ドーピング濃度、および、より低い抵抗を有する。したがって、本開示のこの設計は、従来のセルアクセストランジスタのものに対して、ＮＭＯＳトランジスタ２１および２２のターンオン電流を改善し得る。ＮＭＯＳトランジスタ２１および２２のチャンネルの場合、それは、（図２Ｃ（１）および２Ｃ（２）に示されるように、）ｐ型ドーピングされたポリシリコンプラス熱ドライブイン技術を使用する。それは、チャンネルドーピング均一性を改善することができ、ＮＭＯＳトランジスタ２１および２２の閾値電圧変動を低減させる。
さらに、第１の導電領域２１３Ａ、第２の導電領域２１３Ｂ、および第３の導電領域２１３Ｃを形成する最適なＲＴＡプロセス形態はさらに、ｎ＿ＬＤＤ領域２１７Ａ、２１７Ｂ、および２１７Ｃとゲートとの重なりを実現するためにドライブインプロセスを行う場合があり、ＮＭＯＳトランジスタ２１および２２のソースまたはドレイン抵抗を低減させる。
ストレージノード（第１の導電領域２１３Ａまたは第３の導電領域２１３Ｃ）がＢＬ（第２の導電領域２１３Ｂ）に短絡されることを回避するために、図２Ｈ（２）と同様の図２Ｊ（１）に示された別の実施形態では、残っているシャロートレンチアイソレータ（ＳＴＩ）２０２の上面は、好適なエッチング溶液に基づいて、残っている誘電体ゲートキャップ２１４Ａおよび２１４Ｂの上面よりも少し低い場合がある。図２Ｋ（１）は、そのようなプロセスが、ＤＲＡＭアレイ内に図２Ｊ（１）中の複数の構造が再現されるＤＲＡＭアレイ構造に適用される場合の上面図である。
次いで、図２Ｉ（２）と同様の図２Ｊ（２）に示すように、第１の導電領域２１３Ａ、第２の導電領域２１３Ｂ、および第３の導電領域２１３Ｃは、活性領域内の、露呈されたＳｉに基づいて、第１の凹部２１６Ａ、第２の凹部２１６Ｂ、および第３の凹部２１６Ｃ内に選択的に成長させられる。しかし、第１の導電領域２１３Ａ、第２の導電領域２１３Ｂ、および第３の導電領域２１３Ｃの上面は、ストレージノード１またはストレージノード２がＢＬに短絡されないように、残っているＳＴＩ２０２、残っている誘電体ゲートキャップ２１４Ａおよび２１４Ｂのものよりも低い。図２Ｋ（２）は、そのようなプロセスが、ＤＲＡＭアレイ内に図２Ｊ（２）中の複数の構造が再現されるＤＲＡＭアレイ構造に適用される場合の上面図である。図２Ｊ（２）に示すように、第１の導電領域２１３Ａの上壁は、第１の導電領域２１３Ａの隣のシャロートレンチアイソレータ（ＳＴＩ）領域２０２の上壁よりも低く、さらに、ゲート導電領域上のゲートキャップ層２１４Ａの上壁よりも低い。
実施形態２
本開示の一実施形態によれば、少なくとも１つ（たとえば、ＮＭＯＳトランジスタ３１および３２）を有する埋め込みワード線ＤＲＡＭセル３０を形成する方法は以下のような工程を含む。
工程Ｓ３１：初期表面を有する半導体基板を準備する。
工程Ｓ３２：半導体基板の初期表面の下にゲート導電領域を形成する。ゲート導電領域２１０Ａを形成することはサブ工程Ｓ３２１～Ｓ３２５を含む、
工程Ｓ３２１：パターニングされた窒化物ハードマスク層を使用して、半導体基板内にゲート凹部を形成する。
工程Ｓ３２２：ゲート凹部内にチャンネル領域を形成する。チャンネル層が（任意的に）半導体基板から独立している。
工程Ｓ３２３：ゲート凹部内にゲート誘電体層を形成する。
工程Ｓ３２４：ゲート凹部内に、ゲート誘電体層により取り囲まれるゲート導電領域を形成する。
工程Ｓ３２５：ゲートキャップ領域を形成する。
工程Ｓ３３：導電領域を形成する。第１の導電領域の底壁がゲート導電領域の上壁に揃えられ、または実質的に揃えられる。導電領域を形成する工程は、サブ工程Ｓ３３１～Ｓ３３３を含む。
工程Ｓ３３１：基板の初期表面を露呈させる。
工程Ｓ３３２：露呈された半導体基板をエッチングして、導電領域用凹部を形成する。および
工程Ｓ３３３：選択的成長法（たとえば、選択的エピタキシ成長（ＳＥＤ）法または原子層堆積（ＡＬＤ）法）により、第１の導電領域を形成する。
工程Ｓ３１に関して、：初期表面３０１ａを有する半導体基板３０１を準備する。上面図である図３Ａ（１）、および図３Ａ（１）に表されたような切断線Ｃ３Ａに沿って切断された断面図である図３Ａ（２）に示すように、半導体基板３０１は、ポリシリコン層または非晶質シリコン層などのシリコン層を含む。シャロートレンチアイソレータ（ＳＴＩ）３０２が、半導体基板３０１内に形成されて、ＮＭＯＳトランジスタを形成するための活性エリアを画定し、パッド酸化物層３０３は、活性エリアがＳＴＩ３０２により取り囲まれるように、ＳＴＩ３０２、および半導体基板３０１の初期表面３０１ａ上に形成される。次いで、深いｎ型ウェル注入、ｐ型ウェル注入、閾値注入、および熱アニーリングプロセスを使用して、（半導体基板３０１内のｐ型ウェル３０４を含む）ＤＲＡＭアレイセルウェルプロファイルを形成する。パッド酸化物層３０３は、シリコン酸化物、シリコン酸窒化物、またはそれらの組み合わせを含み得る。
工程Ｓ３２に関して、半導体基板３０１の初期表面３０１ａの下のゲート導電領域３１０Ａを形成する。ゲート導電領域３１０Ａを形成する工程は以下のように説明されるサブ工程Ｓ３２１～Ｓ３２５を含む。
工程Ｓ３２１に関して、窒化物ハードマスク層３０６をパターニングし、および、不必要な材料を除去して、（ゲート凹部３０７Ａおよび３０７Ｂなどの）ゲート凹部を半導体基板３０１内に形成する。図３Ｂ（１）が、ゲート凹部３０７Ａおよび３０７Ｂが半導体基板３０１内に形成された後の部分構造を示す上面図である。図３Ｂ（２）は、図３Ｂ（１）に表されたような切断線Ｃ３Ｂに沿って切断された断面図である。
ゲート凹部３０７Ａおよび３０７Ｂを形成することは以下のような工程を含む。まず、少なくとも１つの開口を有するパターニングされた窒化物ハードマスク層３０６がパッド酸化物層３０３上に形成され、エッチングマスクとして、パターニングされた窒化物ハードマスク層３０６を使用した少なくとも１つのエッチングプロセスが、ゲート凹部３０７Ａおよび３０７Ｂを形成するように、パッド酸化物層３０３の部分および半導体基板３０１の部分を除去するために行われる。
あるいは、信号フォトレジストパターニング（エッチング）プロセスが、活性エリア内のゲート凹部３０７Ａおよび３０７Ｂを画定するように、窒化物ハードマスク層３０６の部分、パッド酸化物層３０３の部分、および半導体基板３０１の部分を除去するために行われる。
工程Ｓ３２２に関して、（ゲート凹部３０７Ａなどの）ゲート凹部内に（チャンネル領域３０８Ａなどの）チャンネル領域を形成し、チャンネル層３０８Ａが、半導体基板３０１から独立している。図３Ｃ（１）は、チャンネル領域３０８Ａおよび３０８Ｂがそれぞれ、ゲート凹部３０７Ａおよび３０７Ｂ内に形成された後の部分構造を示す上面図である。図３Ｃ（２）は、図３Ｃ（１）に表されたような切断線Ｃ３Ｃに沿って切断された断面図である。
本実施形態では、チャンネル領域３０８Ａおよび３０８Ｂを形成することは、ゲート凹部３０７Ａおよび３０７Ｂの、底壁３０７Ａｏおよび３０７Ｂｏ上に、ならびに、側壁３０７Ａｓおよび３０７Ｂｓ上に、ｐ型ドーピングされたポリシリコン層、シリコンゲルマニウム（Ｓｉ1-xＧｅx）層をそれぞれ形成するために、プロセス選択的成長プロセス（たとえば、ＳＥＧプロセス、またはＡＬＤプロセス）を行うことを含む。ここで、チャンネル領域３０８Ａおよび３０８Ｂそれぞれは、独立して半導体基板３０１からゲート凹部３０７Ａまたはゲート凹部３０７Ｂ内に延在している堆積層であり得る。さらに、そうした選択的に成長させられたチャンネル層はチャンネルドーピングの均一性を改善する場合があり、および、選択的エピタキシ成長（ＳＥＧ）ｐ型ドーピングされたＳｉｘＧｅ１－ｘまたは別の高移動度材料により形成された選択的に成長させられたチャンネル層は、チャンネル抵抗を低減させ、および、ターンオン電流を改善し得る。別の実施形態では、チャンネル領域は、ゲート凹部３０７Ａならびに３０７Ｂの、底壁３０７Ａｏおよび３０７Ｂｏ上と、側壁３０７Ａｓおよび３０７Ｂｓ上との、（ＳｉｘＧｅ１－ｘ、シリコンカーバイド（Ｓｉ1-xＣx）、ガリウムヒ素（Ｇａ1-xＡｓx）、またはインジウムヒ素アンチモン（Ｉｎ1-xＡｓxＳｂ）などの）高移動度副層と、高移動度副層の上のＳｉ副層とを含み得る、選択的に成長させられた複合層を備え得る。選択的に成長させられたＳｉ副層は、高移動度副層とゲート酸化物との間の界面トラップ低減のためのキャップ層である。
工程Ｓ３２３に関して、ゲート凹部３０７Ａおよび３０７Ｂ内にゲート誘電体層３０９を形成する。図３Ｄ（１）は、ゲート誘電体層３０９がゲート凹部３０７Ａおよび３０７Ｂ内に形成された後の部分構造を示す上面図である。図３Ｄ（２）は、図３Ｄ（１）に表されたような切断線Ｃ３Ｄに沿って切断された断面図である。ゲート誘電体層３０９を形成することは以下のような工程を含む。まず、熱酸化プロセスが、ゲート凹部３０７Ａならびに３０７Ｂ内の、チャンネル領域３０８Ａおよび３０８Ｂ上の成長熱ゲート誘電体材料に対して行われる。それにより、熱ゲート誘電体材料でできたゲート誘電体層３０９が、ｐ型ドーピングされたシリコン層、または、Ｓｉ1-xＧｅx層を、外部環境、または汚染物の問題に晒されないように保護し得る。
あるいは、一部の他の実施形態では、ゲート誘電体層３０９は、堆積プロセス（たとえば、低圧化学気相成長法（ＬＰＣＶＤ））により、チャンネル領域３０８Ａおよび３０８Ｂ上に形成された、（たとえば、二酸化ケイ素または高誘電率（ｈｉｇｈ－ｋ）誘電体材料を含む）誘電体層であり得る。
ゲート誘電体層３０９が、チャンネル領域３０８Ａおよび３０８Ｂの上面３０８ｔを覆う水平方向延在部３０９ａを含み得ることに留意されたい。
工程Ｓ３２４に関して、ゲート凹部３０７Ａ内に、ゲート誘電体層３０９により取り囲まれるゲート領域を形成する。図３Ｅ（１）は、ゲート導電領域３１０Ａおよび３１０Ｂがそれぞれ、ゲート凹部３０７Ａおよび３０７Ｂ内に形成された後の部分構造を示す上面図である。図３Ｅ（２）は、図３Ｅ（１）に表されたような切断線Ｃ３Ｅに沿って切断された断面図である。本実施形態では、ゲート導電領域３１０Ａおよび３１０Ｂを形成することは、以下のような工程を含む。まず、ＴｉＮ膜３１１が、堆積プロセス（たとえば、原子層堆積（ＡＬＤ）プロセス）により、ゲート凹部３０７Ａおよび３０７Ｂ内のゲート誘電体層３０９上に形成され、ゲート凹部３０７Ａおよび３０７Ｂの残りの部分には、タングステン３１２が充填される。その後、エッチングバックプロセスが、ゲート凹部３０７Ａおよび３０７Ｂ内に配置された、ＴｉＮ膜３１１およびタングステン３１２の部分を除去して、残っているＴｉＮ膜３１１およびタングステン３１２の最上部を半導体基板３０１の初期表面３０１ａの下にするように行われる。
それにより、半導体基板３０１の初期表面３０１ａの下にあり、ゲート誘電体層３０９により取り囲まれ、そしてゲート凹部３０７Ａおよび３０７Ｂ内にある、ＴｉＮ膜３１１およびタングステン３１２の残っている部分は、ゲート導電領域３１０Ａおよび３１０Ｂそれぞれとして機能するように組み合わせられ得る。
工程Ｓ３２５に関して、ゲートキャップ領域を形成する。その後、（窒化物などの）ゲートキャップ材料３１４が、ゲート凹部３０７Ａおよび３０７Ｂそれぞれの中に充填されて、ゲート導電領域３１０Ａおよび３１０Ｂを保護する。本実施形態では、ゲートキャップ材料３１４が、窒化物を堆積してゲート凹部３０７Ａおよび３０７Ｂの最上部を充填し、および、窒化物ハードマスク層３０６をストップ層として使用して、堆積されたゲートキャップ材料３１４を（たとえば、ＣＭＰ技術を使用して）平坦化することにより形成され、図３Ｆ（１）は、ゲート凹部３０７Ａおよび３０７Ｂを充填するために誘電体材料３１４が形成された後の部分構造を示す上面図であり、図３Ｆ（２）は、図３Ｆ（１）に表されたような切断線Ｃ３Ｆに沿って切断された断面図である。
次に、工程Ｓ３３に関して、導電領域を形成する。導電領域の底壁がゲート導電領域の上壁に揃えられ、または実質的に揃えられる。導電領域を形成することは、以下のように説明されるサブ工程Ｓ３３１～Ｓ３３３を含む。
工程Ｓ３３１に関して、基板の初期表面を露呈させる。その後、窒化物ハードマスク層３０６、誘電体材料３１４の部分、およびパッド酸化物層３０３が、ＳＴＩ３０２および活性エリア領域（または基板の初期表面）を露呈させるためにエッチングまたは除去され、ならびに、残っている誘電体ゲートキャップ３１４Ａおよび３１４Ｂは、なお、ゲート導電領域３１０Ａおよび３１０Ｂの最上部上にあって、環境に対して露呈させられることからゲート導電領域３１０Ａおよび３１０Ｂを保護する。ここで、図３Ｇ（１）は、基板の初期表面が露呈された後の部分構造を示す上面図であり、図３Ｇ（２）は、図３Ｇ（１）に表されたような切断線Ｃ３Ｇに沿って切断された断面図である。
工程Ｓ３３２に関して、半導体基板３０１をエッチングして、（第１の凹部３１６Ａを含む）凹部を形成する。図３Ｈ（１）は、第１の凹部３１６Ａ、第２の凹部３１６Ｂ、および第３の凹部３１６Ｃが半導体基板３０１内に形成された後の部分構造を示す上面図であり、図３Ｈ（２）は、図３Ｈ（１）に表されたような切断線Ｃ３Ｈに沿って切断された断面図である。
本実施形態では、エッチングマスクとして、ＳＴＩ３０２、ゲート誘電体層３０９、ならびに、誘電体ゲートキャップ３１４Ａおよび３１４Ｂの組み合わせを使用したエッチングプロセスが、（チャンネル領域３０８Ａおよび３０８Ｂの最上部を含む）活性エリア内の半導体基板３０１の露呈させられた部分を除去して、第１の凹部３１６Ａ、第２の凹部３１６Ｂ、および第３の凹部３１６Ｃを形成するために行われる。ここで、第１の凹部３１６Ａおよび第２の凹部３１６Ｂが、誘電体ゲートキャップ３１４Ａの２つの相反する側に形成され、第２の凹部３１６Ｂおよび第３の凹部３１６Ｃが、誘電体ゲートキャップ３１４Ｂの２つの相反する側に形成される。
第１の凹部３１６Ａ、第２の凹部３１６Ｂ、および第３の凹部３１６Ｃを形成するためのエッチングプロセスが、第１の凹部３１６Ａならびに第２の凹部３１６Ｂの底３１６Ａｏおよび３１６Ｂｏをゲート導電領域３１０Ａの上壁３１０Ａｔと揃え、または実質的に揃え、第２の凹部３１６Ｂならびに第３の凹部３１６Ｃの底３１６Ｂｏおよび３１６Ｃｏをゲート導電領域３１０Ｂの上壁３１０Ｂｔと揃え、または実質的に揃えるために、適切な凹部深さＨ３において停止すべきであることに留意されたい。
たとえば、適切な凹部深さＨ３は、シリコンの半導体基板３０１、ＳＴＩ酸化物３０３、ならびに、窒化物の誘電体ゲートキャップ３１４Ａおよび３１４Ｂについての、異なるエッチング速度選択性を考慮に入れることにより、十分に制御され得る。本開示の一部の実施形態では、適切な凹部深さＨ３は約５０ｎｍである場合があり、第１の凹部３１６Ａ、第２の凹部３１６Ｂ、ならびに第３の凹部３１６Ｃの底３１６Ａｏ、３１６Ｂｏ、および３１６Ｃｏは、誘電体ゲートキャップ３１４Ａおよび３１４Ｂの底縁に揃えられ得る。さらに、図３Ｈ（２）に示すように、チャンネル層３０８Ａまたは３０８Ｂの一端子の上面は、基板の表面（たとえば、表面３１６Ａｏ、３１６Ｂｏ、または３１６Ｃｏ）と揃えられ、または実質的に揃えられる。
工程Ｓ３３３に関して、選択的成長法により、第１の導電領域３１３Ａを形成する。図３Ｉ（１）は、第１の導電領域３１３Ａ、第２の導電領域３１３Ｂ、および第３の導電領域３１３Ｃがそれぞれ、第１の凹部３１６Ａ、第２の凹部３１６Ｂ、および第３の凹部３１６Ｃ内に形成された後の部分構造を示す上面図であり、図３Ｉ（２）は、図３Ｉ（１）に表されたような切断線Ｃ３Ｉに沿って切断された断面図である。
第１の導電領域３１３Ａ、第２の導電領域３１３Ｂ、および第３の導電領域３１３Ｃを形成することは、以下のような工程を含む。まず、ＳＥＧプロセスまたはＡＬＤプロセスなどのシリコン選択的成長プロセスが、第１の凹部３１６Ａ、第２の凹部３１６Ｂ、および第３の凹部３１６Ｃから露呈させられた、半導体３０１の部分上に、ｎ型の低度にドーピングされた（ｎ＿ＬＤＤ）領域３１７Ａ、３１７Ｂ、および３１７Ｃを形成するために行われる。別のシリコン選択的成長プロセス（たとえば、ＳＥＧプロセス、またはＡＬＤプロセス）が、次いで、各ｎ＿ＬＤＤ領域３１７Ａ、３１７Ｂ、および３１７Ｃ上に、高度にドーピングされた（Ｎ＋）領域３１８Ａ、３１８Ｂ、および３１８Ｃを形成するために行われる。その後、任意の高速熱アニーリング（ＲＴＡ）プロセスが、ｎ＿ＬＤＤ領域３１７Ａ、３１７Ｂ、および３１７Ｃ、ならびに、高度にドーピングされた（Ｎ＋）領域３１８Ａ、３１８Ｂ、および３１８Ｃの活性化ドーピング濃度を高めるために行われる。一実施形態では、高度にドーピングされた（Ｎ＋）領域３１８Ａ、３１８Ｂ、および３１８Ｃそれぞれは、残っているＳＴＩ酸化物３０２の最上部に揃えられた、または実質的に揃えられた上面を有する。
ここで、高度にドーピングされた（Ｎ＋）領域３１８Ａおよびｎ＿ＬＤＤ領域３１７Ａはあわせて、第１の導電領域３１３Ａを形成し、高度にドーピングされた（Ｎ＋）領域３１８Ｂおよびｎ＿ＬＤＤ領域３１７Ｂはあわせて、第２の導電領域３１３Ｂを形成し、および高度にドーピングされた（Ｎ＋）領域３１８Ｃおよびｎ＿ＬＤＤ領域３１７Ｃはあわせて、第３の導電領域３１３Ｃを形成する。シリコン選択的成長技術を使用して第１の導電領域３１３Ａを形成することにより、第１の導電領域３１３Ａの底壁から上壁までのドーピング濃度プロファイルが調節可能であり得る。同様に、第２の導電領域３１３Ｂおよび第３の導電領域３１３Ｃのドーピング濃度プロファイルも調節可能であり得る。
第１の導電領域３１３Ａ、第２の導電領域３１３Ｂ、チャンネル領域３０８Ａ、ゲート導電領域３１０Ａ、およびゲート誘電体層３０９はあわせて、ＮＭＯＳトランジスタ３１を形成し得る。第３の導電領域３１３Ｃ、第２の導電領域３１３Ｂ、チャンネル領域３０８、ゲート導電領域３１０Ｂ、およびゲート誘電体層３０９はあわせて、ＮＭＯＳトランジスタ３２を形成し得る。第１の導電領域３１３Ａおよび第２の導電領域３１３Ｂはそれぞれ、ＮＭＯＳトランジスタ３１のソースおよびドレインとして機能し得る。第３の導電領域３１３Ｃおよび第２の導電領域３１３Ｂはそれぞれ、ＮＭＯＳトランジスタ３２のソースおよびドレインとして機能し得る。
下流プロセスの一連の工程が行われた後、埋め込みワード線ＤＲＡＭセル３０を形成する工程が実施され得る。ここで、第１の導電領域３１３Ａ、第２の導電領域３１３Ｂ、および第３の導電領域３１３Ｃはそれぞれ、（図３Ｉ（２）に示すように、）埋め込みワード線ＤＲＡＭセル３０のストレージノード－１、ビット線ＢＬ、およびストレージノード－２に接続され得る。
前述したように、（図３Ｈ（１）および図３Ｈ（２）に示すように、）シリコン、酸化物、および窒化物についての異なるエッチング選択性を考慮するので、それは、ＮＭＯＳトランジスタ３１ならびに３２のソースまたはドレインが形成された、（第１の凹部３１６Ａ、第２の凹部３１６Ｂ、および第３の凹部３１６Ｃなどの）シリコン凹部のより良好なエッチング制御をもたらし得る。よって、ソース／ドレインの底の高さは、誘電体ゲートキャップの底に（、またはゲート導電領域の上壁に）揃えられ、または実質的に揃えられるように制御されることが可能で、よって、ゲート－ソース／ドレインの重なりによりもたらされるＧＩＤＬ電流が低減され得る。
さらに、新たに設計されたソースまたはドレインのＮ＋領域およびｎ＿ＬＤＤ領域は、（図３Ｉ（１）および図３Ｉ（２）に示すように、）シリコン選択的エピタキシ成長技術により形成されるので、よって、イオン注入プロセスによりもたらされるソースまたはドレイン内の格子損傷は回避され得る。ストレージノード側では、従来の設計と比べて、シリコン選択的成長技術により形成された本開示の新たに設計されたＮ＋領域は、より高い活性化ドーピング濃度、および、より低い抵抗を有する。したがって、本開示のこの設計は、従来のセルアクセストランジスタのものよりも、ＮＭＯＳトランジスタ３１および３２のターンオン電流を改善し得る。ＮＭＯＳトランジスタ３１および３２のチャンネルに対して、それは、（図３Ｃ（１）および３Ｃ（２）に示されるような、）ＳＥＧドーピングされたｐ型ポリシリコンを使用してチャンネルドーピング均一性を改善し、且つ、ＮＭＯＳトランジスタ３１および３２の閾値電圧変動を低減させる。
さらに、図３Ｉ（２）に示すように、ゲート誘電体層３０９（熱酸化物）は、ドレイン／ソース領域が窒化物誘電体ゲートキャップ３１４Ａおよび３１４Ｂから離間してＧＩＤＬ問題をさらに低減させるように、ドレイン／ソース領域の上面を覆う水平方向延在部３０９ａを含む。
さらに、第１の導電領域３１３Ａ、第２の導電領域３１３Ｂ、および第３の導電領域３１３Ｃを形成する最適なＲＴＡプロセス形態はさらに、ｎ＿ＬＤＤ領域３１７Ａ、３１７Ｂ、および３１７Ｃとゲートとの重なりを実現するためにドライブインプロセスを行う場合もあり、ＮＭＯＳトランジスタ３１および３２のソースまたはドレイン抵抗を低減させる。
本開示は、実施例により、および（複数の）例示的な実施形態に関して、説明されたが、本開示がそれらに限定されるものでないことは理解されるべきである。一方、それは、種々の修正と、同様の配置および手順とを網羅することが意図されており、従って、添付された請求項の範囲には、そうした修正、ならびに同様の配置および手順すべてを包含するように、最も広い解釈が与えられるべきである。

Claims (19)

  1. 基板、
    ゲート導電領域であって、前記ゲート導電領域の少なくとも一部分が前記基板の表面の下に配置されたゲート導電領域、
    前記ゲート導電領域の底壁および側壁を取り囲むゲート誘電体層、ならびに
    第１の導電領域
    を備えており、前記第１の導電領域の底壁が、前記ゲート導電領域の上壁に、揃えられ、または実質的に揃えられており、
    前記第１の導電領域の前記底壁から前記第１の導電領域の上壁までのドーピング濃度が調節可能であり、
    調節可能な前記ドーピング濃度を有する前記第１の導電領域が、前記基板から独立している、トランジスタ構造。
  2. 前記第１の導電領域の上壁が、前記第１の導電領域の隣のシャロートレンチアイソレータ（ＳＴＩ）領域の上壁に、揃えられ、または実質的に揃えられているが、前記ゲート導電領域上のゲートキャップ層の上壁よりも低い、請求項１に記載のトランジスタ構造。
  3. 前記基板がシリコン基板であり、および、調節可能な前記ドーピング濃度を有する前記第１の導電領域が、選択的成長プロセスによって形成されている、請求項１に記載のトランジスタ構造。
  4. 前記ゲート誘電体層を取り囲むチャンネル層をさらに備えており、前記チャンネル層が前記基板から独立している、請求項１に記載のトランジスタ構造。
  5. 前記チャンネル層が、ドーピングされたシリコン層である、請求項４に記載のトランジスタ構造。
  6. 前記チャンネル層が、ドーピングされたシリコンゲルマニウム（Ｓｉ1-xＧｅx）層である、請求項４に記載のトランジスタ構造。
  7. 前記基板がシリコン基板であり、および、前記チャンネル層が選択的成長プロセスによって形成されている、請求項４に記載のトランジスタ構造。
  8. 前記ゲート誘電体層が、前記第１の導電領域の上壁を覆う水平方向延在部を含む、請求項４に記載のトランジスタ構造。
  9. 前記チャンネル層の一端子の上面が、前記基板の前記表面に、揃えられ、または実質的に揃えられている、請求項８に記載のトランジスタ構造。
  10. 前記ゲート導電領域が、タングステンプラグ、および前記タングステンプラグを取り囲む窒化チタン（ＴｉＮ）層を含む、請求項８に記載のトランジスタ構造。
  11. 前記ゲート誘電体層を取り囲むチャンネル層をさらに備えており、前記チャンネル層が、前記基板内のドーピングされた層である、請求項１に記載のトランジスタ構造。
  12. 基板、
    ゲート導電領域であって、前記ゲート導電領域の少なくとも一部分が前記基板の表面の下に配置されたゲート導電領域、
    前記ゲート導電領域の底壁および側壁を取り囲むゲート誘電体層、ならびに
    前記ゲート導電領域に隣接していて前記基板から独立している第１の導電領域、
    を備えており、前記第１の導電領域の底壁と、前記ゲート導電領域の上壁との間の垂直方向ギャップまたは垂直方向の重なりの距離が５ｎｍよりも小さい、トランジスタ構造。
  13. 前記第１の導電領域の前記底壁から前記第１の導電領域の上壁までのドーピング濃度が垂直方向に調節可能である、請求項１２に記載のトランジスタ構造。
  14. 前記基板がシリコン基板であり、および、垂直方向に調節可能な前記ドーピング濃度を有する前記第１の導電領域が、選択的成長プロセスによって形成されている、請求項１３に記載のトランジスタ構造。
  15. 基板、
    ゲート導電領域であって、前記ゲート導電領域の少なくとも一部分が前記基板の表面の下に配置されたゲート導電領域、
    前記ゲート導電領域の底壁および側壁を取り囲むゲート誘電体層、
    前記ゲート誘電体層を取り囲むチャンネル層、および
    前記チャンネル層に接触している第１の導電領域、
    を備えており、前記チャンネル層が、複合層であって前記基板から独立している、トランジスタ構造。
  16. 前記複合層が、高移動度副層、および前記高移動度副層の上のシリコン副層を含む、請求項１５に記載のトランジスタ構造。
  17. 前記高移動度副層が、ドーピングされた、Ｓｉ1-xＧｅx、Ｓｉ1-xＣx、Ｇａ1-x、またはＩｎ1-xＡｓxＳｂ層である、請求項１６に記載のトランジスタ構造。
  18. 基板、
    ゲート導電領域であって、前記ゲート導電領域の少なくとも一部分が前記基板の表面の下に配置されたゲート導電領域、
    前記ゲート導電領域の底壁および側壁を取り囲むゲート誘電体層、および
    第１の導電領域、
    を備えており、前記第１の導電領域の上壁が、前記第１の導電領域の隣のシャロートレンチアイソレータ（ＳＴＩ）領域の上壁よりも低く、且つ、前記ゲート導電領域上のゲートキャップ層の上壁よりも低く、
    前記第１の導電領域が、前記基板から独立している、トランジスタ構造。
  19. 前記第１の導電領域の底壁が、前記ゲート導電領域の上壁に、揃えられ、または実質的に揃えられている、請求項１８に記載のトランジスタ構造。
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