JP7555860B2 - エッチング方法 - Google Patents

エッチング方法 Download PDF

Info

Publication number
JP7555860B2
JP7555860B2 JP2021044887A JP2021044887A JP7555860B2 JP 7555860 B2 JP7555860 B2 JP 7555860B2 JP 2021044887 A JP2021044887 A JP 2021044887A JP 2021044887 A JP2021044887 A JP 2021044887A JP 7555860 B2 JP7555860 B2 JP 7555860B2
Authority
JP
Japan
Prior art keywords
layer
region
main surface
substrate
openings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021044887A
Other languages
English (en)
Other versions
JP2022144046A (ja
Inventor
光雄 佐野
進 小幡
和人 樋口
尚之 田嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2021044887A priority Critical patent/JP7555860B2/ja
Priority to TW110129765A priority patent/TWI808465B/zh
Priority to KR1020210110813A priority patent/KR102543387B1/ko
Priority to CN202111002368.8A priority patent/CN115116840B/zh
Priority to US17/473,418 priority patent/US11901185B2/en
Priority to FR2110161A priority patent/FR3120984B1/fr
Publication of JP2022144046A publication Critical patent/JP2022144046A/ja
Application granted granted Critical
Publication of JP7555860B2 publication Critical patent/JP7555860B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/64—Wet etching of semiconductor materials
    • H10P50/642—Chemical etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/64—Wet etching of semiconductor materials
    • H10P50/642—Chemical etching
    • H10P50/644—Anisotropic liquid etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1603—Process or apparatus coating on selected surface areas
    • C23C18/1605—Process or apparatus coating on selected surface areas by masking
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/42—Coating with noble metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/043—Manufacture or treatment of capacitors having no potential barriers using patterning processes to form electrode extensions, e.g. etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials
    • H10P50/692—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials characterised by their composition, e.g. multilayer masks or materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
    • H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials
    • H10P50/693—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane
    • H10P50/695—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks or sidewalls or to modify the mask

Landscapes

  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrochemistry (AREA)
  • Mechanical Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Magnetic Heads (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Chemically Coating (AREA)
  • ing And Chemical Polishing (AREA)
  • Electroplating Methods And Accessories (AREA)

Description

本発明の実施形態は、エッチング方法に関する。
ＭａｃＥｔｃｈ（Metal-Assisted Chemical Etching）法は、貴金属を触媒として用いて、半導体表面をエッチングする方法である。ＭａｃＥｔｃｈ法によれば、例えば、高アスペクト比の凹部を半導体基板に形成することができる。
特表２０１３－５２７１０３号公報 特開２０１１－１０１００９号公報
本発明が解決しようとする課題は、触媒を使用したエッチングにおいて、加工不良を生じ難くすることである。
一側面によれば、半導体材料を含み、一方の主面が互いに隣接した第１領域及び第２領域を有する基板上に、前記第１領域及び前記第２領域を被覆し、前記第１領域を被覆した部分に複数の開口が又は複数の島状部を規定する１以上の開口が設けられ、前記第２領域を被覆した部分は連続膜である第１層を形成することと、貴金属を含んだ触媒層を、めっき法により、前記主面のうち前記複数の開口又は前記１以上の開口内で露出した部分の上に形成することと、前記触媒層のうち前記第１領域と前記第２領域との境界に隣接した部分を被覆し、前記触媒層のうち前記境界から離間した部分を露出させた第２層を形成することと、前記触媒層及び前記第２層の存在下、酸化剤と弗化水素とを含んだエッチング剤で、前記基板をエッチングすることとを含んだエッチング方法が提供される。
他の側面によれば、半導体材料を含み、一方の主面が互いに隣接した第１領域及び第２領域を有する基板上に、前記第１領域を被覆し、複数の開口が又は複数の島状部を規定する１以上の開口が設けられた第１部分と、前記第２領域を被覆した連続膜である第２部分とを含んだマスク層であって、前記第１領域と前記第２領域との境界に隣接した位置における前記第２部分の前記主面を基準とした高さは、前記第１部分の前記主面を基準とした高さと比較してより大きいマスク層を形成することと、貴金属を含んだ触媒層を、めっき法により、前記主面のうち前記複数の開口又は前記１以上の開口内で露出した部分の上に形成することと、前記触媒層及び前記マスク層の存在下、酸化剤と弗化水素とを含んだエッチング剤で、前記基板をエッチングすることとを含んだエッチング方法が提供される。
第１及び第２実施形態に係る方法によって製造可能なコンデンサの一例を示す上面図。 図１に示すコンデンサのＩＩ－ＩＩ線に沿った断面図。 第１実施形態に係るコンデンサの製造方法における一工程を示す断面図。 第１実施形態に係るコンデンサの製造方法における他の工程を示す断面図。 図４の工程によって得られる構造を示す上面図。 第１実施形態に係るコンデンサの製造方法における更に他の工程を示す断面図。 第１実施形態に係るコンデンサの製造方法における更に他の工程を示す断面図。 図７の工程によって得られる構造を示す上面図。 第１実施形態に係るコンデンサの製造方法における更に他の工程を示す断面図。 第１実施形態に係るコンデンサの製造方法における更に他の工程を示す断面図。 図９及び図１０の工程によって得られる構造を示す断面図。 第２層を省略した場合に得られる構造の一例を示す電子顕微鏡写真。 第２層を設けた場合に得られる構造の一例を示す電子顕微鏡写真。 第２実施形態に係るコンデンサの製造方法における一工程を示す断面図。 図１４の工程によって得られる構造を示す上面図。 第２実施形態に係るコンデンサの製造方法における他の工程を示す断面図。 第２実施形態に係るコンデンサの製造方法における更に他の工程を示す断面図。 第２実施形態に係るコンデンサの製造方法の変形例を示す断面図。
以下、実施形態について、図面を参照しながら詳細に説明する。なお、同様又は類似した機能を発揮する構成要素には全ての図面を通じて同一の参照番号を付し、重複する説明は省略する。
＜第１実施形態＞
第１実施形態に係るエッチング方法は、半導体材料を含み、一方の主面が互いに隣接した第１領域及び第２領域を有する基板上に、前記第１領域及び前記第２領域を被覆し、前記第１領域を被覆した部分に複数の開口が又は複数の島状部を規定する１以上の開口が設けられ、前記第２領域を被覆した部分は連続膜である第１層を形成することと、貴金属を含んだ触媒層を、めっき法により、前記主面のうち前記複数の開口又は前記１以上の開口内で露出した部分の上に形成することと、前記触媒層のうち前記第１領域と前記第２領域との境界に隣接した部分を被覆し、前記触媒層のうち前記境界から離間した部分を露出させた第２層を形成することと、前記触媒層及び前記第２層の存在下、酸化剤と弗化水素とを含んだエッチング剤で、前記基板をエッチングすることとを含む。
第１実施形態に係る構造体の製造方法は、上記エッチング方法により、前記基板に１以上の凹部を形成することを含む。
第１実施形態に係る半導体装置の製造方法は、上記エッチング方法により、前記基板に１以上の凹部を形成することと、前記１以上の凹部の側壁上に下部電極を形成することと、前記下部電極上に誘電体層を形成することと、前記誘電体層上に上部電極を形成することとを含む。
以下、上記のエッチング方法を利用して、構造体として、半導体装置の一例であるコンデンサを製造する方法について記載する。
図１及び図２に、第１実施形態に係る方法によって製造可能なコンデンサの一例を示す。
図１及び図２に示すコンデンサ１は、図２に示すように、導電基板ＣＳと、導電層２０ｂと、誘電体層３０とを含んでいる。
なお、各図において、Ｘ方向は導電基板ＣＳの主面に平行な方向であり、Ｙ方向は導電基板ＣＳの主面に平行であり且つＸ方向に垂直な方向である。また、Ｚ方向は、導電基板ＣＳの厚さ方向、即ち、Ｘ方向及びＹ方向に垂直な方向である。
導電基板ＣＳは、シリコンなどの半導体材料を含んでいる。導電基板ＣＳは、少なくとも導電層２０ｂと向き合った表面が導電性を有している基板である。導電基板ＣＳの少なくとも一部は、コンデンサの下部電極としての役割を果たす。
導電基板ＣＳは、第１主面Ｓ１と、第２主面Ｓ２と、第１主面Ｓ１の縁から第２主面Ｓ２の縁まで延びた端面とを有している。ここでは、導電基板ＣＳは、扁平な略直方体形状を有している。導電基板ＣＳは、他の形状を有していてもよい。
第１主面Ｓ１、ここでは導電基板ＣＳの上面は、第１領域Ａ１と第２領域Ａ２とを含んでいる。第１領域Ａ１は、導電基板ＣＳのうち後述する凹部ＴＲが設けられた部分に相当している。第２領域Ａ２は、第１領域Ａ１と高さが等しい。第２領域Ａ２は、第１領域Ａ１と隣接している。ここでは、第１領域Ａ１は矩形形状を有しており、第２領域Ａ２は第１領域Ａ１を取り囲んでいる。
導電基板ＣＳのうち第１領域Ａ１に対応した部分には、一方向に伸びた形状を各々が有し、幅方向に配列した複数の凹部ＴＲが設けられている。凹部ＴＲは、第１領域Ａ１において開口している。凹部ＴＲは、互いから離間している。ここでは、凹部ＴＲは、Ｙ方向に各々が伸び、Ｘ方向に配列した複数のトレンチである。
導電基板ＣＳのうち、隣り合った凹部ＴＲの一方と他方とに挟まれた部分は、凸部である。凸部は、Ｙ方向に伸びた形状を各々が有し、Ｘ方向に配列している。即ち、導電基板ＣＳのうち第１領域Ａ１に対応した部分には、凸部として、Ｙ方向及びＺ方向に伸びた形状を各々が有し、Ｘ方向に配列した複数の壁部が設けられている。
なお、凹部又は凸部の「長さ方向」は、導電基板の厚さ方向に垂直な平面への凹部又は凸部の正射影の長さ方向である。
凹部ＴＲの開口部の長さは、一例によれば、１０乃至５００μｍの範囲内にあり、他の例によれば、５０乃至１００μｍの範囲内にある。
凹部ＴＲの開口部の幅、即ち、幅方向に隣り合った凸部間の距離は、０．３μｍ以上であることが好ましい。この幅又は距離を小さくすると、より大きな電気容量を達成できる。但し、この幅又は距離を小さくすると、凹部ＴＲ内に、誘電体層３０と導電層２０ｂとを含んだ積層構造を形成することが難しくなる。
凹部ＴＲの深さ又は凸部の高さは、一例によれば、１０乃至３００μｍの範囲内にあり、他の例によれば、５０乃至１００μｍの範囲内にある。
幅方向に隣り合った凹部ＴＲ間の距離、即ち、凸部の厚さは、０．１μｍ以上であることが好ましい。この距離又は厚さを小さくすると、より大きな電気容量を達成できる。但し、この距離又は厚さを小さくすると、凸部の破損を生じ易くなる。
なお、ここでは、凹部ＴＲの長さ方向に垂直な断面は矩形状である。これら断面は矩形状でなくてもよい。例えば、これら断面は、先細りした形状を有していてもよい。
導電基板ＣＳは、基板１０と導電層２０ａとを含んでいる。
基板１０は、導電基板ＣＳと同様の形状を有している。基板１０は、半導体材料を含んだ基板、例えば、半導体基板である。基板１０は、シリコン基板などのシリコンを含んだ基板であることが好ましい。そのような基板は、半導体プロセスを利用した加工が可能である。
導電層２０ａは、基板１０上に設けられている。ここでは、導電層２０ａは、コンデンサの下部電極としての役割を果たす。導電層２０ａは、例えば、導電性を高めるために不純物がドーピングされたポリシリコン、又は、モリブデン、アルミニウム、金、タングステン、白金、ニッケル及び銅などの金属若しくは合金からなる。導電層２０ａは、単層構造を有していてもよく、多層構造を有していてもよい。
導電層２０ａの厚さは、０．０５μｍ乃至１μｍの範囲内にあることが好ましく、０．１μｍ乃至０．３μｍの範囲内にあることがより好ましい。導電層２０ａが薄いと、導電層２０ａに不連続部を生じるか、又は、導電層２０ａのシート抵抗が過剰に大きくなる可能性がある。導電層２０ａを厚くすると、製造コストが増加する。
ここでは、一例として、基板１０はシリコン基板などの半導体基板であり、導電層２０ａは、半導体基板の表面領域に不純物を高濃度にドーピングした高濃度ドーピング層であるとする。この場合、凸部は、十分に薄ければ、それらの全体が不純物で高濃度にドーピングされ得る。
また、基板１０の導電率が高い場合には、導電層２０ａを省略し、基板１０を導電基板ＣＳとして用いてもよい。例えば、基板１０が、Ｐ型又はＮ型の不純物がドープされた半導体からなる半導体基板又は金属基板である場合、導電層２０ａは省略することができる。この場合、基板１０の少なくとも表面領域、例えば、基板１０の全体が導電層２０ａの役割を果たす。
導電層２０ｂは、コンデンサの上部電極としての役割を果たす。導電層２０ｂは、第１領域Ａ１上に設けられており、凹部ＴＲの側壁及び底面を覆っている。
導電層２０ｂは、例えば、導電性を高めるために不純物がドーピングされたポリシリコン、又は、モリブデン、アルミニウム、金、タングステン、白金、ニッケル及び銅などの金属若しくは合金からなる。導電層２０ｂは、単層構造を有していてもよく、多層構造を有していてもよい。
導電層２０ｂの厚さは、０．０５μｍ乃至１μｍの範囲内にあることが好ましく、０．１μｍ乃至０．３μｍの範囲内にあることがより好ましい。導電層２０ｂが薄いと、導電層２０ｂに不連続部を生じるか、又は、導電層２０ｂのシート抵抗が過剰に大きくなる可能性がある。導電層２０ｂが厚いと、導電層２０ａ及び誘電体層３０を十分な厚さに形成することが難しい場合がある。
なお、図２では、導電層２０ｂは、凹部ＴＲが、導電層２０ｂと誘電体層３０とによって完全に埋め込まれるように設けられている。導電層２０ｂは、導電基板ＣＳの表面に対してコンフォーマルな層であってもよい。即ち、導電層２０ｂは、略均一な厚さを有する層であってもよい。この場合、凹部ＴＲは、導電層２０ｂと誘電体層３０とによって完全には埋め込まれない。
誘電体層３０は、導電基板ＣＳと導電層２０ｂとの間に介在している。誘電体層３０は、導電基板ＣＳの表面に対してコンフォーマルな層である。誘電体層３０は、導電基板ＣＳと導電層２０ｂとを互いから電気的に絶縁している。
誘電体層３０は、例えば、有機誘電体又は無機誘電体からなる。有機誘電体としては、例えば、ポリイミドを使用することができる。無機誘電体としては、強誘電体も用いることができるが、例えば、シリコン窒化物、シリコン酸化物、シリコン酸窒化物、チタン酸化物、及びタンタル酸化物などの常誘電体が好ましい。これらの常誘電体は、温度による誘電率の変化が小さい。そのため、常誘電体を誘電体層３０に使用すると、コンデンサ１の耐熱性を高めることができる。
誘電体層３０の厚さは、０．００５μｍ乃至０．５μｍの範囲内にあることが好ましく、０．０１μｍ乃至０．１μｍの範囲内にあることがより好ましい。誘電体層３０が薄いと、誘電体層３０に不連続部を生じ、導電基板ＣＳと導電層２０ｂとが短絡する可能性がある。また、誘電体層３０を薄くすると、例え短絡していなくても耐圧が低くなり、電圧を印加した際に短絡する可能性が高まる。誘電体層３０を厚くすると、耐圧は高くなるが電気容量が小さくなる。
誘電体層３０のうち第２領域Ａ２上に位置した部分は、第１領域Ａ１を取り囲むように開口している。即ち、誘電体層３０は、この位置で、導電層２０ａを露出させている。ここでは、誘電体層３０のうち、第１主面Ｓ１上に設けられた部分は、枠形状に開口している。
このコンデンサ１は、絶縁層６０と、第１内部電極７０ａと、第２内部電極７０ｂと、第１外部電極７０ｃと、第２外部電極７０ｄとを更に含んでいる。
第１内部電極７０ａは、第１領域Ａ１上に設けられている。第１内部電極７０ａは、導電層２０ｂと電気的に接続されている。ここでは、第１内部電極７０ａは、第１主面Ｓ１の中央に位置した矩形状の電極である。
第２内部電極７０ｂは、第２領域Ａ２上に設けられている。第２内部電極７０ｂは、誘電体層３０に設けられた開口の位置で、導電基板ＣＳと接触している。これにより、第２内部電極７０ｂは、導電基板ＣＳへ電気的に接続されている。ここでは、第２内部電極７０ｂは、第１内部電極７０ａを取り囲むように配置された枠形状の電極である。
第１内部電極７０ａ及び第２内部電極７０ｂは、単層構造を有していてもよく、多層構造を有していてもよい。第１内部電極７０ａ及び第２内部電極７０ｂを構成している各層は、例えば、モリブデン、アルミニウム、金、タングステン、白金、銅、ニッケル、及びそれらの１以上を含んだ合金などの金属からなる。
絶縁層６０は、導電層２０ｂ及び誘電体層３０のうち第１主面Ｓ１上に位置した部分と、第１内部電極７０ａと、第２内部電極７０ｂとを覆っている。絶縁層６０は、第１内部電極７０ａの一部の位置と、第２内部電極７０ｂの一部の位置とで、部分的に開口している。
絶縁層６０は、単層構造を有していてもよく、多層構造を有していてもよい。絶縁層６０を構成している各層は、例えば、シリコン窒化物及びシリコン酸化物などの無機絶縁体、又は、ポリイミド及びノボラック樹脂などの有機絶縁体からなる。
第１外部電極７０ｃは、絶縁層６０上に設けられている。第１外部電極７０ｃは、絶縁層６０に設けられた１以上の開口の位置で、第１内部電極７０ａと接触している。これにより、第１外部電極７０ｃは、第１内部電極７０ａに電気的に接続されている。なお、図１において、領域７０Ｒ１は、第１外部電極７０ｃと第１内部電極７０ａとが接触している領域である。
第２外部電極７０ｄは、絶縁層６０上に設けられている。第２外部電極７０ｄは、絶縁層６０に設けられた残りの開口の位置で、第２内部電極７０ｂと接触している。これにより、第２外部電極７０ｄは、第２内部電極７０ｂに電気的に接続されている。なお、図１において、領域７０Ｒ２は、第２外部電極７０ｄと第２内部電極７０ｂとが接触している領域である。
第１外部電極７０ｃは、第１金属層７０ｃ１と第２金属層７０ｃ２とを含んだ積層構造を有している。第２外部電極７０ｄは、第１金属層７０ｄ１と第２金属層７０ｄ２とを含んだ積層構造を有している。
第１金属層７０ｃ１及び７０ｄ１は、例えば、銅からなる。第２金属層７０ｃ２及び７０ｄ２は、それぞれ、第１金属層７０ｃ１及び７０ｄ１の上面及び端面を被覆している。第２金属層７０ｃ２及び７０ｄ２は、例えば、ニッケル又はニッケル合金層と金層との積層膜からなる。第２金属層７０ｃ２及び７０ｄ２は省略することができる。
第１外部電極７０ｃ又は第１内部電極７０ａは、それらの間の界面に隣接する位置に、バリア層を更に含んでいてもよい。また、第２外部電極７０ｄ又は第２内部電極７０ｂも、それらの間の界面に隣接する位置に、バリア層を更に含んでいてもよい。バリア層の材料としては、例えば、チタンを使用することができる。
このコンデンサ１は、例えば、以下の方法により製造する。以下、図３乃至図１１を参照しながら、コンデンサ１の製造方法の一例を説明する。
この方法では、先ず、図３に示す基板１０を準備する。後述するように、ここでは、一例として、導電層２０ａは、基板１０の表面領域へ不純物を高濃度にドーピングすることにより形成することとする。従って、基板１０の一方の主面及び他方の主面は、それぞれ、図２を参照しながら説明した第１主面Ｓ１及び第２主面Ｓ２に相当する。
第１主面Ｓ１は、図２を参照しながら説明した第１領域Ａ１及び第２領域Ａ２を有している。
ここでは、一例として、基板１０は単結晶シリコンウェハであるとする。単結晶シリコンウェハの面方位は特に問わないが、本例では、第１主面Ｓ１が（１００）面であるシリコンウェハを用いる。基板１０としては、第１主面Ｓ１が（１１０）面であるシリコンウェハを用いることもできる。
次に、ＭａｃＥｔｃｈ（Metal-Assisted Chemical Etching）により、基板１０に凹部を形成する。
即ち、先ず、図３に示すように、基板１０の第１主面Ｓ１上に、第１層９０を形成する。
第１層９０のうち第１領域Ａ１を被覆した部分には、複数の開口が設けられている。ここでは、複数の開口は、幅方向に配列した複数のスリット９０Ｓである。スリット９０Ｓは、長さ方向がＹ方向に平行であり、Ｘ方向に配列している。また、第１層９０のうち第２領域Ａ２を被覆した部分は、連続膜である。第１層９０は、第１主面Ｓ１のうち第１層９０によって覆われた部分が、後述する貴金属と接触するのを防止する第１マスク層である。
第１層９０に設ける複数の開口は、スリット以外の形状を有していてもよい。例えば、第１層９０には、複数の開口として、各々の開口部の形状が、円形、楕円形、又は多角形であり、互いに交差する２方向に配列した複数の貫通孔を設けてもよい。
或いは、第１層９０には、複数の開口を設ける代わりに、複数の島状部を規定する１以上の開口を設けてもよい。この場合、後述するエッチングによって、島状部に対応した位置にピラー状の凸部を生じさせることができる。
第１層９０の材料としては、例えば、ポリイミド、フッ素樹脂、フェノール樹脂、アクリル樹脂、及びノボラック樹脂などの有機材料や、酸化シリコン及び窒化シリコンなどの無機材料が挙げられる。
第１層９０は、例えば、既存の半導体プロセスによって形成することができる。有機材料からなる第１層９０は、例えば、フォトリソグラフィによって形成することができる。無機材料からなる第１層９０は、例えば、気相堆積法による無機材料層の成膜と、フォトリソグラフィによるマスクの形成と、エッチングによる無機材料層のパターニングとによって成形することができる。或いは、無機材料からなる第１層９０は、基板１０の表面領域の酸化又は窒化と、フォトリソグラフィによるマスク形成と、エッチングによる酸化物又は窒化物層のパターニングとによって形成することができる。
次に、図４及び図５に示すように、貴金属を含んだ触媒層８０を、めっき法により、第１主面Ｓ１のうちスリット９０Ｓ内で露出した部分の上に形成する。
触媒層８０は、例えば、貴金属を含んだ不連続層である。ここでは、一例として、触媒層８０は、貴金属を含んだ触媒粒子８１からなる粒状層であるとする。
貴金属は、例えば、金、銀、白金、ロジウム、パラジウム、及びルテニウムの１以上である。触媒層８０及び触媒粒子８１は、チタンなどの貴金属以外の金属を更に含んでいてもよい。
触媒層８０の形成に利用するめっき法は、例えば、電解めっき、還元めっき、又は置換めっきである。これら手法の中でも、置換めっきは、第１主面Ｓ１のうち第１層９０によって覆われていない領域に、金属を直接的且つほぼ一様に析出させることができるため特に好ましい。
但し、何れのめっき法であっても、第１領域Ａ１と第２領域Ａ２との境界近傍の領域と、この境界から十分に離間した領域とは、めっき液からの金属の供給とその析出による金属の消費とのバランスが異なっている。具体的には、第１領域Ａ１と第２領域Ａ２との境界近傍の領域では、この境界から十分に離間した領域と比較して、スリット９０Ｓ内への金属の析出を生じ易い。それ故、触媒層８０は、金属が適正な密度で析出した第１触媒部分８０ａと、金属が高い密度で析出した第２触媒部分８０ｂとを含むことになる。後述するように、第２触媒部分８０ｂは、加工不良を生じ易くする。
そこで、この方法では、図６乃至図８に示すように、第２層９５を形成する。第２層９５は、ここでは、スリット９０Ｓの長さ方向に沿って伸びた部分９５Ａと、スリット９０Ｓの配列方向に沿って伸びた部分９５Ｂとを含んでいる。
第２層９５は、後述するエッチング剤１００が第２触媒部分８０ｂへ到達するのを防止する第２マスク層である。第２層９５は、触媒層８０のうち第１領域Ａ１と第２領域Ａ２との境界に隣接した部分を被覆し、触媒層８０のうち上記境界から離間した部分を露出させるように形成する。これにより、第２層９５で、第１触媒部分８０ａの少なくとも一部を被覆することなしに、第２触媒部分８０ｂを被覆する。
第２層９５は、第１領域Ａ１上に位置した部分の幅、即ち、図８では幅Ｄ１及びＤ２が、好ましくは２０乃至１００μｍの範囲内になるように、より好ましくは２０乃至５０μｍの範囲内になるように形成する。この幅を大きくすると、第２触媒部分８０ｂの全体を第２層９５で確実に被覆することができる。但し、この幅を大きくすると、第１触媒部分８０ａのうち第２層９５によって被覆される部分が広くなる。
なお、幅Ｄ１及びＤ２は、互いに等しくてもよい。或いは、幅Ｄ１及びＤ２は、異なっていてもよい。例えば、幅Ｄ１は、幅Ｄ２と比較して、より大きくてもよい。
また、第２層９５は、厚さが好ましくは０．１乃至１０μｍの範囲内になるように、より好ましくは０．５乃至１μｍの範囲内になるように形成する。第２層９５を厚くすると、第２触媒部分８０ｂの全体を第２層９５で確実に被覆することができる。但し、第２層９５を厚くすると、高コストになる。
第２層９５の材料としては、例えば、ポリイミド、フッ素樹脂、フェノール樹脂、アクリル樹脂、及びノボラック樹脂などの有機材料や、酸化シリコン及び窒化シリコンなどの無機材料が挙げられる。
第２層９５は、例えば、既存の半導体プロセスによって形成することができる。有機材料からなる第２層９５は、例えば、フォトリソグラフィによって形成することができる。無機材料からなる第２層９５は、例えば、気相堆積法による無機材料層の成膜と、フォトリソグラフィによるマスクの形成と、エッチングによる無機材料層のパターニングとによって成形することができる。第２層９５の材料は、有機材料であることが好ましい。
第２層９５の成膜に伴い、第１触媒部分８０ａのうち第２層９５によって被覆されるべきでない部分に、第２層９５の材料が付着する可能性がある。そのような付着物は、触媒活性を低下させる。従って、第２層９５を形成した後に、例えば、エッチングによって、第１触媒部分８０ａの露出部から付着物を除去することが好ましい。例えば、第２層９５の材料として有機材料を使用した場合、アッシングを行うことが好ましい。なお、この処理を図６の構造に対して行うと、図７に示すように、第２層９５は薄くなる。
次に、貴金属の触媒としての作用のもとで基板１０をエッチングして、第１主面Ｓ１に凹部を形成する。
具体的には、図９に示すように、基板１０をエッチング剤１００でエッチングする。例えば、基板１０を液状のエッチング剤１００に浸漬させて、エッチング剤１００を基板１０と接触させる。
エッチング剤１００は、酸化剤と弗化水素とを含んでいる。
エッチング剤１００における弗化水素の濃度は、１ｍｏｌ/Ｌ乃至２０ｍｏｌ/Ｌの範囲内にあることが好ましく、５ｍｏｌ/Ｌ乃至１０ｍｏｌ/Ｌの範囲内にあることがより好ましく、３ｍｏｌ/Ｌ乃至７ｍｏｌ/Ｌの範囲内にあることが更に好ましい。弗化水素濃度が低い場合、高いエッチングレートを達成することが難しい。弗化水素濃度が高い場合、過剰なサイドエッチングを生じる可能性がある。
酸化剤は、例えば、過酸化水素、硝酸、ＡｇＮＯ３、ＫＡｕＣｌ４、ＨＡｕＣｌ４、Ｋ２ＰｔＣｌ６、Ｈ２ＰｔＣｌ６、Ｆｅ（ＮＯ３）３、Ｎｉ（ＮＯ３）２、Ｍｇ（ＮＯ３）２、Ｎａ２Ｓ２Ｏ８、Ｋ２Ｓ２Ｏ８、ＫＭｎＯ４及びＫ２Ｃｒ２Ｏ７から選択することができる。有害な副生成物が発生せず、半導体素子の汚染も生じないことから、酸化剤としては過酸化水素が好ましい。
エッチング剤１００における酸化剤の濃度は、０．２ｍｏｌ/Ｌ乃至８ｍｏｌ/Ｌの範囲内にあることが好ましく、２ｍｏｌ/Ｌ乃至４ｍｏｌ/Ｌの範囲内にあることがより好ましく、３ｍｏｌ/Ｌ乃至４ｍｏｌ/Ｌの範囲内にあることが更に好ましい。
エッチング剤１００は、緩衝剤を更に含んでいてもよい。緩衝剤は、例えば、弗化アンモニウム及びアンモニアの少なくとも一方を含んでいる。一例によれば、緩衝剤は、弗化アンモニウムである。他の例によれば、緩衝剤は、弗化アンモニウムとアンモニアとの混合物である。
エッチング剤１００は、水などの他の成分を更に含んでいてもよい。
このようなエッチング剤１００を使用した場合、基板１０のうちエッチング剤１００が到達可能であり且つ触媒粒子８１と近接している領域においては、基板１０の材料、ここではシリコンが酸化される。そして、これによって生じた酸化物は、弗化水素酸により溶解除去される。これに対し、基板１０のうち触媒粒子８１が近傍に存在していない領域では、上記の反応は生じない。また、基板１０のうち触媒粒子８１が近傍に存在している領域であっても、第２層９５によってエッチング剤１００が到達できない領域でも、上記の反応は生じない。そのため、エッチング剤１００が到達可能であり且つ触媒粒子８１と近接している部分のみが選択的にエッチングされる。
触媒粒子８１は、エッチングの進行とともに、第２主面Ｓ２へ向けて移動し、そこで上記と同様のエッチングが行われる。その結果、図１０に示すように、第１触媒部分８０ａのうち第２層９５によって被覆されていない部分の位置では、第１主面Ｓ１から第２主面Ｓ２へ向けて、第１主面Ｓ１に対して垂直な方向にエッチングが進む。
このようにして、図１１に示す凹部ＴＲを第１主面Ｓ１に形成する。
その後、第１層９０、第２層９５及び触媒層８０を基板１０から除去する。なお、第１層９０は、触媒層８０を形成した後であって、第２層９５を形成する前に、基板１０から除去しておいてもよい。
次に、基板１０上に、図２に示す導電層２０ａを形成して、導電基板ＣＳを得る。上記の通り、導電層２０ａは、コンデンサの下部電極である。導電層２０ａは、例えば、基板１０の表面領域へ不純物を高濃度にドーピングすることにより形成することができる。ポリシリコンからなる導電層２０ａは、例えば、ＬＰＣＶＤ（low pressure chemical vapor deposition）によって形成することができる。金属からなる導電層２０ａは、例えば、電解めっき、還元めっき、又は置換めっきによって形成することができる。
めっき液は、被めっき金属の塩を含んだ液体である。めっき液としては、硫酸銅五水和物と硫酸とを含んだ硫酸銅めっき液、ピロリン酸銅とピロリン酸カリウムとを含んだピロリン酸銅めっき液、及び、スルファミン酸ニッケルと硼素とを含んだスルファミン酸ニッケルめっき液などの一般的なめっき液を使用することができる。
導電層２０ａは、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法により形成することが好ましい。このめっき法では、界面活性剤は、超臨界二酸化炭素からなる粒子と、被めっき金属の塩を含んだ溶液からなる連続相との間に介在させる。即ち、めっき液中で、界面活性剤にミセルを形成させ、超臨界二酸化炭素はこれらミセルに取り込ませる。
通常のめっき法では、凹部の底部近傍への被めっき金属の供給が不十分となることがある。これは、凹部の深さＤと幅又は径Ｗとの比Ｄ／Ｗが大きい場合に、特に顕著である。
超臨界二酸化炭素を取り込んだミセルは、狭い隙間にも容易に入り込むことができる。そして、これらミセルの移動に伴い、被めっき金属の塩を含んだ溶液も移動する。それ故、被めっき金属の塩と界面活性剤と超臨界又は亜臨界状態の二酸化炭素とを含んだめっき液を用いためっき法によれば、厚さが均一な導電層２０ａを容易に形成することができる。
上記の通り、ここでは、一例として、導電層２０ａは、基板１０の表面領域へ不純物を高濃度にドーピングすることにより形成することとする。即ち、ここでは、基板１０の第１主面Ｓ１側の表面領域を、導電層２０ａとして使用する。
次に、導電層２０ａ上に、誘電体層３０を形成する。誘電体層３０は、例えば、ＣＶＤ（chemical vapor deposition）によって形成することができる。或いは、誘電体層３０は、導電層２０ａの表面を、酸化、窒化、又は酸窒化することにより形成することができる。
次いで、誘電体層３０上に、導電層２０ｂを形成する。導電層２０ｂは、上記の通り、コンデンサの上部電極である。導電層２０ｂとしては、例えば、ポリシリコン又は金属からなる導電層を形成する。そのような導電層２０ｂは、例えば、導電層２０ａについて上述したのと同様の方法により形成することができる。
次に、誘電体層３０に、開口部を形成する。ここでは、誘電体層３０のうち第１主面Ｓ１上に位置した部分を、枠形状に開口させる。この開口部は、例えば、フォトリソグラフィによるマスクの形成と、エッチングによるパターニングとによって形成することができる。
次いで、金属層を成膜し、これをパターニングして、第１内部電極７０ａ及び第２内部電極７０ｂを得る。第１内部電極７０ａ及び第２内部電極７０ｂは、例えば、スパッタリングやめっきによる成膜と、フォトリソグラフィとの組み合わせにより形成することができる。
その後、絶縁層６０を形成する。絶縁層６０は、第１内部電極７０ａの一部及び第２内部電極７０ｂの一部に対応した位置で開口させる。絶縁層６０は、例えば、ＣＶＤによる成膜と、フォトリソグラフィとの組み合わせにより形成することができる。
次に、絶縁層６０上に、第１外部電極７０ｃ及び第２外部電極７０ｄを形成する。具体的には、先ず、第１金属層７０ｃ１及び７０ｄ１を形成する。次に、第２金属層７０ｃ２及び７０ｄ２を形成する。第１金属層７０ｃ１及び７０ｄ１並びに第２金属層７０ｃ２及び７０ｄ２は、例えば、スパッタリングやめっきによる成膜と、フォトリソグラフィとの組み合わせにより形成することができる。
その後、このようにして得られた構造をダイシングする。以上のようにして、図１及び図２に示すコンデンサ１を得る。
このコンデンサ１では、第１主面Ｓ１に凹部ＴＲを設け、誘電体層３０と導電層２０ｂとを含んだ積層構造は、第１主面Ｓ１だけでなく、凹部ＴＲ内にも設けている。それ故、このコンデンサ１は、大きな電気容量を達成し得る。
上述した方法では、触媒を使用したエッチングにおける加工不良を生じ難い。これについて、以下に説明する。
図４及び図５を参照しながら説明したように、第１領域Ａ１と第２領域Ａ２との境界近傍の領域では、この境界から十分に離間した領域と比較して、スリット９０Ｓ内への貴金属の析出を生じ易い。その結果、触媒層８０は、貴金属が適正な密度で析出した第１触媒部分８０ａと、貴金属が高い密度で析出した第２触媒部分８０ｂとを含むことになる。
これは、第１領域Ａ１と第２領域Ａ２との境界近傍の領域と、この境界から十分に離間した領域とは、めっき液からの金属の供給とその析出による金属の消費とのバランスが異なっているためである。より詳細には、これは、第１層９０には第２領域Ａ２の位置にスリット９０Ｓは設けられておらず、それ故、第１領域Ａ１と第２領域Ａ２との境界近傍に位置しためっき液が金属を供給すべき領域の面積は、この境界から十分に離間しためっき液が金属を供給すべき領域の面積と比較して小さいためである。
第２層９５を形成することなしに、図９及び図１０を参照しながら説明したエッチングを行った場合、第１触媒部分８０ａが形成された領域では、エッチングは、第１主面Ｓ１に対して垂直な方向へ進行する。しかしながら、この場合、第２触媒部分８０ｂが形成された領域では、第１主面Ｓ１に対して傾いた方向へエッチングが進行する、エッチングの進行方向にばらつきを生じる、及び、第１主面Ｓ１に対して垂直な方向へのエッチングが効率的に行われないなどの加工不良を生じる。その結果、例えば、図１２に示す構造が得られる。
第２層９５を形成すると、第２触媒部分８０ｂへのエッチング剤１００の供給は妨げられる。それ故、第２層９５に対応した位置ではエッチングは進行せず、上記の加工不良は生じない。従って、例えば、図１３に示す構造が得られる。
＜第２実施形態＞
第２実施形態に係るエッチング方法は、半導体材料を含み、一方の主面が互いに隣接した第１領域及び第２領域を有する基板上に、前記第１領域を被覆し、複数の開口が又は複数の島状部を規定する１以上の開口が設けられた第１部分と、前記第２領域を被覆した連続膜である第２部分とを含んだマスク層であって、前記第１領域と前記第２領域との境界に隣接した位置における前記第２部分の前記主面を基準とした高さは、前記第１部分の前記主面を基準としたと比較してより大きいマスク層を形成することと、貴金属を含んだ触媒層を、めっき法により、前記主面のうち前記複数の開口又は前記１以上の開口内で露出した部分の上に形成することと、前記触媒層及び前記マスク層の存在下、酸化剤と弗化水素とを含んだエッチング剤で、前記基板をエッチングすることとを含む。
第２実施形態に係る構造体の製造方法は、上記エッチング方法により、前記基板に１以上の凹部を形成することを含む。
第２実施形態に係る半導体装置の製造方法は、上記エッチング方法により、前記基板に１以上の凹部を形成することと、前記１以上の凹部の側壁上に下部電極を形成することと、前記下部電極上に誘電体層を形成することと、前記誘電体層上に上部電極を形成することとを含む。
以下、上記のエッチング方法を利用して、構造体として、半導体装置の一例であるコンデンサを製造する方法について記載する。
第２実施形態に係る方法によると、例えば、第１実施形態において例示したコンデンサ１を製造することができる。第２実施形態では、このコンデンサ１を、以下の方法によって製造する。
即ち、先ず、図１４に示すように、基板１０の第１主面Ｓ１上に、マスク層９８を形成する。基板１０は、第１実施形態において説明したものと同様である。
マスク層９８は、第１部分９８ａと第２部分９８ｂとを含んでいる。
第１部分９８ａは、マスク層９８のうち第１領域Ａ１を被覆した部分である。第１部分９８ａには、複数の開口が設けられている。ここでは、複数の開口は、幅方向に配列した複数のスリット９０Ｓである。スリット９０Ｓは、長さ方向がＹ方向に平行であり、Ｘ方向に配列している。
第１部分９８ａに設ける複数の開口は、スリット以外の形状を有していてもよい。例えば、第１部分９８ａには、複数の開口として、各々の開口部の形状が、円形、楕円形、又は多角形であり、互いに交差する２方向に配列した複数の貫通孔を設けてもよい。
或いは、第１部分９８ａには、複数の開口を設ける代わりに、複数の島状部を規定する１以上の開口を設けてもよい。この場合、後述するエッチングによって、島状部に対応した位置にピラー状の凸部を生じさせることができる。
第２部分９８ｂは、マスク層９８のうち第２領域Ａ２を被覆した部分である。第２部分９８ｂは、連続膜である。第１領域Ａ１と第２領域Ａ２との境界に隣接した位置における第２部分９８ｂの第１主面Ｓ１を基準とした高さＨ２Ａ又はＨ２Ｂは、第１部分９８ａの第１主面Ｓ１を基準とした高さＨ１と比較してより大きい。
マスク層９８は、ここでは、図１４及び図１５に示す第１層９０及び第２層９６の積層体である。上記の第１部分９８ａは、第１層９０のうち第１領域Ａ１を被覆している部分である。また、第２部分９８ｂは、第２層９６と、第１層９０のうち第２領域Ａ２を被覆している部分との組み合わせである。
第１層９０は、第１主面Ｓ１上に形成する。第１層９０は、第１実施形態において説明したものと同様である。即ち、第１層９０は、第１実施形態において説明したものと同様の役割を果たす。
第１層９０は、第１領域Ａ１及び第２領域Ａ２を被覆している。
第１層９０のうち第１領域Ａ１を被覆した部分には、複数の開口が設けられている。ここでは、複数の開口は、幅方向に配列した複数のスリット９０Ｓである。スリット９０Ｓは、長さ方向がＹ方向に平行であり、Ｘ方向に配列している。
第１層９０に設ける複数の開口は、スリット以外の形状を有していてもよい。例えば、第１層９０には、複数の開口として、各々の開口部の形状が、円形、楕円形、又は多角形であり、互いに交差する２方向に配列した複数の貫通孔を設けてもよい。或いは、第１層９０には、複数の開口を設ける代わりに、複数の島状部を規定する１以上の開口を設けてもよい。
第１層９０のうち第２領域Ａ２を被覆した部分は、連続膜である。第１層９０のうち第２領域Ａ２を被覆した部分は、第１層９０のうち第１領域Ａ１を被覆した部分と高さが等しい。
第１層９０の材料には、例えば、第１実施形態において例示したものを使用することができる。第１層９０は、例えば、第１実施形態において説明したのと同様の方法により形成することができる。
第２層９６は、第１層９０上に形成する。第２層９６は、第１層９０のうち第１領域Ａ１を被覆した部分を露出させている。そして、第２層９６は、第１層９０のうち第２領域Ａ２を少なくとも第１領域Ａ１と第２領域Ａ２との境界に隣接した位置で被覆している。ここでは、第２層９６は、第１領域Ａ１を取り囲んだ枠形状を有している。
第２層９６の材料には、例えば、第１実施形態において第２層９５について例示したものを使用することができる。第２層９６は、例えば、第１実施形態において第２層９５について説明したのと同様の方法により形成することができる。
後述するように、第２層９６は、触媒層８０を形成するためのめっき処理において、第１領域Ａ１と第２領域Ａ２との境界近傍の領域で、めっき液から第１主面Ｓ１へ金属が過剰に供給されるのを防止する。これにより、第１領域Ａ１と第２領域Ａ２との境界近傍のスリット９０Ｓ内と、この境界から十分に離間したスリット９０Ｓ内とで、触媒金属の密度をほぼ等しくすることができる。
マスク層９８は、一体に形成してもよい。例えば、先ず、第１層９０上に感光性樹脂層を形成する。感光性樹脂としては、例えば、ポジ型のフォトレジストを使用する。次に、感光性樹脂層に対して、例えば、グレーティングマスクを使用した露光を行うか、又は、２回以上の露光を行う。これにより、感光性樹脂層内に、露光量が異なる第１及び第２露光部と、未露光部とを生じさせる。その後、現像等を行うことにより、一体に形成されたマスク層９８が得られる。
第１部分９８ａの第１主面Ｓ１を基準とした高さＨ１に対する、上記境界に隣接した位置における第２部分９８ｂの第１主面Ｓ１を基準とした高さＨ２Ａ又はＨ２Ｂの比は、２乃至５の範囲内にあることが好ましく、２乃至３の範囲内にあることがより好ましい。
ここでは、高さＨ１は、第１層９０の厚さである。また、高さＨ２Ａは、上記境界のうちスリット９０Ｓの長さ方向に沿って伸びた部分に隣接した位置における、第２部分９８ｂの第１主面Ｓ１を基準とした高さである。即ち、ここでは、高さＨ２Ａは、第２層９６のうちスリット９０Ｓの長さ方向に沿って伸びた部分９６Ａの、第１主面Ｓ１を基準とした高さである。そして、高さＨ２Ｂは、上記境界のうちスリット９０Ｓの配列方向に沿って伸びた部分に隣接した位置における、第２部分９８ｂの第１主面Ｓ１を基準とした高さである。即ち、ここでは、高さＨ２Ｂは、第２層９６のうちスリット９０Ｓの配列方向に沿って伸びた部分９６Ｂの、第１主面Ｓ１を基準とした高さである。
また、第２部分９８ｂのうち第１主面Ｓ１を基準とした高さが最も大きい部分から、複数の開口又は１以上の開口までの、第１主面Ｓ１に平行な方向における距離ＤＡ又はＤＢに対する、第２部分９８ｂの第１部分９８ａを基準とした高さＨＡ又はＨＢの比は、１乃至４の範囲内にあることが好ましく、２乃至４ ）の範囲内にあることがより好ましい。
ここでは、距離ＤＡは、第２層９６のうちスリット９０Ｓの長さ方向に沿って伸びた部分９６Ａからスリット９０Ｓまでの、スリット９０Ｓの配列方向における距離である。また、距離ＤＢは、第２層９６のうちスリット９０Ｓの配列方向に沿って伸びた部分９６Ｂからスリット９０Ｓまでの、スリット９０Ｓの長さ方向における距離である。
ここで、高さＨＡは、上記境界のうちスリット９０Ｓの長さ方向に沿って伸びた部分に隣接した位置における、第２部分９８ｂの第１部分９８ａを基準とした高さである。即ち、ここでは、高さＨＡは、第２層９６のうちスリット９０Ｓの長さ方向に沿って伸びた部分の厚さである。また、高さＨＢは、上記境界のうちスリット９０Ｓの配列方向に沿って伸びた部分に隣接した位置における、第２部分９８ｂの第１部分９８ａを基準とした高さである。即ち、ここでは、高さＨＢは、第２層９６のうちスリット９０Ｓの配列方向に沿って伸びた部分の厚さである。
これら比を大きくすると、触媒層８０を形成するためのめっき処理において、第１領域Ａ１と第２領域Ａ２との境界近傍の領域で、めっき液から第１主面Ｓ１への金属の供給量が減少する。
高さＨ１は、０．１乃至１０μｍの範囲内にあることが好ましく、０．５乃至１μｍの範囲内にあることがより好ましい。
高さＨ２Ａ及びＨ２Ｂは、０．２乃至２０μｍの範囲内にあることが好ましく、１乃至３μｍの範囲内にあることがより好ましい。高さＨ２Ａ及びＨ２Ｂは、互いに等しくてもよく、異なっていてもよい。
高さＨＡ及びＨＢは、０．１乃至１０μｍの範囲内にあることが好ましく、０．５乃至２μｍの範囲内にあることがより好ましい。高さＨＡ及びＨＢは、互いに等しくてもよく、異なっていてもよい。
距離ＤＡ及びＤＢは、０．０５乃至０．５μｍの範囲内にあることが好ましく、０．１乃至０．２μｍの範囲内にあることがより好ましい。距離ＤＡ及びＤＢは、互いに等しくてもよく、異なっていてもよい。
以上のようにしてマスク層９８を形成した後、図１６に示すように、第１主面Ｓ１のうちスリット９０Ｓ内で露出した部分の上に、触媒層８０を形成する。触媒層８０の材料には、例えば、第１実施形態において例示したものを使用することができる。触媒層８０は、例えば、第１実施形態において説明したのと同様の方法により形成することができる。
次いで、図１７に示すように、触媒層８０及びマスク層９８の存在下、酸化剤と弗化水素とを含んだエッチング剤１００で、基板１０をエッチングする。これにより、第１主面Ｓ１に凹部ＴＲを形成する。
エッチング剤１００には、例えば、第１実施形態において例示したものを使用することができる。このエッチングは、例えば、第１実施形態において説明したのと同様の方法により行う。
次に、マスク層９８及び触媒層８０を基板１０から除去する。その後、第１実施形態において説明したように、導電層２０ａ、誘電体層３０及び導電層２０ｂを形成する。更に、第１実施形態において説明したように、第１内部電極７０ａ、第２内部電極７０ｂ、絶縁層６０、第１外部電極７０ｃ及び第２外部電極７０ｄを形成し、ダイシングを行う。以上のようにして、図１及び図２に示すコンデンサ１を得る。
このコンデンサ１では、第１主面Ｓ１に凹部ＴＲを設け、誘電体層３０と導電層２０ｂとを含んだ積層構造は、第１主面Ｓ１だけでなく、凹部ＴＲ内にも設けている。それ故、このコンデンサ１は、大きな電気容量を達成し得る。
上述したように、この方法では、第２層９６は、触媒層８０を形成するためのめっき処理において、第１領域Ａ１と第２領域Ａ２との境界近傍の領域で、めっき液から第１主面Ｓ１へ金属が過剰に供給されるのを防止する。これにより、第１領域Ａ１と第２領域Ａ２との境界近傍のスリット９０Ｓ内と、この境界から十分に離間したスリット９０Ｓ内とで、触媒金属の密度をほぼ等しくすることができる。従って、第１実施形態と同様に、触媒を使用したエッチングにおける加工不良を生じ難くすることができる。
第１及び第２実施形態において説明した方法には、様々な変形が可能である。
例えば、第１及び第２実施形態では、構造体の一例としてコンデンサについて説明したが、コンデンサについて上述した技術は、他の構造体に適用することも可能である。
第１及び第２実施形態において説明した方法では、触媒層８０を形成するのに先立ち、第１領域Ａ１のうちスリット９０Ｓに対応した部分の高さを、第１領域Ａ１の残りの部分の高さと比較して、より高くしてもよい。例えば、第１領域Ａ１のうち第１層９０で被覆されない部分の高さを、エッチングによって低くしてもよい。或いは、第１領域Ａ１のうちスリット９０Ｓに対応した部分の高さを、エピタキシャル成長によって高くしてもよい。こうすると、エッチングの進行方向のばらつきが生じ難くなる。
第２実施形態において説明した方法では、第１領域Ａ１と第２領域Ａ２との境界の全体に沿うように、第２層９６を形成している。第２層９６のうちスリット９０Ｓの配列方向に沿って伸びた部分９６Ｂは、図１８に示すように、第２層９６のうちスリット９０Ｓの長さ方向に沿って伸びた部分９６Ａの近傍にのみ設けてもよい。
凹部ＴＲがトレンチである場合、隣り合った凹部ＴＲに挟まれた凸部は隔壁形状を有している。この場合、凹部ＴＲを形成するためのエッチングにおいて、或る凹部ＴＲの位置で、その長さ全体に亘って加工不良を生じると、その凹部ＴＲと隣接した凸部の倒壊を生じる可能性がある。一方、凹部ＴＲを形成するためのエッチングにおいて、或る凹部ＴＲの位置で、その端部の位置でのみ加工不良を生じても、その凹部ＴＲと隣接した凸部の倒壊は生じ難い。
従って、図１８に示す構造を採用した場合であっても、凹部ＴＲを形成するためのエッチングにおいて、隣り合った凹部ＴＲ間に挟まれた凸部の倒壊を生じ難くすることができる。
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１…コンデンサ、１０…基板、２０ａ…導電層、２０ｂ…導電層、３０…誘電体層、６０…絶縁層、７０ａ…第１内部電極、７０ｂ…第２内部電極、７０ｃ…第１外部電極、７０ｃ１…第１金属層、７０ｃ２…第２金属層、７０ｄ…第２外部電極、７０ｄ１…第１金属層、７０ｄ２…第２金属層、８０…触媒層、８０ａ…第１触媒部分、８０ｂ…第２触媒部分、８１…触媒粒子、９０…第１層、９０Ｓ…スリット、９５…第２層、９５Ａ…部分、９５Ｂ…部分、９６…第２層、９６Ａ…部分、９６Ｂ…部分、９８…マスク層、９８ａ…第１部分、９８ｂ…第２部分、１００…エッチング剤、Ａ１…第１領域、Ａ２…第２領域、ＣＳ…導電基板、Ｄ１…幅、Ｄ２…幅、ＤＡ…距離、ＤＢ…距離、Ｈ１…高さ、Ｈ２Ａ…高さ、Ｈ２Ｂ…高さ、ＨＡ…高さ、ＨＢ…高さ、Ｓ１…第１主面、Ｓ２…第２主面、ＴＲ…凹部。

Claims (12)

  1. 半導体材料を含み、一方の主面が互いに隣接した第１領域及び第２領域を有する基板上に、前記第１領域及び前記第２領域を被覆し、前記第１領域を被覆した部分に複数の開口が又は複数の島状部を規定する１以上の開口が設けられ、前記第２領域を被覆した部分は連続膜である第１層を形成することと、
    貴金属を含んだ触媒層を、めっき法により、前記主面のうち前記複数の開口又は前記１以上の開口内で露出した部分の上に形成することと、
    前記触媒層のうち前記第１領域と前記第２領域との境界に隣接した部分を被覆し、前記触媒層のうち前記境界から離間した部分を露出させた第２層を形成することと、
    前記触媒層及び前記第２層の存在下、酸化剤と弗化水素とを含んだエッチング剤で、前記基板をエッチングすることと
    を含んだエッチング方法。
  2. 前記第１層に、前記複数の開口として、幅方向に配列した複数のスリットを設ける請求項１に記載のエッチング方法。
  3. 前記基板は、前記触媒層及び前記第２層に加え、前記第１層の存在下でエッチングする請求項１又は２に記載のエッチング方法。
  4. 前記第２層は、前記第１領域上に位置した部分の幅が２０乃至１００μｍの範囲内になるように形成する請求項１乃至３の何れか１項に記載のエッチング方法。
  5. 半導体材料を含み、一方の主面が互いに隣接した第１領域及び第２領域を有する基板上に、前記第１領域を被覆し、複数の開口が又は複数の島状部を規定する１以上の開口が設けられた第１部分と、前記第２領域を被覆した連続膜である第２部分とを含んだマスク層であって、前記第１領域と前記第２領域との境界に隣接した位置における前記第２部分の前記主面を基準とした高さは、前記第１部分の前記主面を基準とした高さと比較してより大きいマスク層を形成することと、
    貴金属を含んだ触媒層を、めっき法により、前記主面のうち前記複数の開口又は前記１以上の開口内で露出した部分の上に形成することと、
    前記触媒層及び前記マスク層の存在下、酸化剤と弗化水素とを含んだエッチング剤で、前記基板をエッチングすることと
    を含んだエッチング方法。
  6. 前記マスク層に、前記複数の開口として、幅方向に配列した複数のスリットを設ける請求項５に記載のエッチング方法。
  7. 前記マスク層の形成は、
    前記基板上に、前記第１領域及び前記第２領域を被覆し、前記第１領域を被覆した部分に前記複数の開口が又は前記複数の島状部を規定する前記１以上の開口が設けられ、前記第２領域を被覆した部分は連続膜である第１層を形成することと、
    前記第１層のうち前記第１領域を被覆した前記部分を露出させ、前記第１層のうち前記第２領域を少なくとも前記境界に隣接した位置で被覆した第２層を形成することと
    を含んだ請求項５又は６に記載のエッチング方法。
  8. 前記第１部分の前記主面からの前記高さに対する、前記境界に隣接した位置における前記第２部分の前記主面からの前記高さの比は、２乃至５の範囲内にある請求項５乃至７の何れか１項に記載のエッチング方法。
  9. 前記第２部分のうち前記主面を基準とした高さが最も大きい部分から、前記複数の開口又は前記１以上の開口までの、前記主面に平行な方向における距離に対する、前記第２部分の前記第１部分を基準とした高さの比は、１乃至４の範囲内にある請求項５乃至８の何れか１項に記載のエッチング方法。
  10. 前記触媒層として、前記貴金属を含んだ粒子からなる粒状層を形成する請求項１乃至９の何れか１項に記載のエッチング方法。
  11. 請求項１乃至１０の何れか１項に記載のエッチング方法により、前記基板に１以上の凹部を形成することを含む構造体の製造方法。
  12. 請求項１乃至１０の何れか１項に記載のエッチング方法により、前記基板に１以上の凹部を形成することと、
    前記１以上の凹部の側壁上に下部電極を形成することと、
    前記下部電極上に誘電体層を形成することと、
    前記誘電体層上に上部電極を形成することと
    を含んだ半導体装置の製造方法。
JP2021044887A 2021-03-18 2021-03-18 エッチング方法 Active JP7555860B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2021044887A JP7555860B2 (ja) 2021-03-18 2021-03-18 エッチング方法
TW110129765A TWI808465B (zh) 2021-03-18 2021-08-12 蝕刻方法
KR1020210110813A KR102543387B1 (ko) 2021-03-18 2021-08-23 에칭 방법
CN202111002368.8A CN115116840B (zh) 2021-03-18 2021-08-30 蚀刻方法
US17/473,418 US11901185B2 (en) 2021-03-18 2021-09-13 Etching method
FR2110161A FR3120984B1 (fr) 2021-03-18 2021-09-27 Procédé de gravure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021044887A JP7555860B2 (ja) 2021-03-18 2021-03-18 エッチング方法

Publications (2)

Publication Number Publication Date
JP2022144046A JP2022144046A (ja) 2022-10-03
JP7555860B2 true JP7555860B2 (ja) 2024-09-25

Family

ID=83284069

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021044887A Active JP7555860B2 (ja) 2021-03-18 2021-03-18 エッチング方法

Country Status (6)

Country Link
US (1) US11901185B2 (ja)
JP (1) JP7555860B2 (ja)
KR (1) KR102543387B1 (ja)
CN (1) CN115116840B (ja)
FR (1) FR3120984B1 (ja)
TW (1) TWI808465B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025249178A1 (ja) * 2024-05-29 2025-12-04 東京エレクトロン株式会社 基板処理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170243751A1 (en) 2016-02-24 2017-08-24 The Board Of Trustees Of The University Of Illinois Self-Anchored Catalyst Metal-Assisted Chemical Etching
JP2020119936A (ja) 2019-01-21 2020-08-06 株式会社東芝 コンデンサ
JP2021002689A (ja) 2018-02-09 2021-01-07 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0882703A (ja) 1994-09-09 1996-03-26 Nikon Corp 高アスペクト比、微細パターンの素子の製造方法
JPH09321042A (ja) 1996-05-30 1997-12-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6265075B1 (en) * 1999-07-20 2001-07-24 International Business Machines Corporation Circuitized semiconductor structure and method for producing such
JP4376706B2 (ja) 2004-06-30 2009-12-02 東京応化工業株式会社 ネガ型ホトレジスト組成物を用いたメッキ形成物の形成方法
TW200620451A (en) 2004-11-09 2006-06-16 Univ Osaka Method for forming hole in crystal substrate, and crystal substrate having hole formed by the method
WO2011156028A2 (en) 2010-03-09 2011-12-15 Board Of Regents Of The University Of Texas System Porous and non-porous nanostructures
JP6441025B2 (ja) 2013-11-13 2018-12-19 株式会社東芝 半導体チップの製造方法
JP6444805B2 (ja) * 2015-05-12 2018-12-26 株式会社東芝 半導体チップの製造方法
JP6193321B2 (ja) * 2015-09-01 2017-09-06 株式会社東芝 エッチング方法、物品の製造方法、及びエッチング装置
JP2017201660A (ja) 2016-05-04 2017-11-09 株式会社ザイキューブ 半導体基板への孔の形成方法及びそれに用いるマスク構造
JP6081647B1 (ja) * 2016-07-28 2017-02-15 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
KR102502638B1 (ko) 2016-09-21 2023-02-21 몰레큘러 임프린츠 인코퍼레이티드 구조물들의 마이크로리소그래픽 제조
JP2017195383A (ja) * 2017-05-25 2017-10-26 株式会社東芝 エッチング方法、物品の製造方法、及びエッチング装置
JP2019140225A (ja) * 2018-02-09 2019-08-22 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
WO2019171470A1 (ja) 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法
JP7434009B2 (ja) * 2020-03-23 2024-02-20 株式会社東芝 構造体及びその製造方法
JP7516200B2 (ja) * 2020-10-09 2024-07-16 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170243751A1 (en) 2016-02-24 2017-08-24 The Board Of Trustees Of The University Of Illinois Self-Anchored Catalyst Metal-Assisted Chemical Etching
JP2021002689A (ja) 2018-02-09 2021-01-07 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
JP2020119936A (ja) 2019-01-21 2020-08-06 株式会社東芝 コンデンサ

Also Published As

Publication number Publication date
TWI808465B (zh) 2023-07-11
US20220301877A1 (en) 2022-09-22
CN115116840B (zh) 2025-04-11
FR3120984A1 (fr) 2022-09-23
KR102543387B1 (ko) 2023-06-14
CN115116840A (zh) 2022-09-27
FR3120984B1 (fr) 2023-08-25
KR20220130557A (ko) 2022-09-27
US11901185B2 (en) 2024-02-13
TW202238714A (zh) 2022-10-01
JP2022144046A (ja) 2022-10-03

Similar Documents

Publication Publication Date Title
US11322308B2 (en) Capacitor
US11551864B2 (en) Capacitor and capacitor module
JP7532607B2 (ja) エッチング方法
US11862667B2 (en) Capacitor
US11588059B2 (en) Structural body and method of manufacturing the same
US20240395458A1 (en) Capacitor and method of manufacturing capacitor
US11901185B2 (en) Etching method
JP7434009B2 (ja) 構造体及びその製造方法
WO2025177650A1 (ja) 多孔質シリコンの製造方法、キャパシタの製造方法及びキャパシタ

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230111

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240731

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240813

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240911

R150 Certificate of patent or registration of utility model

Ref document number: 7555860

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150