JP7555890B2 - 半導体装置 - Google Patents

Description

実施形態は、半導体装置に関する。

高出力を実現する半導体装置として、パワーモジュールが知られている。パワーモジュールは、複数のパワー半導体が集積された１個のパッケージとして構成される。

特開２０２０－１９５１３８号公報 特開２０１２－１２０３５５号公報 特開２０１１－２５４３８７号公報

回路内に流れる電流を検出する。

実施形態の半導体装置は、基板と、各々が上記基板の上面上に互いに離れて設けられた第１導電体及び第２導電体と、上記第１導電体の上面上に設けられ、上記第１導電体に電気的に接続された第１端を有する第１トランジスタと、上記第２導電体の上面上に設けられ、上記第２導電体に電気的に接続された第１端を有する第２トランジスタと、上記第１トランジスタ及び上記第２トランジスタの上方において平板形状を有する第１部分を含み、上記第１トランジスタの第２端と上記第２トランジスタの上記第１端との間を電気的に接続する第３導電体と、上記第１部分を介して互いに電気的に接続される第１端子及び第２端子と、を備える。

第１実施形態に係る半導体装置の外部構造を示す斜視図。 第１実施形態に係る半導体装置の回路構成の一例を示す回路図。 第１実施形態に係る半導体装置の内部の平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体装置の内部の立体構造の一例を示す正面図。 第１実施形態に係る半導体装置の内部の立体構造の一例を示す側面図。 第２実施形態に係る半導体装置の内部の平面レイアウトの一例を示す平面図。 第３実施形態に係る半導体装置の内部の平面レイアウトの一例を示す平面図。 第４実施形態に係る半導体装置の内部の平面レイアウトの一例を示す平面図。 第４実施形態に係る半導体装置の内部の立体構造の一例を示す正面図。 第４実施形態に係る半導体装置の内部の立体構造の一例を示す側面図。

以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。

なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。

１． 第１実施形態
第１実施形態に係る半導体装置について説明する。

第１実施形態に係る半導体装置は、パワーモジュールである。第１実施形態に係る半導体装置は、例えば、鉄道車両用の電力変換装置、又は再生可能エネルギー発電システム用の産業用機器等に適用される。

１．１ 構成
第１実施形態に係る半導体装置の構成について説明する。

１．１．１ 外部構造
まず、第１実施形態に係る半導体装置の外部構造について説明する。

図１は、第１実施形態に係る半導体装置の外部構造の一例を示す斜視図である。半導体装置１は、外部構造として、ベース基板１０、ケース１１、並びに蓋１２及び１３を備える。ベース基板１０、ケース１１、並びに蓋１２及び１３は、半導体装置１の容器を形成する。半導体装置１の容器内には、半導体素子を含む回路構成（図示せず）が収容される。

ベース基板１０は、半導体装置１の支持体である。ベース基板１０は、平板形状を有する。ベース基板１０は、半導体装置１の容器の下部に対応する。ベース基板１０は、例えば、四隅にネジ穴を有する。ベース基板１０は、ネジ穴を介して、半導体装置１の外部の機器（図示せず）に対して固定されることができる。ベース基板１０は、例えば、銅（Ｃｕ）又はセラミックスを含む。

ベース基板１０の上面上に、ケース１１が設けられる。ケース１１は、角筒形状を有する絶縁体である。ケース１１は、半導体装置１の容器の側部に対応する。ケース１１は、ベース基板１０に対して固定される。ケース１１は、例えば、ポリフェニレンサルファイド（ＰＰＳ：Poly-Phenylene Sulfide）を含む。

ケース１１の上面上に、蓋１２及び１３が設けられる。蓋１２及び１３は、平板形状を有する絶縁体である。蓋１２及び１３は、半導体装置１の容器の上部に対応する。蓋１２及び１３は、ケース１１に対して固定される。蓋１２及び１３は、例えば、ＰＰＳを含む。

以上のようなベース基板１０、ケース１１、並びに蓋１２及び１３が組み立てられることによって、容器の内部には、回路構成を配置するための空間が形成される。以下の説明では、ベース基板１０とケース１１との接触面に平行な平面を、ＸＹ平面とする。ＸＹ平面内において、ベース基板１０の長辺方向及び短辺方向を、それぞれＸ方向及びＹ方向とする。ベース基板１０に対するケース１１の延伸方向を、Ｚ方向又は上方向とする。＋Ｘ方向視、＋Ｙ方向視、及び－Ｚ方向視はそれぞれ、正面視、側面視、及び平面視に対応する。

また、半導体装置１は、端子１４、１５、１６、及び１７を更に備える。

端子１４、１５、１６、及び１７はそれぞれ、半導体装置１の外部の機器と、内部の回路構成と、の間を電気的に接続するブスバー（図示せず）の端部である。図１の例では、２個の端子１４、２個の端子１５、３個の端子１６、及び８個の端子１７が示される。なお、端子１４、１５、１６、及び１７の各々の数は、図１の例に限らず、任意の数に設計され得る。

２個の端子１４は、入力端子である。２個の端子１４は、Ｐ（Positive）極性を有する。２個の端子１４は、互いに電気的に接続される。２個の端子１４は、ケース１１と蓋１３との間にＹ方向に並んで配置される。

２個の端子１５は、入力端子である。２個の端子１５は、Ｎ（Negative）極性を有する。２個の端子１５は、互いに電気的に接続される。２個の端子１５は、蓋１２と蓋１３との間にＹ方向に並んで配置される。

３個の端子１６は、出力端子である。３個の端子１６は、ＡＣ（Alternating Current）端子とも呼ばれる。３個の端子１６は、互いに電気的に接続される。３個の端子１６は、ケース１１と蓋１２との間にＹ方向に並んで配置される。

８個の端子１７は、制御端子及びモニタ端子である。制御端子は、例えば、半導体装置１の回路構成に含まれる半導体素子を駆動するか否かを制御するための端子である。モニタ端子は、例えば、半導体装置１の回路構成の電気的特性をモニタするための端子である。８個の端子１７は、蓋１２のＸ方向に沿って対向する２辺上にそれぞれ４個ずつ配置される。

１．１．２ 回路構成
次に、第１実施形態に係る半導体装置の回路構成について説明する。

図２は、第１実施形態に係る半導体装置の回路構成の一例を示す回路図である。図２の例では、半導体装置１は、内部の回路構成に含まれる電気的素子として、トランジスタＴｕｐ及びＴｌｏｗ、並びにインダクタンスＬを含む場合が示される。

トランジスタＴｕｐ及びＴｌｏｗは、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである。トランジスタＴｕｐ及びＴｌｏｗは、ｎ型トランジスタである。トランジスタＴｕｐ及びＴｌｏｗは、直列に接続される。

インダクタンスＬは、半導体装置１の回路構成における寄生インダクタンスである。インダクタンスＬは、トランジスタＴｕｐとＴｌｏｗとの間を直列に接続する。

具体的には、トランジスタＴｕｐは、ノードＰに接続されたドレイン端と、インダクタンスＬの第１端に接続されたソース端と、ノードＧ１に接続されたゲート端と、を有する。トランジスタＴｌｏｗは、インダクタンスＬの第２端に接続されたドレイン端と、ノードＮに接続されたソース端と、ノードＧ２に接続されたゲート端と、を有する。インダクタンスＬの第１端、及びトランジスタＴｕｐのソース端は、ノードＭ１に共通接続される。インダクタンスＬの第２端、及びトランジスタＴｌｏｗのドレイン端は、ノードＡＣ及びノードＭ２に共通接続される。

ノードＰ、Ｎ、ＡＣはそれぞれ、端子１４、１５、及び１６に対応する。ノードＧ１及びＧ２はそれぞれ、端子１７のうちの互いに異なる２個の制御端子に対応する。ノードＭ１及びＭ２はそれぞれ、端子１７のうちの互いに異なる２個のモニタ端子に対応する。

以上のような構成により、半導体装置１の内部の半導体素子を、半導体装置１の外部から供給される電圧によって制御することができる。

なお、半導体装置１の回路構成は、図２の例に限られない。例えば、トランジスタＴｕｐ及びＴｌｏｗは、ＩＧＢＴ（Insulated-Gate Bipolar Transistor）であってもよい。また、図２の例では、トランジスタＴｕｐ及びＴｌｏｗがそれぞれ１個ずつ示されるが、これに限られない。例えば、トランジスタＴｕｐ及びＴｌｏｗの各々は、互いに並列に接続された複数のトランジスタによって構成されていてもよい。

１．１．３ 内部構造
次に、第１実施形態に係る半導体装置の内部構造について説明する。

図３は、第１実施形態に係る半導体装置の内部の平面レイアウトの一例を示す平面図である。図４は、第１実施形態に係る半導体装置の内部の立体構造の一例を示す正面図である。図５は、第１実施形態に係る半導体装置の内部の立体構造の一例を示す側面図である。図３では、蓋１２及び１３、並びにブスバーが省略される。図４及び図５では、ケース１１、蓋１２及び１３、並びにブスバーが省略される。

半導体装置１の内部構造は、ベース基板１０上に設けられる。具体的には、半導体装置１は、内部構造として、絶縁基板２０、導電体２１、２２、２４、３１、３２、３４、及び４０、並びに半導体素子２３及び３３を備える。

図３～図５の例では、導電体２１は、導電体２１ａ及び２１ｂを含む。導電体２２は、導電体２２ａ及び２２ｂを含む。半導体素子２３は、６個の半導体素子２３ａ及び６個の半導体素子２３ｂを含む。導電体２４は、６個の導電体２４ａ及び６個の導電体２４ｂを含む。導電体３１は、導電体３１ａ及び３１ｂを含む。導電体３２は、導電体３２ａ及び３２ｂを含む。半導体素子３３は、６個の半導体素子３３ａ及び６個の半導体素子３３ｂを含む。導電体３４は、６個の導電体３４ａ及び６個の導電体３４ｂを含む。導電体２１、２２、及び２４、並びに半導体素子２３は、上アームＡＵを構成する。導電体３１、３２、及び３４、並びに半導体素子３３は、下アームＡＬを構成する。導電体４０は、上アームＡＵと下アームＡＬとの間を電気的に接続する。

絶縁基板２０は、半導体装置１の回路構成を支持する絶縁性の基板である。絶縁基板２０は、ベース基板１０の上面上に設けられる。絶縁基板２０は、例えば、窒化シリコン（ＳｉＮ）を含む。絶縁基板２０の上面上に、上アームＡＵ及び下アームＡＬの各々の構成が設けられる。

まず、上アームＡＵの構成について説明する。

導電体２１ａ、２１ｂ、２２ａ、及び２２ｂは、上アームＡＵの配線パターン（導電体）である。導電体２１ａ、２１ｂ、２２ａ、及び２２ｂは、絶縁基板２０の上面上に互いに離れて設けられる。導電体２１ａ及び２１ｂは、図示せぬブスバーを介して、端子１４に接続される。導電体２２ａ及び２２ｂは、導電体４０を介して、導電体３１ａ及び３１ｂに接続される。

半導体素子２３ａ及び２３ｂは、トランジスタＴｕｐである。半導体素子２３ａ及び２３ｂはそれぞれ、導電体２１ａの上面上及び導電体２１ｂの上面上に設けられる。半導体素子２３ａ及び２３ｂの各々は、下面にドレイン端を有する。これにより、半導体素子２３ａ及び２３ｂのドレイン端はそれぞれ、導電体２１ａ及び２１ｂと電気的に接続される。また、半導体素子２３ａ及び２３ｂの各々は、上面にソース端を有する。

導電体２４ａ及び２４ｂは、ボンディングワイヤである。導電体２４ａは、半導体素子２３ａの上面のうちソース端に対応する部分と、導電体２２ａの上面との間を接続する。導電体２４ｂは、半導体素子２３ｂの上面のうちソース端に対応する部分と、導電体２２ｂの上面との間を接続する。これにより、半導体素子２３ａ及び２３ｂのソース端はそれぞれ、導電体２２ａ及び２２ｂと電気的に接続される。

次に、下アームＡＬの構成について説明する。

導電体３１ａ、３１ｂ、３２ａ、及び３２ｂは、下アームＡＬの配線パターン（導電体）である。導電体３１ａ、３１ｂ、３２ａ、及び３２ｂは、絶縁基板２０の上面上のうち導電体２１ａ、２１ｂ、２２ａ、及び２２ｂから離れた位置に、互いに離れて設けられる。導電体３１ａ及び３１ｂは、図示せぬブスバーを介して、端子１６に接続される。導電体３２ａ及び３２ｂは、図示せぬブスバーを介して、端子１５に接続される。

半導体素子３３ａ及び３３ｂは、トランジスタＴｌｏｗである。半導体素子３３ａ及び３３ｂはそれぞれ、導電体３１ａの上面上及び導電体３１ｂの上面上に設けられる。半導体素子３３ａ及び３３ｂの各々は、下面にドレイン端を有する。これにより、半導体素子３３ａ及び３３ｂのドレイン端はそれぞれ、導電体３１ａ及び３１ｂと電気的に接続される。また、半導体素子３３ａ及び３３ｂの各々は、上面にソース端を有する。

導電体３４ａ及び３４ｂは、ボンディングワイヤである。導電体３４ａは、半導体素子３３ａの上面のうちソース端に対応する部分と、導電体３２ａの上面との間を接続する。導電体３４ｂは、半導体素子３３ｂの上面のうちソース端に対応する部分と、導電体３２ｂの上面との間を接続する。これにより、半導体素子３３ａ及び３３ｂのソース端はそれぞれ、導電体３２ａ及び３２ｂと電気的に接続される。

次に、上アームＡＵと下アームＡＬとの間を接続する導電体４０の構成について説明する。

導電体４０は、例えば、一体に形成された導電体である。導電体４０は、インダクタンスＬに対応する。図３～図５の例では、導電体４０は、脚部４１及び４２、架橋部４３、４４、及び４５、並びにリード４６及び４７を含む。脚部４１は、脚部４１ａ及び４１ｂを含む。脚部４２は、脚部４２ａ及び４２ｂを含む。

脚部４１ａ、４１ｂ、４２ａ、及び４２ｂは、架橋部４３、４４、及び４５を支持する部分である。脚部４１ａ及び４１ｂはそれぞれ、導電体２２ａ及び２２ｂの上面上に設けられる。脚部４２ａ及び４２ｂはそれぞれ、導電体３１ａ及び３１ｂの上面上に設けられる。脚部４１ａ、４１ｂ、４２ａ、及び４２ｂは、Ｚ方向に延びる。脚部４１ａ、４１ｂ、４２ａ、及び４２ｂの各々の上端の位置は、導電体２４ａ、２４ｂ、３４ａ、及び３４ｂの上端の位置より高い。

架橋部４３、４４、及び４５は、上アームＡＵ及び下アームＡＬの上方において、上アームＡＵと下アームＡＬとの間を接続する部分である。架橋部４３は、脚部４１ａの上端に接続された第１端と、脚部４１ｂの上端に接続された第２端と、を有する。架橋部４３は、架橋部４５に対して、導電体２４ａ及び２４ｂを並列に接続する。架橋部４４は、脚部４２ａの上端に接続された第１端と、脚部４２ｂの上端に接続された第２端と、を有する。架橋部４４は、架橋部４５に対して、導電体３４ａ及び３４ｂを並列に接続する。架橋部４５は、架橋部４３に接続された第１端と、架橋部４４に接続された第２端と、を有する。架橋部４３、４４、及び４５は、ＸＹ平面内に延びる。図３の例では、架橋部４３及び４４は、Ｙ方向に延びる平板形状を有する。架橋部４５は、Ｘ方向に延びる平板形状を有する。

脚部４１ａ、４１ｂ、４２ａ、及び４２ｂ、並びに架橋部４３、４４、及び４５の組成及び形状（幅、長さ、厚さ等）は、有意な大きさのインダクタンスＬが発生するように調整される。これにより、導電体４０の両端間に生じる誘導起電力が有意な値となる。

なお、脚部４１ａ、４１ｂ、４２ａ、及び４２ｂは、例えば、互いに同等の形状を有する。架橋部４３及び４４は、例えば、同等の形状を有する。架橋部４５の第１端は、例えば、架橋部４３の第１端と第２端との中間位置に接続される。架橋部４５の第２端は、例えば、架橋部４４の第１端と第２端との中間位置に接続される。これにより、導電体４０による導電体２２ａ、２２ｂ、３１ａ、及び３２ｂの間の電位差が抑制される。

リード４６は、ノードＭ１に対応する端子１７と、インダクタンスＬの第１端との間を接続する部分である。リード４６は、例えば、架橋部４３に接続された第１端と、ノードＭ１に対応する端子１７に接続された第２端と、を有する。

リード４７は、ノードＭ２に対応する端子１７と、インダクタンスＬの第２端との間を接続する部分である。リード４７は、例えば、架橋部４４に接続された第１端と、ノードＭ２に対応する端子１７に接続された第２端と、を有する。

以上のような構成により、ノードＭ１及びＭ２にそれぞれ対応する２個の端子１７を介して、導電体４０の両端間に生じる誘導起電力をモニタすることができる。そして、当該誘導起電力に基づき、トランジスタＴｕｐとトランジスタＴｌｏｗとの間を流れる電流を検出することができる。

１．２ 第１実施形態に係る効果
第１実施形態によれば、半導体装置１の回路構成内に流れる電流を検出することができる。本効果について以下に説明する。

導電体４０は、半導体素子２３のソース端と半導体素子３３のドレイン端との間を接続する。具体的には、導電体４０の脚部４１及び４２はそれぞれ、導電体２２及び３１上に設けられる。導電体４０は、半導体素子２３及び３３の上方において、平板形状を有する架橋部４３、４４、及び４５を含む。これにより、架橋部４３、４４、及び４５は、絶縁基板２０上に形成される配線パターンに依存せずに幅、及び長さ等の形状を設計することができる。このため、配線パターンに影響を与えることなく、導電体４０の両端間に生じるインダクタンスＬの大きさを、電流検出可能な程度に大きく、かつサージの発生を抑制可能な程度に小さい範囲に調整することができる。したがって、トランジスタＴｕｐ及びＴｌｏｗ間を流れる電流を検出するための負荷を軽減することができる。

また、導電体４０は、ノードＭ１に対応する端子１７と、架橋部４３、４４、及び４５との間を接続するリード４６を含む。導電体４０は、ノードＭ２に対応する端子１７と、架橋部４３、４４、及び４５との間を接続するリード４７を含む。これにより、ノードＭ１及びＭ２にそれぞれ対応する２個の端子１７を介して、インダクタンスＬに基づいて、トランジスタＴｕｐ及びＴｌｏｗ間を流れる電流を検出することができる。

また、絶縁基板２０は、容器に固定される。容器は、ベース基板１０、ケース１１、並びに蓋１２及び１３を含む。端子１４、１５、１６、及び１７は、容器の外側に設けられる。これにより、パワーモジュールの外部から、パワーモジュール内の回路構成であるトランジスタＴｕｐ及びＴｌｏｗ間を流れる電流をモニタすることができる。

また、架橋部４３、４４、及び４５は、導電体２４及び３４の上方に位置する。これにより、架橋部４３、４４、及び４５の形状を、ワイヤボンディングのレイアウトに依存することなく設計することができる。このため、インダクタンスＬの設計負荷を軽減することができる。

２． 第２実施形態
次に、第２実施形態に係る半導体装置について説明する。

第２実施形態に係る半導体装置は、ノードＡＣに対応する端子１６と半導体装置１の回路構成とを電気的に接続するブスバーが、導電体４０と一体に形成される点において、第１実施形態に係る半導体装置と異なる。以下では、第１実施形態と異なる構成について主に説明する。第１実施形態と同等の構成については、適宜その説明を省略する。

２．１ 半導体装置の内部構造
図６は、第２実施形態に係る半導体装置の内部の平面レイアウトの一例を示す平面図である。図６は、第１実施形態における図３に対応する。

導電体４０は、端子接続部４８を更に含む。端子接続部４８は、ノードＡＣに対応する端子１６と、架橋部４３との間を接続する部分である。端子接続部４８は、例えば、脚部４１及び４２、架橋部４３、４４、及び４５、並びにリード４６及び４７と共に、一体に形成される。

なお、図６の例では、端子接続部４８が架橋部４３に接続される場合が示されるが、これに限られない。例えば、端子接続部４８は、脚部４１及び４２、並びに架橋部４４及び４５のいずれかに接続されてもよい。

２．２ 第２実施形態に係る効果
第２実施形態によれば、導電体４０は、端子接続部４８を介して、端子１６と接続される。これにより、トランジスタＴｕｐ及びＴｌｏｗの間の電気的経路と、端子１６との間を電気的に接続する部品を導電体４０とは別に設けることを回避できる。このため、半導体装置１の部品数を削減することができる。したがって、半導体装置１内の設計に対する負荷を軽減することができる。

３． 第３実施形態
次に、第３実施形態に係る半導体装置について説明する。

第３実施形態に係る半導体装置は、ノードＭ１及びＭ２にそれぞれ対応する２個の端子１７が導電体４０とは異なる部品によって半導体装置１内の回路構成と電気的に接続される点において、第１実施形態及び第２実施形態に係る半導体装置と異なる。以下では、第１実施形態と異なる構成について主に説明する。第１実施形態と同等の構成については、適宜その説明を省略する。

３．１ 半導体装置の内部構造
図７は、第３実施形態に係る半導体装置の内部の平面レイアウトの一例を示す平面図である。図７は、第１実施形態における図３に対応する。

導電体４０は、脚部４１及び４２、並びに架橋部４３、４４、及び４５によって構成される。

半導体装置１は、導電体５１及び５２を更に備える。

導電体５１は、ノードＭ１に対応する端子１７と、インダクタンスＬの第１端との間を接続する導電体である。導電体５１は、導電体２２ｂの上面上に接続された第１端と、ノードＭ１に対応する端子１７に接続された第２端と、を有する。

導電体５２は、ノードＭ２に対応する端子１７と、インダクタンスＬの第２端との間を接続する導電体である。導電体５２は、導電体３１ａの上面上に接続された第１端と、ノードＭ２に対応する端子１７に接続された第２端と、を有する。

なお、図７の例では、導電体５１及び５２がそれぞれ導電体２２ｂ及び３１ａに接続される場合が示されるが、これに限られない。例えば、導電体５１は、導電体２２ａに接続されてもよい。導電体５２は、導電体３１ｂに接続されてもよい。

３．２ 第３実施形態に係る効果
第３実施形態によれば、ノードＭ１及びＭ２にそれぞれ対応する２個の端子１７は、導電体４０とは異なる導電体５１及び５２によって、トランジスタＴｕｐ及びＴｌｏｗの間に電気的に接続される。これにより、導電体４０に依存することなく、モニタ位置を自由に設計することができる。

補足すると、ノードＭ１及びＭ２にそれぞれ対応する２個の端子は、ソースセンス端子としても機能し得る。ソースセンス端子によるモニタ位置は、トランジスタＴｕｐ及びＴｌｏｗのスイッチング速度に影響する場合がある。第３実施形態によれば、導電体５１及び５２はそれぞれ、導電体２２ａ及び２２ｂ、並びに導電体３１ａ及び３１ｂとの接続位置の調整に関する自由度が高い。このため、トランジスタＴｕｐ及びＴｌｏｗのスイッチング速度を容易に調整することができる。

なお、第３実施形態に係る半導体装置には、第１実施形態における構成に限らず、第２実施形態における構成を適用可能である。この場合、第３実施形態に係る半導体装置は、第２実施形態と同等の効果を奏することができる。

４． 第４実施形態
次に、第４実施形態に係る半導体装置について説明する。

第４実施形態に係る半導体装置は、半導体素子２３及び３３の各々のソース端に接続される配線パターンが半導体素子２３及び３３の上面上に設けられる点において、第１実施形態乃至第３実施形態に係る半導体装置と異なる。以下では、第１実施形態と異なる構成について主に説明する。第１実施形態と同等の構成については、適宜その説明を省略する。

４．１ 半導体装置の内部構造
図８は、第４実施形態に係る半導体装置の内部の平面レイアウトの一例を示す平面図である。図９は、第４実施形態に係る半導体装置の内部の立体構造の一例を示す正面図である。図１０は、第４実施形態に係る半導体装置の内部の立体構造の一例を示す側面図である。図８、図９、及び図１０はそれぞれ、第１実施形態における図３、図４、及び図５に対応する。

半導体装置１は、内部構造として、絶縁基板２０、導電体４０’、６１、６３、７１、及び７３、半導体素子６２及び７２、並びに配線基板６４、６５、７４、及び７５を含む。

図８～図１０の例では、導電体６１は、導電体６１ａ及び６１ｂを含む。半導体素子６２は、６個の半導体素子６２ａ及び６個の半導体素子６２ｂを含む。導電体６３は、導電体６３ａ及び６３ｂを含む。配線基板６４は、配線基板６４ａ及び６４ｂを含む。配線基板６５は、配線基板６５ａ及び６５ｂを含む。導電体７１は、導電体７１ａ及び７１ｂを含む。半導体素子７２は、６個の半導体素子７２ａ及び６個の半導体素子７２ｂを含む。導電体７３は、導電体７３ａ及び７３ｂを含む。配線基板７４は、配線基板７４ａ及び７４ｂを含む。配線基板７５は、配線基板７５ａ及び７５ｂを含む。導電体６１及び６３、半導体素子６２、並びに配線基板６４及び６５は、上アームＡＵを構成する。導電体７１及び７３、半導体素子７２、並びに配線基板７４及び７５は、下アームＡＬを構成する。導電体４０’は、上アームＡＵと下アームＡＬとの間を接続する。

まず、上アームＡＵの構成について説明する。

導電体６１ａ及び６１ｂは、トランジスタＴｕｐに対する下方の配線パターン（導電体）である。導電体６１ａ及び６１ｂは、絶縁基板２０の上面上に互いに離れて設けられる。

半導体素子６２ａ及び６２ｂは、トランジスタＴｕｐである。半導体素子６２ａ及び６２ｂはそれぞれ、導電体６１ａの上面上及び導電体６１ｂの上面上に設けられる。半導体素子６２ａ及び６２ｂの各々は、下面にドレイン端を有する。また、半導体素子６２ａ及び６２ｂの各々は、上面にソース端を有する。

導電体６３ａ及び６３ｂは、金属のスペーサである。導電体６３ａ及び６３ｂはそれぞれ、導電体６１ａの上面上及び導電体６１ｂの上面上に設けられる。導電体６３ａ及び６３ｂの高さは、例えば、半導体素子６２ａ及び６２ｂの高さと等しい。

配線基板６４ａ及び６４ｂは、トランジスタＴｕｐに対する上方の配線パターン（導電体）を含む。配線基板６４ａ及び６４ｂはそれぞれ、半導体素子６２ａの上面上及び半導体素子６２ｂの上面上に設けられる。これにより、半導体素子６２ａ及び６２ｂのソース端はそれぞれ、配線基板６４ａ及び６４ｂと電気的に接続される。配線基板６４ａ及び６４ｂは、導電体４０’を介して、配線基板７５ａ及び７５ｂに接続される。

配線基板６５ａ及び６５ｂは、ＰＣＢ（Printed Circuit Board）基板である。配線基板６５ａ及び６５ｂは、トランジスタＴｕｐに対する上方の配線パターン（導電体）を含む。配線基板６５ａ及び６５ｂは、平板形状を有する導電体でもよい。配線基板６５ａ及び６５ｂはそれぞれ、導電体６３ａの上面上及び導電体６３ｂの上面上に設けられる。これにより、半導体素子６２ａ及び６２ｂのドレイン端はそれぞれ、配線基板６５ａ及び６５ｂと電気的に接続される。配線基板６５ａ及び６５ｂは、図示せぬブスバーを介して、端子１４に接続される。

次に、下アームＡＬの構成について説明する。

導電体７１ａ及び７１ｂは、トランジスタＴｌｏｗに対する下方の配線パターン（導電体）である。導電体７１ａ及び７１ｂは、絶縁基板２０の上面上のうち導電体６１ａ及び６１ｂから離れた位置に、に互いに離れて設けられる。

半導体素子７２ａ及び７２ｂは、トランジスタＴｌｏｗである。半導体素子７２ａ及び７２ｂはそれぞれ、導電体７１ａの上面上及び導電体７１ｂの上面上に設けられる。半導体素子７２ａ及び７２ｂの各々は、下面にドレイン端を有する。また、半導体素子７２ａ及び７２ｂの各々は、上面にソース端を有する。

導電体７３ａ及び７３ｂは、金属のスペーサである。導電体７３ａ及び７３ｂはそれぞれ、導電体７１ａの上面上及び導電体７１ｂの上面上に設けられる。導電体７３ａ及び７３ｂの高さは、例えば、半導体素子７２ａ及び７２ｂの高さと等しい。

配線基板７４ａ及び７４ｂは、ＰＣＢ基板である。配線基板７４ａ及び７４ｂは、トランジスタＴｌｏｗに対する上方の配線パターン（導電体）を含む。配線基板７４ａ及び７４ｂは、平板形状を有する導電体でもよい。配線基板７４ａ及び７４ｂはそれぞれ、半導体素子７２ａの上面上及び半導体素子７２ｂの上面上に設けられる。これにより、半導体素子７２ａ及び７２ｂのソース端はそれぞれ、配線基板７４ａ及び７４ｂと電気的に接続される。配線基板７４ａ及び７４ｂは、図示せぬブスバーを介して、端子１５に接続される。

配線基板７５ａ及び７５ｂは、トランジスタＴｌｏｗに対する上方の配線パターン（導電体）を含む。配線基板７５ａ及び７５ｂはそれぞれ、導電体７３ａの上面上及び導電体７３ｂの上面上に設けられる。これにより、半導体素子７２ａ及び７２ｂのドレイン端はそれぞれ、配線基板７５ａ及び７５ｂと電気的に接続される。配線基板７５ａ及び７５ｂは、図示せぬブスバーを介して、端子１６に接続される。

次に、上アームＡＵと下アームＡＬとの間を接続する導電体４０’の構成について説明する。

導電体４０’の構成は、設けられる部材が異なる点を除いて、第１実施形態における導電体４０の構成と同等である。図８～図１０の例では、導電体４０’は、脚部４１’及び４２’、架橋部４３’、４４’、及び４５’、並びにリード４６’及び４７’を含む。脚部４１’は、脚部４１ａ’及び４１ｂ’を含む。脚部４２’は、脚部４２ａ’及び４２ｂ’を含む。

脚部４１ａ’及び４１ｂ’はそれぞれ、配線基板６４ａ及び６４ｂの上面上に設けられる。脚部４２ａ’及び４２ｂ’はそれぞれ、配線基板７５ａ及び７５ｂの上面上に設けられる。脚部４１ａ’、４１ｂ’、４２ａ’、及び４２ｂ’は、Ｚ方向に延びる。

架橋部４３’、４４’、及び４５’、並びにリード４６’及び４７’の構成は、第１実施形態における架橋部４３、４４、及び４５、並びにリード４６及び４７の構成と同等であるため、説明を省略する。

以上のような構成により、ノードＭ１及びＭ２にそれぞれ対応する２個の端子１７を介して、導電体４０’の両端間に生じる誘導起電力をモニタすることができる。そして、当該誘導起電力に基づき、トランジスタＴｕｐとトランジスタＴｌｏｗとの間を流れる電流を検出することができる。

４．２ 第４実施形態に係る効果
第４実施形態によれば、配線基板６４は、半導体素子６２の上面上に設けられる。配線基板７５は、導電体７３の上面上に設けられる。導電体４０’は、配線基板６４、６５、７４、及び７５よりも上方において、配線基板６４と配線基板７５との間を接続する。これにより、導電体４０’の脚部４１’及び４２’と半導体素子６２及び７２とを異なる高さに配置することができる。このため、絶縁基板２０上における半導体素子６２及び７２の実装面積を増やすことができる。したがって、半導体装置１内の実装密度を向上させることができる。

なお、第４実施形態に係る半導体装置には、第１実施形態における構成に限らず、第２実施形態及び第３実施形態における構成を適用可能である。この場合、第４実施形態に係る半導体装置は、第２実施形態及び第３実施形態と同等の効果を奏することができる。

５． 変形例等
なお、第１実施形態、第２実施形態、第３実施形態、及び第４実施形態は、上述の例に限らず、種々の変形を適用可能である。

例えば、上述した第１実施形態、第２実施形態、第３実施形態、及び第４実施形態では、上アームＡＵ及び下アームＡＬの各々が、符号の末尾にそれぞれ“ａ”及び“ｂ”が付く互いに同等な２組の構成群を有する場合について説明したが、これに限られない。上アームＡＵ及び下アームＡＬの各々は、当該構成群を１組、又は３組以上有していてもよい。

また、例えば、上述した第１実施形態、第２実施形態、第３実施形態、及び第４実施形態では、１つの絶縁基板２０の上面上に上アームＡＵ及び下アームＡＬが設けられる場合について説明したが、これに限られない。上アームＡＵ及び下アームＡＬの各々は、別々の絶縁基板の上面上に設けられてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体装置、１０…ベース基板、１１…ケース、１２，１３…蓋、１４，１５，１６，１７…端子、２０…絶縁基板、２１，２２，２４，３１，３２，３４，４０，５１，５２，６１，６３，７１，７３…導電体、２３，３３，６２，７２…半導体素子、４１，４２…脚部、４３，４４，４５…架橋部、４６，４７…リード、４８…端子接続部、６４，６５，７４，７５…配線基板。

Claims (9)

1. 基板と、
   各々が前記基板の上面上に互いに離れて設けられた第１導電体及び第２導電体と、
   前記第１導電体の上面上に設けられ、前記第１導電体に電気的に接続された第１端を有する第１トランジスタと、
   前記第２導電体の上面上に設けられ、前記第２導電体に電気的に接続された第１端を有する第２トランジスタと、
   前記第１トランジスタ及び前記第２トランジスタの上方において平板形状を有する第１部分を含み、前記第１トランジスタの第２端と前記第２トランジスタの前記第１端との間を電気的に接続する第３導電体と、
   前記第１部分を介して互いに電気的に接続される第１端子及び第２端子と、
   を備えた、
   半導体装置。
2. 前記第３導電体は、
   前記第１部分と前記第１端子との間を電気的に接続する第２部分と、
   前記第１部分と前記第２端子との間を電気的に接続する第３部分と、
   を更に含む、
   請求項１記載の半導体装置。
3. 前記基板に対して固定された容器を更に備え、
   前記第１端子及び前記第２端子は、前記容器の外側に設けられた、
   請求項２記載の半導体装置。
4. 前記第１トランジスタの前記第２端と前記第１端子との間を、前記第３導電体を介することなく電気的に接続する第４導電体と、
   前記第２トランジスタの前記第１端と前記第２端子との間を、前記第３導電体を介することなく電気的に接続する第５導電体と、
   を更に備えた、
   請求項１記載の半導体装置。
5. 前記基板に対して固定された容器を更に備え、
   前記第１端子及び前記第２端子は、前記容器の外側に設けられた、
   請求項４記載の半導体装置。
6. 前記基板の上面上に前記第１導電体及び前記第２導電体と離れて設けられ、前記第１トランジスタの前記第２端に電気的に接続された第６導電体を更に備え、
   前記第３導電体は、前記第６導電体と前記第２導電体との間を電気的に接続する、
   請求項１記載の半導体装置。
7. 前記第１トランジスタの前記第２端と、前記第６導電体との間を電気的に接続する第７導電体を更に備え、
   前記第１部分は、前記第７導電体の上方に設けられた、
   請求項６記載の半導体装置。
8. 前記第１トランジスタの上方に設けられ、前記第１トランジスタの前記第２端に電気的に接続された第８導電体と、
   前記第２トランジスタの上方に設けられ、前記第２トランジスタの前記第１端に電気的に接続された第９導電体と、
   を更に備え、
   前記第３導電体は、前記第８導電体と前記第９導電体との間を電気的に接続する、
   請求項１記載の半導体装置。
9. 前記第３導電体は、前記第１部分と出力端子との間を電気的に接続する第４部分を更に含む、
   請求項１記載の半導体装置。