JP7611109B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、電力制御用の半導体装置に関する。

電力制御用の半導体装置では、ソレノイドやモータ等の誘導性負荷への電流供給をオンからオフに切り替えた際に、負荷に蓄積された電磁エネルギーが放出されることにより逆起電圧が発生する。この逆起電圧によって出力トランジスタが破壊するのを防ぐため、半導体装置には、逆起電圧を所定のクランプ電圧までクランプするダイナミッククランプ回路が搭載される場合がある。

特許文献１および特許文献２には、このようなダイナミッククランプ回路を搭載した半導体装置が示される。当該ダイナミッククランプ回路は、概略的には、出力トランジスタのドレインソース間電圧が所定値を超えた場合に出力トランジスタのゲート電圧を上昇させ、出力トランジスタをハーフオンすることで、逆起電圧をクランプする。

特開２０１６－２０８４０６号公報 特開２０１７－２１２５２２号公報

例えば、特許文献１および特許文献２に示されるような、出力トランジスタのハーフオンによって逆起電圧をクランプする方式では、ハーフオンタイミングでの出力トランジスタの動作点が、安全動作領域（ＳＯＡ：Safety Operating Area）を満たせないおそれがあった。特に、スーパージャンクション構造等を用いてオン抵抗を低減した出力トランジスタでは、二次降伏に伴うＳＯＡが狭くなる場合がある。この場合、ＳＯＡを満たすことは、より困難になり得る。

その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態による半導体装置は、第１および第２の電源端子と、負荷に接続される負荷端子と、出力トランジスタと、ドライバと、第１の電流パスと、検出トランジスタと、カレントミラー回路と、検出用抵抗素子と、制御トランジスタと、を備える。第１の電源端子には、高電位側である第１の電源電圧が印加され、第２の電源端子には、低電位側である第２の電源電圧が印加される。出力トランジスタは、第１の電源端子と負荷端子とに接続され、制御ノードと負荷端子との間の制御電圧に基づいてオン／オフが制御される。ドライバは、制御入力信号に基づいて出力トランジスタの制御電圧を制御する。第１の電流パスは、第１の電源端子と負荷端子との間に形成される。検出トランジスタは、第１の電流パスに挿入され、負荷端子に生じる出力電圧が第２の電源電圧よりも低い期間で第１の電流パスに検出電流を流す。カレントミラー回路は、第１の電流パスに流れる検出電流を第２の電流パスに転写する。検出用抵抗素子は、第２の電流パスに挿入され、第２の電流パスに流れる電流を検出電圧に変換する。制御トランジスタは、検出用抵抗素子によって変換された検出電圧が所定値よりも高い期間でオンとなる。そして、出力トランジスタは、制御トランジスタがオンの期間でオフに制御される。

前記一実施の形態によれば、出力トランジスタの二次降伏による破壊を防止することが可能になる。

図１は、実施の形態１による半導体装置を適用した電力制御ユニット周りの概略構成例を示すブロック図である。 図２は、実施の形態１による半導体装置を適用した電力制御システムの概略構成例を示すブロック図である。 図３は、図１および図２におけるパワーデバイスの外形例を示す平面図である。 図４は、図３における出力トランジスタのＡ－Ａ’間の構成例を示す断面図である。 図５は、図１および図２におけるパワーデバイスの主要部の構成例を示す回路図である。 図６は、図５に示すパワーデバイスの動作例を示す波形図である。 図７は、実施の形態２による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。 図８は、図７に示すパワーデバイスの動作例を示す波形図である。 図９は、実施の形態３による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。 図１０は、図９に示すパワーデバイスの動作例を示す波形図である。 図１１は、実施の形態４による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。 図１２は、図１１に示すパワーデバイスの動作例を示す波形図である。 図１３Ａは、比較例となるパワーデバイスの動作例を示す波形図である。 図１３Ｂは、出力トランジスタの安全動作領域（ＳＯＡ）と、図１３Ａの動作例との対応関係を表す図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
＜電力制御ユニットの概略＞
図１は、実施の形態１による半導体装置を適用した電力制御ユニット周りの概略構成例を示すブロック図である。図２は、実施の形態１による半導体装置を適用した電力制御システムの概略構成例を示すブロック図である。図１または図２に示される電力制御ユニット１０，１０ａ，１０ｂ１，１０ｂ２は、例えば、車載用のエンジン制御ユニット（ＥＣＵ）等である。電力制御ユニット１０，１０ａ，１０ｂ１，１０ｂ２は、バッテリ１１から負荷１２への電源供給を制御する機能を備える。

図１に示す電力制御ユニット１０は、半導体装置であるパワーデバイス２０と、マイクロコンピュータ（ＭＣＵと呼ぶ）２１とを備える。例えば、パワーデバイス２０およびＭＣＵ２１のそれぞれは、一つの半導体チップで構成され、電力制御ユニット１０を構成する配線基板上に実装される。パワーデバイス２０は、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体素子を備える。実施の形態では、パワーデバイス２０は、例えば、ＭＯＳＦＥＴと、当該ＭＯＳＦＥＴのドライバおよび各種保護回路等を含む制御回路と、を備えたＩＰＤ（Intelligent Power Device）で構成される。

パワーデバイス（半導体装置）２０は、高電位側の電源電圧ＶＣＣが印加される高電位側の電源端子ＰＮｖと、負荷１２に接続される負荷端子ＰＮｌと、制御入力信号ＩＮを入力する制御入力端子ＰＮｉと、を備える。高電位側の電源電圧ＶＣＣは、バッテリ１１によって生成され、例えば、１２Ｖ～１５Ｖ等の電圧値を有する。負荷１２は、誘導性負荷、抵抗性負荷または容量性負荷である。誘導性負荷は、例えば、ソレノイド、モータ、コイル等である。負荷１２は、低電位側の電源電圧ＧＮＤを基準に、負荷端子ＰＮｌからの高電位側の電源電圧を受けて動作する。

明細書では、高電位側の電源電圧ＶＣＣおよび高電位側の電源端子ＰＮｖを、単に、電源電圧ＶＣＣおよび電源端子ＰＮｖと呼ぶ。また、低電位側の電源電圧ＧＮＤの値は０Ｖであるものとして、低電位側の電源電圧ＧＮＤを、接地電圧ＧＮＤと呼ぶ。

ＭＣＵ２１は、パワーデバイス２０を制御する機能を備える。ＭＣＵ２１は、例えば、電源供給のオン／オフを表す制御入力信号ＩＮをパワーデバイス２０へ出力することにより、パワーデバイス２０を制御する。パワーデバイス２０は、制御入力信号ＩＮに基づいて、バッテリ１１から負荷１２への電源供給のオン／オフ、すなわち、電源端子ＰＮｖと負荷端子ＰＮｌとの導通／非導通を切り替える。このように、パワーデバイス２０は、電源スイッチとしての機能を備える。

また、パワーデバイス２０は、各種モニタ信号ＭＮＩをＭＣＵ２１へ出力する。モニタ信号ＭＮＩとして、例えば、図示しない各種保護回路からの異常検知信号や、図示しない電流センス回路からの電流センス信号等が挙げられる。各種保護回路は、パワー半導体素子を過電圧、過電流、過温度等から保護する回路である。電流センス回路は、パワー半導体素子から負荷端子ＰＮｌに流れる出力電流をセンシングする回路である。なお、電力制御ユニット１０には、図示は省略されるが、バッテリ１１からの電源電圧ＶＣＣを電圧変換した上でＭＣＵ２１へ供給するＤＣＤＣコンバータ等も搭載され得る。

図２には、図１で述べたような電力制御ユニットを階層的に設けた電力制御システムが示される。当該電力制御システムは、上位ユニットとしての電力制御ユニット１０ａと、下位ユニットとしての複数（この例では２個）の電力制御ユニット１０ｂ１，１０ｂ２と、を備える。電力制御ユニット１０ａ，１０ｂ１，１０ｂ２のそれぞれは、図１の場合と同様に、パワーデバイス２０とＭＣＵ２１とを備える。

上位ユニットである電力制御ユニット１０ａ内のパワーデバイス２０おいて、電源端子ＰＮｖには、バッテリ１１からの電源電圧ＶＣＣが印加される。また、負荷端子ＰＮｌは、ワイヤハーネスＷＨ等を介して下位ユニットである電力制御ユニット１０ｂ１，１０ｂ２に接続される。すなわち、上位ユニットは、下位ユニットを負荷として動作する。

一方、下位ユニットである電力制御ユニット１０ｂ１，１０ｂ２内のパワーデバイス２０において、電源端子ＰＮｖには、バッテリ１１からの電源電圧Ｖｃｃが、電力制御ユニット１０ａおよびワイヤハーネスＷＨ等を介して共通に印加される。また、電力制御ユニット１０ｂ１，１０ｂ２内の負荷端子ＰＮｌは、それぞれ、負荷１２ｂ１，１２ｂ２に接続される。

電力制御ユニット１０ａ内のパワーデバイス２０は、対応するＭＣＵ２１からの制御入力信号ＩＮに基づいて、バッテリ１１から複数の電力制御ユニット１０ｂ１，１０ｂ２への電源供給のオン／オフを制御する。一方、電力制御ユニット１０ｂ１，１０ｂ２内のパワーデバイス２０は、それぞれ、対応するＭＣＵ２１からの制御入力信号ＩＮに基づいて、電力制御ユニット１０ａから負荷１２ｂ１，１２ｂ２への電源供給のオン／オフを制御する。なお、この例では、電力制御ユニット１０ａ内のＭＣＵ２１は、例えば、パワーデバイス２０からのモニタ信号ＭＮＩに基づいて重大な異常が検出された場合に、図示しないディスプレイ等に、エラー信号ＥＲＲを用いてエラー表示を行わせる。

＜パワーデバイスのデバイス構成＞
図３は、図１および図２におけるパワーデバイスの外形例を示す平面図である。パワーデバイス２０は、例えば、半導体チップＣＨＰを封止したパッケージで実現される。パッケージは、この例では、ＴＯ２５２－７ｐｉｎと呼ばれる形状を有する。半導体チップＣＨＰは、出力トランジスタＱＯと、出力トランジスタＱＯを制御する制御回路ＣＴとを搭載する。制御回路ＣＴ内には、出力トランジスタＱＯのドライバや、各種保護回路等が含まれる。

パッケージの外部端子、すなわちリードには、図１で述べた負荷端子ＰＮｌ、制御入力端子ＰＮｉおよび電源端子ＰＮｖに加えて、低電位側の電源端子ＰＮｇと、モニタ端子ＰＮｍ１，ＰＮｍ２とが含まれる。低電位側の電源端子ＰＮｇには、接地電圧ＧＮＤが印加される。明細書では、低電位側の電源端子ＰＮｇを、接地端子ＰＮｇと呼ぶ。モニタ端子ＰＮｍ１，ＰＮｍ２は、図１で述べたモニタ信号ＭＮＩ用の端子である。

半導体チップＣＨＰは、パッケージを構成するリードフレーム２５上に搭載される。当該リードフレーム２５は、電源端子ＰＮｖに連結される。ここで、半導体チップＣＨＰの裏面には、出力トランジスタＱＯのドレイン電極ＤＥが形成される。その結果、電源端子ＰＮｖは、ドレイン電極ＤＥに接続される。出力トランジスタＱＯは、複数の単位セルＵＣによって構成される。複数の単位セルＵＣは、Ｘ軸方向において並んで配置される。複数の単位セルＵＣのそれぞれは、Ｙ軸方向に延伸するように形成される。

半導体チップＣＨＰの主面側には、出力トランジスタＱＯのソース電極の一部であるソースパッドＰＤｓが形成される。ソースパッドＰＤｓは、負荷端子ＰＮｌにボンディングワイヤＢＷを介して接続される。この例では、出力電流を十分に確保するため、負荷端子ＰＮｌは、２個設けられる。さらに、半導体チップＣＨＰの主面側には、電源パッドＰＤｐと、制御入力パッドＰＤｉと、モニタパッドＰＤｍ１，ＰＤｍ２とが形成される。電源パッドＰＤｐは、接地端子ＰＮｇにボンディングワイヤＢＷを介して接続される。制御入力パッドＰＤｉおよびモニタパッドＰＤｍ１，ＰＤｍ２は、それぞれ、制御入力端子ＰＮｉおよびモニタ端子ＰＮｍ１，ＰＮｍ２にボンディングワイヤＢＷを介して接続される。

図４は、図３における出力トランジスタのＡ－Ａ’間の構成例を示す断面図である。図４に示す出力トランジスタＱＯは、例えば、半導体基板ＳＵＢに形成されるｎチャネル型のＭＯＳＦＥＴである。出力トランジスタＱＯを構成する単位セルＵＣは、半導体基板ＳＵＢに形成されるドレイン領域ＤＡ、ベース領域ＢＡ、ゲート電極ＧＥ、バックゲートコンタクト領域ＢＣＴ、ソース領域ＳＡおよびコラム領域ＣＡを有する。

ドレイン領域ＤＡは、例えば、ｎ型の領域であり、半導体基板ＳＵＢの裏面側に配置される。ドレイン領域ＤＡの裏面、すなわち、半導体基板ＳＵＢの裏面には、ドレイン電極ＤＥが形成される。ベース領域ＢＡは、例えば、ｐ型の領域であり、ドレイン領域ＤＡの主面上に形成される。ゲート電極ＧＥは、ベース領域ＢＡの主面側からドレイン領域ＤＡに達するように、半導体基板ＳＵＢに埋め込まれている。すなわち、ゲート電極ＧＥは、トレンチゲート構造を有する。また、ゲート電極ＧＥは、ゲート酸化膜ＧＯＸによって覆われている。

バックゲートコンタクト領域ＢＣＴは、例えば、ｐ^＋型の領域であり、ベース領域ＢＡの主面側において、隣接するゲート電極ＧＥの間の中央部に形成される。ソース領域ＳＡは、例えば、ｎ^＋型の領域であり、バックゲートコンタクト領域ＢＣＴとゲート電極ＧＥとの間に形成される。さらに、半導体基板ＳＵＢの主面上には、ソース電極ＳＥが形成される。ソース電極ＳＥは、ソース領域ＳＡとバックゲートコンタクト領域ＢＣＴとに接している。ソース電極ＳＥ上には、図示しない保護膜等が形成される。図３に示したソースパッドＰＤｓは、当該保護膜の開口部に該当する。

一方、コラム領域ＣＡは、例えば、ｐ型の領域であり、ベース領域ＢＡの裏面から半導体基板ＳＵＢの裏面側へ延伸するように形成される。すなわち、Ｘ軸方向において、コラム領域ＣＡとドレイン領域ＤＡは、互いに隣接するように配置される。一般的なトレンチゲート構造のＭＯＳＦＥＴでは、コラム領域ＣＡは形成されず、ドレイン領域ＤＡは、耐圧を確保するため、例えばｎ^－型の領域となる。一方、図４の構成例では、コラム領域ＣＡが形成され、ドレイン領域ＤＡは、例えば、ｎ^－型よりも高濃度であるｎ型の領域となる。

図４のような構成例は、スーパージャンクション構造等と呼ばれる。スーパージャンクション構造では、出力トランジスタＱＯがオンの場合には、比抵抗の低いドレイン領域ＤＡを通じて電子を流すことで、低いオン抵抗が実現される。一方、出力トランジスタＱＯがオフの場合には、ドレイン領域ＤＡ、コラム領域ＣＡが空乏化することで、高い耐圧が実現される。すなわち、スーパージャンクション構造を用いることで、出力トランジスタＱＯの高速スイッチング特性を維持しながら、高耐圧、低オン抵抗の特性を得ることが可能になる。

なお、図３に示した制御回路ＣＴは、出力トランジスタＱＯとは異なり、一般的なＣＭＯＳ（Complementary MOS）プロセスによって形成されるＭＯＳＦＥＴ、コンデンサ、ダイオード、抵抗等を備える。明細書では、制御回路ＣＴに搭載される通常のＭＯＳＦＥＴを、出力トランジスタＱＯと区別してＭＯＳトランジスタと呼び、ｎチャネル型をｎＭＯＳトランジスタ、ｐチャネル型をｐＭＯＳトランジスタと呼ぶ。また、出力トランジスタＱＯは、必ずしも、スーパージャンクション構造に限らず、一般的なトレンチゲート構造や、または、プレーナゲート構造等であってもよい。さらに、出力トランジスタＱＯは、ＭＯＳＦＥＴに限らず、ＩＧＢＴ等であってもよい。

＜パワーデバイス（実施の形態１）の回路構成＞
図５は、図１および図２におけるパワーデバイスの主要部の構成例を示す回路図である。図５に示すパワーデバイス２０ａは、電源電圧ＶＣＣが印加される電源端子ＰＮｖと、制御入力信号ＩＮを入力する制御入力端子ＰＮｉと、接地電圧ＧＮＤが印加される接地端子ＰＮｇと、負荷１２に接続される負荷端子ＰＮｌと、を備える。また、当該パワーデバイス２０ａは、出力トランジスタＱＯと、ドライバ３０と、電流制限素子３１と、保護回路３２ａとを備える。

出力トランジスタＱＯは、この例では、ｎチャネル型ＭＯＳＦＥＴである。出力トランジスタＱＯにおけるドレイン（Ｄ）とソース（Ｓ）は、それぞれ、電源端子ＰＮｖと負荷端子ＰＮｌに接続される。出力トランジスタＱＯは、制御ノードであるゲート（Ｇ）と、負荷端子ＰＮｌに接続されるソース（Ｓ）との間の制御電圧、すなわちゲートソース間電圧Ｖｇｓに基づいてオン／オフが制御される。

ここでは、図３に示したように、電源端子ＰＮｖは、出力トランジスタＱＯのドレイン電極ＤＥでもあり、負荷端子ＰＮｌは、出力トランジスタＱＯのソースパッドＰＤｓでもある。また、制御入力端子ＰＮｉは、制御入力パッドＰＤｉでもあり、接地端子ＰＮｇは、電源パッドＰＤｐでもある。負荷１２は、例えば、誘導性負荷であるが、場合によっては、抵抗性負荷等であってもよい。すなわち、例えば、ソースパッドＰＤｓから負荷１２を見ると、負荷１２が抵抗性負荷等であっても、ボンディングワイヤＢＷ等のインダクタンス成分が誘導性負荷として作用し得る。

ドライバ３０は、制御入力端子ＰＮｉからの制御入力信号ＩＮに基づいて、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓを制御する。例えば、制御入力信号ＩＮが“Ｈ”レベルの場合、ドライバ３０は、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓを、電流制限素子３１を介してオンレベルに制御する。オンレベルは、例えば、電源電圧ＶＣＣのレベルである。

これにより、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓは、閾値電圧（Ｖｔｈ）よりも大きくなり、出力トランジスタＱＯはオンになる。出力トランジスタＱＯがオンになると、出力トランジスタＱＯを介して出力電流Ｉｏが流れ、負荷端子ＰＮｌに生じる出力電圧Ｖｏは、電源電圧ＶＣＣ付近まで上昇する。その結果、負荷１２への電源供給はオンになる。

一方、制御入力信号ＩＮが“Ｌ”レベルの場合、ドライバ３０は、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓを、電流制限素子３１を介してオフレベルに制御する。オフレベルは、例えば、接地電圧ＧＮＤのレベルである。これにより、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓは、閾値電圧（Ｖｔｈ）よりも小さくなり、出力トランジスタＱＯはオフになる。出力トランジスタＱＯがオフになると、出力電流Ｉｏは流れず、負荷１２への電源供給はオフになる。そして、負荷端子ＰＮｌに生じる出力電圧Ｖｏは、最終的には、接地電圧ＧＮＤに収束する。

ドライバ３０は、図示は省略されるが、例えば、負荷端子ＰＮｌに生じる出力電圧Ｖｏに、電源電圧ＶＣＣの値を加算することでゲート電圧を生成するチャージポンプ回路等で構成される。電流制限素子３１は、出力トランジスタＱＯのゲートソース間容量が急速に充放電されないように、ドライバ３０による充放電電流を、例えば、抵抗素子等を用いて制限する。これにより、出力トランジスタＱＯの急速なオン遷移またはオフ遷移を防止し、ノイズを抑制できる。なお、保護回路３２ａの詳細に関しては後述する。

＜パワーデバイス（比較例）の構成および動作＞
図１３Ａは、比較例となるパワーデバイスの動作例を示す波形図である。比較例となるパワーデバイスでは、図５の構成例と異なり、保護回路３２ａが設けられない。図１３Ａには、負荷オン期間Ｔ１と、負荷オフ期間Ｔ２と、過渡切り替え期間Ｔ３とが示される。負荷オン期間Ｔ１は、制御入力信号ＩＮが“Ｈ”レベルの期間であり、出力トランジスタＱＯがオンの期間である。

負荷オン期間Ｔ１の開始条件として、制御入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移すると、出力トランジスタＱＯは、ドライバ３０からの制御に応じてオフからオンに切り替わる。その結果、負荷端子ＰＮｌの出力電圧Ｖｏは、ゼロ、すなわち接地電圧ＧＮＤから電源電圧ＶＣＣ付近に向けて上昇し、出力電流Ｉｏは、負荷１２のインダクタンス等に応じた傾きで増加する。また、この期間では、負荷１２に電磁エネルギーが蓄積される。

負荷オフ期間Ｔ２は、制御入力信号ＩＮが“Ｌ”レベルの期間であり、出力トランジスタＱＯがオフの期間である。この期間の開始条件として、制御入力信号ＩＮが“Ｈ”レベルから“Ｌ”レベルへ遷移すると、出力トランジスタＱＯは、ドライバ３０からの制御に応じてオンからオフに切り替わる。その結果、負荷端子ＰＮｌの出力電圧Ｖｏは、電源電圧ＶＣＣ付近から低下し、出力電流Ｉｏは、負荷１２のインダクタンス等に応じた傾きで減少する。

ここで、出力トランジスタＱＯがオンからオフに切り替わる際、負荷１２に蓄積された電磁エネルギーが放出されるため、負荷端子ＰＮｌには、逆起電圧が発生する。これにより、出力電圧Ｖｏは、０Ｖよりも低い値へ低下する。そして、出力トランジスタＱＯのドレインソース間電圧Ｖｄｓが、アバランシェブレイクダウン電圧Ｖａｂを超えると、出力電圧Ｖｏは、このアバランシェブレイクダウン電圧Ｖａｂに基づいて定められるクランプ電圧Ｖｃｌｐ付近にクランプされる。その後、出力電流Ｉｏが０Ａまで減少すると、すなわち、電磁エネルギーの放出が完了すると、出力電圧Ｖｏは、クランプ電圧Ｖｃｌｐ付近から０Ｖへ上昇する。

過渡切り替え期間Ｔ３は、出力電圧Ｖｏがクランプ電圧Ｖｃｌｐ付近にクランプされている間のいずれかのタイミングｔｏｎで、制御入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移した後の期間である。この制御入力信号ＩＮの“Ｌ”レベルから“Ｈ”レベルへの遷移に応じて、出力トランジスタＱＯは、オフからオンに切り替わる。その結果、出力電圧Ｖｏは、クランプ電圧Ｖｃｌｐ付近から電源電圧ＶＣＣ付近に向けて上昇する。ここで、出力トランジスタＱＯは、タイミングｔｏｎにおいて、ドレインソース間電圧Ｖｄｓが大きい状態でオンに切り替わり、出力電流Ｉｏを流す。このため、出力トランジスタＱＯには、大きな電力が発生する。

図１３Ｂは、出力トランジスタの安全動作領域（ＳＯＡ）と、図１３Ａの動作例との対応関係を表す図である。図１３Ｂにおいて、横軸は、出力トランジスタＱＯのドレインソース間電圧Ｖｄｓを表し、縦軸は、出力トランジスタＱＯに流れる出力電流Ｉｏを表す。安全動作領域（ＳＯＡ）は、図１３Ｂに示されるように、Ｒｄｓラインと、電流リミットラインと、熱制限ラインと、二次降伏ラインとによって定められる。これらのラインのそれぞれは、厳密には、各動作の時間幅により変化する。ただし、ここでは、簡略化のため、各動作の時間幅、すなわち、図１３Ａに示した各期間Ｔ１～Ｔ３の長さは、同等であるものと仮定する。

図１３Ｂに示されるように、負荷オン期間Ｔ１での各動作点は、ＳＯＡの範囲内となる。また、負荷オフ期間Ｔ２での各動作点に関し、一部の動作点は、逆起電圧に伴い二次降伏ラインを超えるため、ＳＯＡの範囲外となり得る。ただし、負荷オフ期間Ｔ２では、出力トランジスタＱＯはオフである。このため、出力トランジスタＱＯの破壊は生じない。

一方、負荷オフ期間Ｔ２において、ドレインソース間電圧Ｖｄｓがクランプ電圧Ｖｃｌｐ付近にクランプされている間のいずれかのタイミングｔｏｎで、出力トランジスタＱＯがオフからオンに切り替わると、過渡切り替え期間Ｔ３での各動作点が生じる。そして、過渡切り替え期間Ｔ３での一部の動作点４０において、出力トランジスタＱＯは、二次降伏ラインを超えた状態、すなわちＳＯＡの範囲外でオンとなってしまう。

その結果、出力トランジスタＱＯが破壊される可能性がある。特に、図４に示したように、スーパージャンクション構造等を用いてオン抵抗を低減した出力トランジスタＱＯでは、二次降伏ラインに伴うＳＯＡが狭くなる場合がある。この場合、ＳＯＡを満たすことは、より困難になり得る。また、特許文献１または特許文献２に示される方式では、出力トランジスタＱＯは、逆起電圧が印加されている状態でハーフオンすることになる。このハーフオンタイミングは、図１３Ｂに示したタイミングｔｏｎになり得る。この場合、出力トランジスタＱＯの破壊を十分に防止できないおそれがある。

＜保護回路の詳細＞
そこで、図５に示されるように、パワーデバイス２０ａは、保護回路３２ａを備える。保護回路３２ａは、電源端子ＰＮｖと負荷端子ＰＮｌとの間に形成される２個の電流パスＣＰ１ｎ，ＣＰ２ａと、カレントミラー回路ＣＭｐ１と、ｎＭＯＳトランジスタである制御トランジスタＭＮｃ１と、を備える。電流パスＣＰ１ｎには、ｎＭＯＳトランジスタである検出トランジスタＭＮｄと、調整用抵抗素子Ｒ１１とが挿入される。

検出トランジスタＭＮｄのゲートおよびソースは、それぞれ、接地端子ＰＮｇおよび負荷端子ＰＮｌに接続される。これにより、検出トランジスタＭＮｄは、負荷端子ＰＮｌに生じる出力電圧Ｖｏが接地電圧ＧＮＤよりも低い期間、詳細には、閾値電圧（Ｖｔｈ）の幅以上に低下した期間で、電流パスＣＰ１ｎに検出電流ＩｄＮを流す。

カレントミラー回路ＣＭｐ１は、ミラー元であるｐＭＯＳトランジスタＭＰ１１と、ミラー先であるｐＭＯＳトランジスタＭＰ１２とを備える。カレントミラー回路ＣＭｐ１は、電流パスＣＰ１ｎに流れる検出電流ＩｄＮを、電流パスＣＰ２ａに転写する。具体的には、ｐＭＯＳトランジスタＭＰ１１は、ドレインに検出電流ＩｄＮを入力し、ｐＭＯＳトランジスタＭＰ１２は、ドレインから当該検出電流ＩｄＮに比例するミラー電流Ｉ２ａを出力する。なお、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２のソースは、電源端子ＰＮｖに接続される。調整用抵抗素子Ｒ１１は、ｐＭＯＳトランジスタＭＰ１１と、検出トランジスタＭＮｄとの間に設けられ、検出電流ＩｄＮの大きさを調整する。

電流パスＣＰ２ａには、抵抗素子Ｒ１２と、検出用抵抗素子Ｒｄ１とが挿入される。検出用抵抗素子Ｒｄ１は、一端が負荷端子ＰＮｌに接続される。検出用抵抗素子Ｒｄ１は、電流パスＣＰ２ａに流れるミラー電流Ｉ２ａを検出電圧Ｖｄ１に変換する。抵抗素子Ｒ１２は、検出用抵抗素子Ｒｄ１とｐＭＯＳトランジスタＭＰ１２との間に設けられる。抵抗素子Ｒ１２は、検出用抵抗素子Ｒｄ１と抵抗分圧回路を構成することで、検出電圧Ｖｄ１の大きさを調整する。

制御トランジスタＭＮｃ１のゲートおよびソースは、検出用抵抗素子Ｒｄ１の両端にそれぞれ接続される。これにより、制御トランジスタＭＮｃ１は、検出用抵抗素子Ｒｄ１によって変換された検出電圧Ｖｄ１が所定値、すなわち閾値電圧（Ｖｔｈ）よりも高い期間でオンとなる。そして、出力トランジスタＱＯは、制御トランジスタＭＮｃ１がオンの期間でオフに制御される。

具体的には、制御トランジスタＭＮｃ１は、ドレインが出力トランジスタＱＯの制御ノード、すなわちゲート（Ｇ）に接続されることで、オンの期間で出力トランジスタＱＯの制御ノードと負荷端子ＰＮｌとをショートする。また、制御トランジスタＭＮｃ１は、ドライバ３０よりも高い駆動能力を備え、ドライバ３０からの充電電流よりも大きい放電電流を流すことが可能となっている。

そして、制御トランジスタＭＮｃ１は、オンの期間では、ドライバ３０の動作に関わらず出力トランジスタＱＯの制御ノードと負荷端子ＰＮｌとをショートする。詳細には、例えば、ドライバ３０が出力トランジスタＱＯのゲートソース間電圧Ｖｇｓをオンレベルに制御している期間であっても、制御トランジスタＭＮｃ１は、前述した駆動能力の違いにより、出力トランジスタＱＯをオフに制御することができる。

＜パワーデバイス（実施の形態１）の回路動作＞
図６は、図５に示すパワーデバイスの動作例を示す波形図である。図６には、図１３Ａの場合と同様に、負荷オン期間Ｔ１と、負荷オフ期間Ｔ２と、過渡切り替え期間Ｔ３での動作例が示される。負荷オン期間Ｔ１は、制御入力信号ＩＮが“Ｈ”レベルの期間であり、出力トランジスタＱＯがオンの期間である。負荷オフ期間Ｔ２は、制御入力信号ＩＮが“Ｌ”レベルの期間であり、出力トランジスタＱＯがオフの期間である。過渡切り替え期間Ｔ３は、出力電圧Ｖｏがクランプ電圧Ｖｃｌｐ付近にクランプされている間のいずれかのタイミングｔｏｎで、制御入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルへ遷移した後の期間である。

ここで、図６では、図１３Ａの場合と比較して、負荷オフ期間Ｔ２と過渡切り替え期間Ｔ３とでの動作が異なっている。負荷オフ期間Ｔ２において、出力トランジスタＱＯのオンからオフへの切り替わりに応じて、出力電圧Ｖｏが所定値以下に低下すると、検出トランジスタＭＮｄは、オフからオンに切り替わる。当該所定値は、検出トランジスタＭＮｄの閾値電圧Ｖｔｈを用いて、“－｜Ｖｔｈ｜”である。検出トランジスタＭＮｄがオフからオンに切り替わると、電流パスＣＰ１ｎに検出電流ＩｄＮが流れる。

検出電流ＩｄＮが流れると、カレントミラー回路ＣＭｐ１によって、電流パスＣＰ２ａにもミラー電流Ｉ２ａが流れる。検出用抵抗素子Ｒｄ１は、ミラー電流Ｉ２ａを検出電圧Ｖｄ１に変換する。検出電圧Ｖｄ１が制御トランジスタＭＮｃ１の閾値電圧（Ｖｔｈ）よりも大きくなると、制御トランジスタＭＮｃ１は、オフからオンに切り替わり、出力トランジスタＱＯのゲート（Ｇ）とソース（Ｓ）とをショートする。その結果、出力トランジスタＱＯは、ドライバ３０によってオフレベル、例えばゲートソース間電圧Ｖｇｓが０Ｖに制御されることに加えて、制御トランジスタＭＮｃ１によってもオフレベルに制御される。

その後、出力トランジスタＱＯのドレインソース間電圧Ｖｄｓは、アバランシェブレイクダウン電圧Ｖａｂを超え、出力電圧Ｖｏは、クランプ電圧Ｖｃｌｐ付近にクランプされる。そして、出力トランジスタＱＯは、アバランシェブレイクダウンに伴う出力電流Ｉｏを流すことで、負荷１２から放出される電磁エネルギーを消費する。ここで、出力電圧Ｖｏがクランプ電圧Ｖｃｌｐ付近にクランプされている間のタイミングｔｏｎで、制御入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、過渡切り替え期間Ｔ３に切り替わる。

タイミングｔｏｎにおいて、ドライバ３０は、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓをオンレベル、例えば、電源電圧ＶＣＣのレベルに制御するために、出力トランジスタＱＯのゲート（Ｇ）に充電電流を流す。一方、検出トランジスタＭＮｄのゲートソース間電圧は、閾値電圧Ｖｔｈよりも大きいため、検出トランジスタＭＮｄは、依然としてオンを維持する。ここで、検出トランジスタＭＮｄによる放電電流は、ドライバ３０による充電電流よりも大きい。このため、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓは、閾値電圧Ｖｔｈを超えず、出力トランジスタＱＯは、オフを維持する。

その後、出力電流Ｉｏが０Ａまで減少すると、すなわち、負荷１２による電磁エネルギーの放出が完了すると、出力電圧Ｖｏは、クランプ電圧Ｖｃｌｐ付近から上昇する。そして、出力電圧Ｖｏが前述した所定値“－｜Ｖｔｈ｜”よりも高くなると、検出トランジスタＭＮｄは、オンからオフに切り替わる。その結果、検出電流ＩｄＮはゼロとなり、制御トランジスタＭＮｃ１は、オンからオフに切り替わる。これに応じて、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓは、ドライバ３０からの充電電流によってオンレベルに向けて上昇し、出力トランジスタＱＯは、オフからオンに切り替わる。

＜実施の形態１の主要な効果＞
以上のように、実施の形態１の半導体装置では、保護回路３２ａが設けられる。これにより、負荷端子ＰＮｌに逆起電圧が生じている期間、すなわち出力トランジスタＱＯに大きなドレインソース間電圧Ｖｄｓが印加されている期間では、制御入力信号ＩＮが“Ｈ”レベルであっても出力トランジスタＱＯをオフに維持できる。そして、この出力トランジスタＱＯをオフに維持している期間では、出力トランジスタＱＯのアバランシェブレイクダウンによって、負荷１２の電磁エネルギーを消費できる。

このように、負荷端子ＰＮｌに逆起電圧が生じている期間で出力トランジスタＱＯをオフに維持することで、出力トランジスタＱＯの二次降伏による破壊を防止することが可能になる。すなわち、図１３Ｂで述べたような、ＳＯＡの範囲外の動作点４０で出力トランジスタＱＯがオンまたはハーフオンするような事態を防止できる。また、これに伴い、スーパージャンクション構造等を適用し易くなり、出力トランジスタＱＯの低オン抵抗化が図り易くなる。これらの結果、エンジン制御ユニット（ＥＣＵ）等の高速化、低消費電力化、信頼性の向上等に寄与できる。

（実施の形態２）
＜パワーデバイス（実施の形態２）の回路構成＞
図７は、実施の形態２による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。図７に示すパワーデバイス（半導体装置）２０ｂは、図５の場合と比較して、ドライバ３０ｂの構成と、保護回路３２ｂの構成とが異なっている。図７における保護回路３２ｂは、図５における保護回路３２ａとは、カレントミラー回路ＣＭｐ１のミラー先である電流パスＣＰ２ｂの接続先と、制御トランジスタＭＮｃ２の接続先とが異なっている。

電流パスＣＰ２ｂは、図５の場合と異なり、電源端子ＰＮｖと接地端子ＰＮｇとの間に形成される。これに伴い、電流パスＣＰ２ｂに挿入される検出用抵抗素子Ｒｄ２は、一端が接地端子ＰＮｇに、他端が制御トランジスタＭＮｃ２のゲートにそれぞれ接続される。検出用抵抗素子Ｒｄ２は、電流パスＣＰ２ｂに流れるミラー電流Ｉ２ｂを検出電圧Ｖｄ２に変換する。

制御トランジスタＭＮｃ２は、ソースが接地端子ＰＮｇに、ドレインがドライバ３０ｂに接続される。これにより、制御トランジスタＭＮｃ２は、検出電圧Ｖｄ２に基づくオンの期間で、接地端子ＰＮｇに印加される接地電圧ＧＮＤをドライバ３０ｂへ印加する。ドライバ３０ｂは、制御トランジスタＭＮｃ２から接地電圧ＧＮＤが印加されている期間では、制御入力信号ＩＮに関わらず、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓをオフレベルに制御する。

より詳細には、制御トランジスタＭＮｃ２のドレインは、例えば、図示しない高抵抗の抵抗素子等を介して電源端子ＰＮｖに接続される。この場合、ドライバ３０ｂには、制御トランジスタＭＮｃ２がオンの期間では接地電圧ＧＮＤが印加され、制御トランジスタＭＮｃ２がオフの期間では電源電圧ＶＣＣが印加される。ドライバ３０ｂは、制御トランジスタＭＮｃ２側から電源電圧ＶＣＣが印加されている期間では、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓを、制御入力信号ＩＮに基づいてオンレベルまたはオフレベルに制御する。

なお、ここでは、検出用抵抗素子Ｒｄ２の一端および制御トランジスタＭＮｃ２のソースには、接地電圧ＧＮＤが印加されるが、これに限らず、他の電圧が印加されてもよい。すなわち、制御トランジスタＭＮｃ２のオン／オフをドライバ３０ｂに通知できる構成であればよい。

＜パワーデバイス（実施の形態２）の回路動作＞
図８は、図７に示すパワーデバイスの動作例を示す波形図である。前述した図６の動作例では、タイミングｔｏｎから、検出トランジスタＭＮｄがオンからオフに切り替わるタイミングまでの期間Ｔ３１で、ドライバ３０は、出力トランジスタＱＯのゲート（Ｇ）に充電電流を供給する。その結果、図６に示されるように、期間Ｔ３１では、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓは、閾値電圧Ｖｔｈよりも小さい範囲で、オフレベル、例えば０Ｖレベルから若干上昇する可能性がある。

出力トランジスタＱＯのゲートソース間電圧Ｖｇｓが若干上昇すると、例えば、出力トランジスタＱＯがハーフオンとなるおそれがある。一方、図７の動作例では、図６の場合と異なり、期間Ｔ３１で、ドライバ３０ｂは、出力トランジスタＱＯのゲート（Ｇ）に充電電流を供給せず、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓをオフレベルに制御する。

＜実施の形態２の主要な効果＞
以上、実施の形態２の半導体装置を用いることでも、実施の形態１で述べた各種効果と同様の効果が得られる。さらに、負荷端子ＰＮｌに逆起電圧が生じている期間で、出力トランジスタＱＯを、より確実にオフに維持することができる。これにより、出力トランジスタＱＯの二次降伏による破壊をより確実に防止することが可能になる。

（実施の形態３）
＜パワーデバイス（実施の形態３）の回路構成＞
図９は、実施の形態３による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。図９に示すパワーデバイス（半導体装置）２０ｃは、図５の場合と比較して、保護回路３２ｃの構成が異なっている。保護回路３２ｃでは、図５の場合と異なり、カレントミラー回路ＣＭｐ１のミラー元である電流パスＣＰ１ｚに、クランプ素子が挿入されている。クランプ素子は、この例では、負荷端子ＰＮｌ側をアノード、電源端子ＰＮｖ側をカソードとするツェナーダイオードＺＤで構成される。

ツェナーダイオードＺＤは、アノードを基準としてカソードに、クランプ電圧、すなわち、ツェナー電圧Ｖｚｄを超える電圧が印加されている期間で導通する。ツェナー電圧Ｖｚｄは、電源電圧ＶＣＣよりも大きい値に設定される。例えば、電源電圧ＶＣＣを１３Ｖとした場合、ツェナー電圧Ｖｚｄは、１８Ｖ等に設定される。この場合、負荷端子ＰＮｌに逆起電圧が生じた場合であっても、出力トランジスタＱＯのドレインソース間電圧Ｖｄｓがツェナー電圧Ｖｚｄよりも小さい場合には、電流パスＣＰ１ｚに、検出電流Ｉｚは流れない。一方、逆起電圧によって、出力トランジスタＱＯのドレインソース間電圧Ｖｄｓがツェナー電圧Ｖｚｄよりも大きくなると、電流パスＣＰ１ｚに、検出電流Ｉｚが流れる。

電流パスＣＰ１ｚに検出電流Ｉｚが流れると、カレントミラー回路ＣＭｐ１によって、ミラー先である電流パスＣＰ２ｃにミラー電流Ｉ２ｃが流れる。その後は、図５の場合と同様に、検出用抵抗素子Ｒｄ３は、当該ミラー電流Ｉ２ｃを検出電圧Ｖｄ３に変換する。制御トランジスタＭＮｃ３は、当該検出電圧Ｖｄ３によってオン／オフが切り替えられる。そして、制御トランジスタＭＮｃ３は、オンの期間では、出力トランジスタＱＯのゲート（Ｇ）とソース（Ｓ）とをショートする。なお、図９において、ツェナーダイオードＺＤと調整用抵抗素子Ｒ１１の接続順は、入れ替え可能である。また、図７の構成例に対して、図９の場合と同様のクランプ素子を設けてもよい。

＜パワーデバイス（実施の形態３）の回路動作＞
図１０は、図９に示すパワーデバイスの動作例を示す波形図である。図１０では、図６の場合と比較して、制御トランジスタＭＮｃ３のオン／オフが切り替わる条件、ひいては、制御トランジスタＭＮｃ３によって出力トランジスタＱＯがオフに制御される条件が異なっている。すなわち、図６の場合には、検出トランジスタＭＮｄがオンとなることで、制御トランジスタＭＮｃ１はオンとなったが、図１０の場合には、ツェナーダイオードＺＤが導通することで、検出電流Ｉｚが流れ、制御トランジスタＭＮｃ３はオンとなる。

これにより、逆起電圧ではない本来とは異なる要因で負荷端子ＰＮｌに負電圧が生じた場合に、検出トランジスタＭＮｄがオンとなることで保護回路３２ｃが誤動作する事態、具体的には出力トランジスタＱＯがオフに制御される事態を防止することが可能になる。例えば、本来とは異なる要因で検出トランジスタＭＮｄがオンするケースとして、以下の第１～第３のケース等が挙げられる。第１～第３のケース等が生じると、必要な時に出力トランジスタＱＯをオンに制御できない事態が生じ得る。

第１のケースとして、ＢＣＩ（Bulk Current Injection）やＤＰＩ（Direct RF Power Injection）と呼ばれるノイズが負荷端子ＰＮｌに入力され続けることがある。この場合、負荷端子ＰＮｌには、常に負電圧が生じ得る。第２のケースとして、アバランシェブレイクダウンから復帰する際のリンギングによって、出力電圧Ｖｏが揺れることがある。この場合、負荷端子ＰＮｌには、一旦正電圧が生じたのち再び負電圧が生じ得る。第３のケースとして、図９に示されるように、負荷端子ＰＮｌに還流ダイオードＲＤが接続されることがある。この場合、還流ダイオードＲＤの順方向電圧、または還流時の外部ノイズによって、負荷端子ＰＮｌには、負電圧が生じ得る。

図９に示される構成例を用いると、第１～第３のケース等によって検出トランジスタＭＮｄがオンとなった場合であっても、負荷端子ＰＮｌに生じた負電圧が逆起電圧とみなせる程度に大きくない限り、制御トランジスタＭＮｃ３はオンとならない。言い換えれば、制御トランジスタＭＮｃ３は、負荷端子ＰＮｌに逆起電圧が生じた場合に限ってオンとなり、出力トランジスタＱＯは、オフに制御される。その結果、第１～第３のケース等で負荷端子ＰＮｌに負電圧が生じた場合であっても、保護回路３２ｃの誤動作を防止できる。

なお、図９に示される構成例では、検出トランジスタＭＮｄは、例えば、電源電圧ＶＣＣが本来よりも高い場合に保護回路３２ｃの誤動作を防止する役目を担う。すなわち、仮に検出トランジスタＭＮｄが設けられない場合、バッテリ等によって、ツェナー電圧Ｖｚｄよりも高い電源電圧ＶＣＣが印加されると、検出電流Ｉｚが流れてしまう。検出トランジスタＭＮｄを設けると、このような検出電流Ｉｚは流れない。

＜実施の形態３の主要な効果＞
以上、実施の形態３の半導体装置を用いることでも、実施の形態１で述べた各種効果と同様の効果が得られる。さらに、負荷端子ＰＮｌに逆起電圧とは異なる要因で負電圧が生じた場合の保護回路３２ｃの誤動作を防止することが可能になる。

（実施の形態４）
＜パワーデバイス（実施の形態４）の回路構成＞
図１１は、実施の形態４による半導体装置において、パワーデバイスの主要部の構成例を示す回路図である。前述した実施の形態１～実施の形態３に示したパワーデバイスは、負荷１２のハイサイドに接続されるのに対して、図１１に示すパワーデバイス２０ｄは、負荷１２のロウサイドに接続される。

図１１に示すパワーデバイス（半導体装置）２０ｄは、図５の場合と同様に、電源端子ＰＮｖと、制御入力端子ＰＮｉと、接地端子ＰＮｇと、負荷端子ＰＮｌと、を備える。ただし、図５の場合と異なり、負荷１２の一端には、電源電圧ＶＣＣが印加され、負荷１２の他端は、負荷端子ＰＮｌに接続される。また、当該パワーデバイス２０ｄは、出力トランジスタＱＯと、ドライバ３０ｄと、電流制限素子３１ｄと、保護回路３２ｄとを備える。出力トランジスタＱＯにおけるドレイン（Ｄ）とソース（Ｓ）は、それぞれ、負荷端子ＰＮｌと接地端子ＰＮｇに接続される。

また、図５の場合と異なり、電源端子ＰＮｖは、電源パッドＰＤｐでもある。負荷端子ＰＮｌは、出力トランジスタＱＯのドレイン電極ＤＥでもあり、接地端子ＰＮｇは、出力トランジスタＱＯのソースパッドＰＤｓでもある。なお、制御入力端子ＰＮｉは、図５の場合と同様に、制御入力パッドＰＤｉでもある。

ドライバ３０ｄは、制御入力端子ＰＮｉからの制御入力信号ＩＮに基づいて、出力トランジスタＱＯのゲートソース間電圧Ｖｇｓを、電流制限素子３１ｄを介して制御する。ドライバ３０ｄは、図５の場合と異なり、チャージポンプ回路を備える必要はなく、例えば、電源電圧ＶＣＣまたは接地電圧ＧＮＤを出力する構成であればよい。電流制限素子３１ｄは、ドライバ３０による充放電電流を、例えば、抵抗素子等を用いて制限する。

保護回路３２ｄは、負荷端子ＰＮｌと接地端子ＰＮｇとの間に形成される電流パスＣＰ１ｐと、電源端子ＰＮｖと接地端子ＰＮｇとの間に形成される２個の電流パスＣＰ２ｄ１，ＣＰ２ｄ２と、２個のカレントミラー回路ＣＭｎ１，ＣＭｐ２と、ｎＭＯＳトランジスタである制御トランジスタＭＮｃ４と、を備える。電流パスＣＰ１ｐには、ｐＭＯＳトランジスタである検出トランジスタＭＰｄと、調整用抵抗素子Ｒ２１とが挿入される。

検出トランジスタＭＰｄのゲートおよびソースは、それぞれ、電源端子ＰＮｖおよび負荷端子ＰＮｌに接続される。これにより、検出トランジスタＭＰｄは、負荷端子ＰＮｌに生じる出力電圧Ｖｏが電源電圧ＶＣＣよりも高い期間、詳細には、閾値電圧（Ｖｔｈ）の幅以上に上昇した期間で、電流パスＣＰ１ｐに検出電流ＩｄＰを流す。

カレントミラー回路ＣＭｎ１は、ミラー元であるｎＭＯＳトランジスタＭＮ１１と、ミラー先であるｎＭＯＳトランジスタＭＮ１２とを備える。カレントミラー回路ＣＭｎ１は、電流パスＣＰ１ｐに流れる検出電流ＩｄＰを、電流パスＣＰ２ｄ１に転写する。具体的には、ｎＭＯＳトランジスタＭＮ１１は、ドレインに検出電流ＩｄＰを入力し、ｎＭＯＳトランジスタＭＮ１２は、ドレインから当該検出電流ＩｄＰに比例するミラー電流Ｉ２ｄ１を出力する。なお、ｎＭＯＳトランジスタＭＮ１１，ＭＮ１２のソースは、接地端子ＰＮｇに接続される。調整用抵抗素子Ｒ２１は、検出トランジスタＭＰｄとｎＭＯＳトランジスタＭＮ１１との間に設けられ、検出電流ＩｄＰの大きさを調整する。

カレントミラー回路ＣＭｐ２は、ミラー元であるｐＭＯＳトランジスタＭＰ２１と、ミラー先であるｐＭＯＳトランジスタＭＰ２２とを備える。カレントミラー回路ＣＭｐ２は、電流パスＣＰ２ｄ１に流れるミラー電流Ｉ２ｄ１を、電流パスＣＰ２ｄ２に転写する。具体的には、ｐＭＯＳトランジスタＭＰ２１は、ドレインにミラー電流Ｉ２ｄ１を入力し、ｐＭＯＳトランジスタＭＰ２２は、ドレインからミラー電流Ｉ２ｄ１に比例するミラー電流Ｉ２ｄ２を出力する。なお、ｐＭＯＳトランジスタＭＰ２１，ＭＰ２２のソースは、電源端子ＰＮｖに接続される。

電流パスＣＰ２ｄ２には、検出用抵抗素子Ｒｄ４が挿入される。検出用抵抗素子Ｒｄ４は、一端が接地端子ＰＮｇに接続される。検出用抵抗素子Ｒｄ４は、電流パスＣＰ２ｄ２に流れるミラー電流Ｉ２ｄ２を検出電圧Ｖｄ４に変換する。制御トランジスタＭＮｃ４のゲートおよびソースは、検出用抵抗素子Ｒｄ４の両端にそれぞれ接続される。これにより、制御トランジスタＭＮｃ４は、検出用抵抗素子Ｒｄ４によって変換された検出電圧Ｖｄ４が所定値、すなわち閾値電圧（Ｖｔｈ）よりも高い期間でオンとなる。そして、出力トランジスタＱＯは、制御トランジスタＭＮｃ４がオンの期間でオフに制御される。

具体的には、制御トランジスタＭＮｃ４は、ドレインが出力トランジスタＱＯの制御ノード、すなわちゲート（Ｇ）に接続されることで、オンの期間で出力トランジスタＱＯの制御ノードと接地端子ＰＮｇとをショートする。また、制御トランジスタＭＮｃ４は、ドライバ３０ｄよりも高い駆動能力を備え、ドライバ３０ｄからの充電電流よりも大きい放電電流を流すことが可能となっている。

そして、制御トランジスタＭＮｃ４は、オンの期間では、ドライバ３０ｄの動作に関わらず出力トランジスタＱＯの制御ノードと接地端子ＰＮｇとをショートする。詳細には、例えば、ドライバ３０ｄが出力トランジスタＱＯのゲートソース間電圧Ｖｇｓをオンレベルに制御している期間であっても、制御トランジスタＭＮｃ４は、前述した駆動能力の違いにより、出力トランジスタＱＯをオフに制御することができる。

＜パワーデバイス（実施の形態４）の回路動作＞
図１２は、図１１に示すパワーデバイスの動作例を示す波形図である。図１２では、図５の場合と比較して、出力電圧Ｖｏの極性が異なっている。すなわち、出力電圧Ｖｏは、負荷オン期間Ｔ１では、オンである出力トランジスタＱＯを介して、０Ｖ付近、すなわち接地電圧ＧＮＤ付近に制御される。また、制御入力信号ＩＮの“Ｈ”レベルから“Ｌ”レベルへの遷移に応じて、負荷オン期間Ｔ１から負荷オフ期間Ｔ２に切り替わると、負荷端子ＰＮｌには、正電圧の逆起電圧が生じる。

その結果、出力電圧Ｖｏは、接地電圧ＧＮＤ付近から上昇する。そして、出力電圧Ｖｏが、所定値よりも高くなると、検出トランジスタＭＰｄはオフからオンに切り替わる。当該所定値は、電源電圧ＶＣＣと検出トランジスタＭＰｄの閾値電圧Ｖｔｈとを用いて“ＶＣＣ＋｜Ｖｔｈ｜”である。また、出力トランジスタＱＯでは、逆起電圧に伴いアバランシェブレイクダウンが生じ、出力電圧Ｖｏは、正電圧のクランプ電圧Ｖｃｌｐ付近にクランプされる。出力トランジスタＱＯは、アバランシェブレイクダウンに伴う出力電流Ｉｏを流すことで、負荷１２から放出される電磁エネルギーを消費する。

その後、出力電圧Ｖｏがクランプ電圧Ｖｃｌｐ付近にクランプされる間のタイミングｔｏｎにおいて、制御入力信号ＩＮが“Ｌ”レベルから“Ｈ”レベルに遷移すると、負荷オフ期間Ｔ２から過渡切り替え期間Ｔ３へ切り替わる。ただし、タイミングｔｏｎでは、検出トランジスタＭＰｄはオンであるため、出力トランジスタＱＯは、オフを維持する。その後、負荷１２の電磁エネルギーの放出が完了し、出力電圧Ｖｏが、前述した所定値“ＶＣＣ＋｜Ｖｔｈ｜”よりも低下すると、検出トランジスタＭＰｄはオンからオフと切り替わる。その結果、出力トランジスタＱＯは、ドライバ３０ｄによってオンに制御される。

なお、図１１に示した構成例は、図７に示したような構成例に変形することが可能である。この場合、制御トランジスタＭＮｃ４のドレインをドライバ３０ｄに接続すればよい。また、図１１に示した構成例は、図９に示したような構成例に変形することも可能である。この場合、電流パスＣＰ１ｐに、クランプ素子を挿入すればよい。具体的には、クランプ素子として、例えば、接地端子ＰＮｇ側をアノード、負荷端子ＰＮｌ側をカソードするツェナーダイオードＺＤ等を設ければよい。

＜実施の形態４の主要な効果＞
以上、実施の形態４の半導体装置を用いることでも、実施の形態１で述べた各種効果と同様の効果が得られる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１２ 負荷
２０，２０ａ～２０ｄ パワーデバイス（半導体装置）
３０，３０ｂ，３０ｄ ドライバ
ＣＨＰ 半導体チップ
ＣＭｐ１，ＣＭｐ２，ＣＭｎ１ カレントミラー回路
ＣＰ１ｎ，ＣＰ１ｚ，ＣＰ１ｐ，ＣＰ２ａ～ＣＰ２ｃ，ＣＰ２ｄ１，ＣＰ２ｄ２ 電流パス
ＧＮＤ 接地電圧（低電位側の電源電圧）
ＩＮ 制御入力信号
ＩｄＮ，ＩｄＰ，Ｉｚ 検出電流
ＭＮｃ１～ＭＮｃ４ 制御トランジスタ
ＭＮｄ，ＭＰｄ 検出トランジスタ
ＰＮｇ 接地端子（低電位側の電源端子）
ＰＮｌ 負荷端子
ＰＮｖ 電源端子（高電位側の電源端子）
ＱＯ 出力トランジスタ
Ｒ１１，Ｒ２１ 調整用抵抗素子
Ｒｄ１～Ｒｄ４ 検出用抵抗素子
ＶＣＣ 電源電圧（高電位側の電源電圧）
Ｖｄ１～Ｖｄ４ 検出電圧
Ｖｏ 出力電圧
ＺＤ ツェナーダイオード

Claims (14)

1. 高電位側である第１の電源電圧が印加される第１の電源端子と、
   低電位側である第２の電源電圧が印加される第２の電源端子と、
   負荷に接続される負荷端子と、
   前記第１の電源端子と前記負荷端子とに接続され、制御ノードと前記負荷端子との間の制御電圧に基づいてオン／オフが制御される出力トランジスタと、
   制御入力信号に基づいて前記出力トランジスタの前記制御電圧を制御するドライバと、
   前記第１の電源端子と前記負荷端子との間に形成される第１の電流パスと、
   前記第１の電流パスに挿入され、前記負荷端子に生じる出力電圧が前記第２の電源電圧よりも低い期間で前記第１の電流パスに検出電流を流す検出トランジスタと、
   前記第１の電流パスに流れる前記検出電流を第２の電流パスに転写するカレントミラー回路と、
   前記第２の電流パスに挿入され、前記第２の電流パスに流れる電流を検出電圧に変換する検出用抵抗素子と、
   前記検出用抵抗素子によって変換された前記検出電圧が所定値よりも高い期間でオンとなる制御トランジスタと、
   を備え、
   前記出力トランジスタは、前記制御トランジスタがオンの期間でオフに制御される、
   半導体装置。
2. 請求項１記載の半導体装置において、
   前記検出用抵抗素子は、一端が前記負荷端子に、他端が前記制御トランジスタの制御ノードにそれぞれ接続され、
   前記制御トランジスタは、オンの期間で前記出力トランジスタの前記制御ノードと前記負荷端子とをショートする、
   半導体装置。
3. 請求項２記載の半導体装置において、
   前記制御トランジスタは、前記ドライバよりも高い駆動能力を備え、オンの期間で前記ドライバの動作に関わらず前記出力トランジスタの前記制御ノードと前記負荷端子とをショートする、
   半導体装置。
4. 請求項１記載の半導体装置において、
   前記検出用抵抗素子は、一端が前記第２の電源端子に、他端が前記制御トランジスタの制御ノードにそれぞれ接続され、
   前記制御トランジスタは、オンの期間で前記第２の電源端子に印加される前記第２の電源電圧を前記ドライバへ印加し、
   前記ドライバは、前記制御トランジスタから前記第２の電源電圧が印加されている期間では、前記出力トランジスタの前記制御電圧をオフレベルに制御する、
   半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１の電流パスに挿入され、前記検出電流の大きさを調整するための調整用抵抗素子を備える、
   半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１の電流パスに挿入され、両端にクランプ電圧を超える電圧が印加されている期間で導通するクランプ素子を備え、
   前記クランプ電圧は、前記第１の電源電圧と前記第２の電源電圧との差電圧の値よりも大きい値に設定される、
   半導体装置。
7. 請求項１～６のいずれか１項に記載の半導体装置において、
   前記半導体装置は、１個の半導体チップで構成される、
   半導体装置。
8. 高電位側である第１の電源電圧が印加される第１の電源端子と、
   低電位側である第２の電源電圧が印加される第２の電源端子と、
   負荷に接続される負荷端子と、
   前記負荷端子と前記第２の電源端子とに接続され、制御ノードと前記第２の電源端子との間の制御電圧に基づいてオン／オフが制御される出力トランジスタと、
   制御入力信号に基づいて前記出力トランジスタの前記制御電圧を制御するドライバと、
   前記負荷端子と前記第２の電源端子との間に形成される第１の電流パスと、
   前記第１の電流パスに挿入され、前記負荷端子に生じる出力電圧が前記第１の電源電圧よりも高い期間で前記第１の電流パスに検出電流を流す検出トランジスタと、
   前記第１の電流パスに流れる前記検出電流を第２の電流パスに転写するカレントミラー回路と、
   前記第２の電流パスに挿入され、前記第２の電流パスに流れる電流を検出電圧に変換する検出用抵抗素子と、
   前記検出用抵抗素子によって変換された前記検出電圧が所定値よりも高い期間でオンとなる制御トランジスタと、
   を備え、
   前記出力トランジスタは、前記制御トランジスタがオンの期間でオフに制御される、
   半導体装置。
9. 請求項８記載の半導体装置において、
   前記検出用抵抗素子は、一端が前記第２の電源端子に、他端が前記制御トランジスタの制御ノードにそれぞれ接続され、
   前記制御トランジスタは、オンの期間で前記出力トランジスタの前記制御ノードと前記第２の電源端子とをショートする、
   半導体装置。
10. 請求項９記載の半導体装置において、
    前記制御トランジスタは、前記ドライバよりも高い駆動能力を備え、オンの期間で前記ドライバの動作に関わらず前記出力トランジスタの前記制御ノードと前記第２の電源端子とをショートする、
    半導体装置。
11. 請求項８記載の半導体装置において、
    前記検出用抵抗素子は、一端が前記第２の電源端子に、他端が前記制御トランジスタの制御ノードにそれぞれ接続され、
    前記制御トランジスタは、オンの期間で前記第２の電源端子に印加される前記第２の電源電圧を前記ドライバへ印加し、
    前記ドライバは、前記制御トランジスタから前記第２の電源電圧が印加されている期間では、前記出力トランジスタの前記制御電圧をオフレベルに制御する、
    半導体装置。
12. 請求項８記載の半導体装置において、
    前記第１の電流パスに挿入され、前記検出電流の大きさを調整するための調整用抵抗素子を備える、
    半導体装置。
13. 請求項８記載の半導体装置において、
    前記第１の電流パスに挿入され、両端にクランプ電圧を超える電圧が印加されている期間で導通するクランプ素子を備え、
    前記クランプ電圧は、前記第１の電源電圧と前記第２の電源電圧との差電圧の値よりも大きい値に設定される、
    半導体装置。
14. 請求項１～１３のいずれか１項に記載の半導体装置において、
    前記半導体装置は、１個の半導体チップで構成される、
    半導体装置。
    

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