JP7625825B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
高周波信号の増幅回路にヘテロ接合型バイポーラトランジスタ（ＨＢＴ）が用いられる。増幅回路の高出力化を図るために、ＨＢＴからの放熱特性を向上させることが望まれる。下記の特許文献１に、放熱特性を向上させたＨＢＴが開示されている。特許文献１に開示されたＨＢＴは、コレクタ層の上に積層されたベース層及びエミッタ層を有し、コレクタ層の下にコレクタ電極が配置されている。コレクタ電極が放熱基板に接合されることにより、ＨＢＴで発生した熱が放熱基板に伝導され、放熱基板から外部に放熱される。
特開２０１６－２１９６８２号公報
増幅回路のさらなる出力向上を行うために、ＨＢＴ等のトランジスタからの放熱特性のさらなる向上が求められている。本発明の目的は、トランジスタからの放熱特性の向上を図ることができる半導体装置を提供することである。
本発明の一観点によると、
半導体材料からなる表層部を含む基板と、
前記基板の表層部の上に配置され、平面視において少なくとも１つの金属領域を含む接着層と、
前記接着層の上に配置された素子形成層と
を備えており、
前記素子形成層は、
少なくとも１つの半導体素子と、
前記半導体素子を覆うように、前記接着層の上に配置された層間絶縁膜と
を含み、
前記半導体素子は、前記接着層の１つの金属領域である第１金属領域の上に配置された第１トランジスタを含み、
前記第１トランジスタは、前記第１金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
前記素子形成層は、さらに、前記第１トランジスタのエミッタ層の上に配置され、エミッタ層に電気的に接続された第１エミッタ電極を含み、
さらに、前記第１エミッタ電極の上に配置されて前記第１エミッタ電極に電気的に接続され、前記基板から遠ざかる方向に突出した第１導体突起を備えており、
前記基板の表層部の半導体材料の熱伝導率が、前記第１トランジスタのコレクタ層、ベース層、及びエミッタ層のいずれの熱伝導率よりも高く、
前記第１金属領域は、平面視において前記素子形成層の外側まで広がっており、
さらに、
前記第１金属領域のうち前記素子形成層の外側まで広がっている部分に接続されているコレクタ用導体突起を備えた半導体装置が提供される。
第１トランジスタで発生した熱が、第１エミッタ電極及び第１導体突起を通って、第１導体突起に接続される部材に伝導される。さらに、第１トランジスタで発生した熱は、接着層を介して基板まで伝導される。このように、第１トランジスタで発生した熱が二方向に伝導されるため、第１トランジスタからの放熱特性を向上させることができる。
図１は、第１実施例による半導体装置の概略平面図である。 図２は、図１の一点鎖線２－２における断面図である。 図３Ａから図３Ｆまでの図面は、半導体装置の製造途中段階における概略断面図である。 図４Ａから図４Ｃまでの図面は、半導体装置の製造途中段階における概略断面図であり、図４Ｄは、完成した半導体装置の概略断面図である。 図５Ａは、第１実施例による半導体装置の概略平面図であり、図５Ｂは、比較例による半導体装置の概略平面図である。 図６は、第１実施例の変形例による半導体装置の概略平面図である。 図７は、第２実施例による半導体装置の概略平面図である。 図８は、図７の一点鎖線８－８における断面図である。 図９は、第３実施例による半導体装置の断面図である。 図１０は、第４実施例による半導体装置の断面図である。 図１１Ａは、第４実施例による半導体装置を用いた電子回路の一例を示す等価回路図であり、図１１Ｂは、図１１Ａに示した電子回路を実現するための半導体装置の部分断面図である。 図１２は、第５実施例による半導体装置の断面図である。 図１３は、第６実施例による半導体装置の断面図である。 図１４は、第７実施例による半導体装置の断面図である。 図１５は、第８実施例による半導体装置の断面図である。 図１６は、第８実施例の変形例による半導体装置の断面図である。 図１７は、第８実施例の他の変形例による半導体装置の断面図である。
［第１実施例］
図１から図５Ｂまでの図面を参照して第１実施例による半導体装置について説明する。
図１は、第１実施例による半導体装置の概略平面図である。基板の上に第１金属領域２１Ａを含む接着層が配置されている。第１金属領域２１Ａとほぼ重なるように、下地半導体層の第１導電領域４０Ａが配置されている。この第１導電領域４０Ａの上に、複数の半導体素子が配置されている。複数の半導体素子として、複数の第１トランジスタ４１が配置されている。
第１トランジスタ４１の各々は、コレクタ層４１Ｃ、ベース層４１Ｂ、及びエミッタ層４１Ｅを含む。コレクタ層４１Ｃとベース層４１Ｂとは、平面視においてほぼ重なっている。エミッタ層４１Ｅは、平面視においてベース層４１Ｂより小さく、ベース層４１Ｂに包含されている。
平面視においてエミッタ層４１Ｅとほぼ重なるように第１エミッタ電極４２Ｅが配置されている。第１エミッタ電極４２Ｅは、平面視において一方向（図１において左右方向）に長い形状を有する。第１エミッタ電極４２Ｅの平面視における形状は、例えば長方形である。平面視において、第１エミッタ電極４２Ｅの２本の長辺及び１本の短辺のそれぞれから間隔を隔てて、Ｕ字状の第１ベース電極４２Ｂが配置されている。図１において、第１エミッタ電極４２Ｅ及び第１ベース電極４２Ｂにハッチングを付している。複数の第１トランジスタ４１は、第１エミッタ電極４２Ｅの長手方向と直交する幅方向に並んで配置されている。
図２は、図１の一点鎖線２－２における断面図である。基板２０の上に接着層２１が配置されている。接着層２１は、少なくとも１つの第１金属領域２１Ａを含む。図２には、接着層２１の１つの第１金属領域２１Ａの断面が現れている。基板２０は、半導体からなる表層部を含む。基板２０として、例えばシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板等を用いることができる。
接着層２１の上に、半導体からなる下地半導体層４０が接合されている。下地半導体層４０は、導電性が付与された第１導電領域４０Ａと、絶縁化された素子分離領域とを含む。図２には、第１導電領域４０Ａの断面が現れている。第１導電領域４０Ａの上に、複数の第１トランジスタ４１が配置されている。
第１トランジスタ４１の各々は、基板２０側から順番に積層されたコレクタ層４１Ｃ、ベース層４１Ｂ、及びエミッタ層４１Ｅを含む。第１トランジスタ４１は、例えばヘテロ接合型バイポーラトランジスタである。一例として、下地半導体層４０の第１導電領域４０Ａ、コレクタ層４１Ｃはｎ型ＧａＡｓで形成され、ベース層４１Ｂはｐ型ＧａＡｓで形成される。エミッタ層４１Ｅは、例えばｎ型ＩｎＧａＰ層とその上のｎ型ＧａＡｓ層との２層を含む。なお、これらの半導体層を、他の化合物半導体、例えばＩｎＰ、ＧａＮ、ＳｉＧｅ、ＳｉＣ等で形成してもよい。
コレクタ層４１Ｃは、第１導電領域４０Ａを介して第１金属領域２１Ａに電気的に接続されている。第１金属領域２１Ａが第１トランジスタ４１のコレクタ電極として機能する。エミッタ層４１Ｅは、ベース層４１Ｂの一部の領域の上に配置されている。なお、ベース層４１Ｂの全域の上にエミッタ層４１Ｅを配置し、エミッタ層４１Ｅの一部の領域の上にエミッタメサを配置してもよい。この構成では、平面視においてエミッタメサと重なる領域が、実質的にエミッタ層として機能する。
ベース層４１Ｂの上に第１ベース電極４２Ｂが配置されており、エミッタ層４１Ｅの上に第１エミッタ電極４２Ｅが配置されている。第１ベース電極４２Ｂはベース層４１Ｂに電気的に接続されており、第１エミッタ電極４２Ｅはエミッタ層４１Ｅに電気的に接続されている。
第１エミッタ電極４２Ｅの上に、層間絶縁膜８０を介して第１エミッタ配線８１Ｅが配置されている。第１エミッタ配線８１Ｅは、層間絶縁膜８０に設けられた開口を通って、複数の第１エミッタ電極４２Ｅを相互に接続する。なお、複数の第１トランジスタ４１のコレクタ層４１Ｃ同士も、第１導電領域４０Ａ及び第１金属領域２１Ａによって相互に接続されている。すなわち、複数の第１トランジスタ４１は並列に接続されている。
第１エミッタ配線８１Ｅの上に第１エミッタパッド８２Ｅ及び第１導体突起８３Ｅが配置されている。第１導体突起８３Ｅの上にハンダ８４が載せられている。第１導体突起８３ＥをＣｕで形成し、その上にハンダ８４を載せた構造は、「Ｃｕピラーバンプ」といわれる。なお、第１導体突起８３Ｅとして、Ａｕバンプのように上面にハンダを載せない構造のものを用いてもよい。このような構造の突起は、「ピラー」ともいわれる。また、第１導体突起８３Ｅとして、パッド上に導体柱を立てた構造のものを採用してもよい。このような構造の導体突起は、「ポスト」ともいわれる。また、第１導体突起８３Ｅとしてハンダをリフローさせてボール状にしたボールバンプを用いてもよい。導体突起として、これらの種々の構造のものの他にも、基板から突出した導体を含む種々の構造のものを用いることができる。
次に、図３Ａから図４Ｄまでの図面を参照して、第１実施例による半導体装置の製造方法について説明する。図３Ａから図４Ｃまでの図面は、半導体装置の製造途中段階における概略断面図であり、図４Ｄは、完成した半導体装置の概略断面図である。
図３Ａに示すように、ＧａＡｓ等の化合物半導体の単結晶の母基板２００の上に剥離層２０１をエピタキシャル成長させ、剥離層２０１の上に素子形成層２０２を形成する。素子形成層２０２には、図２に示した下地半導体層４０、複数の第１トランジスタ４１、第１エミッタ電極４２Ｅ、第１ベース電極４２Ｂ、層間絶縁膜８０、第１エミッタ配線８１Ｅ等を含む素子構造が形成されている。これらの素子構造は、一般的な半導体プロセスにより形成される。図３Ａでは、素子形成層２０２に形成されている素子構造については記載を省略している。この段階では、素子形成層２０２に複数の半導体装置に相当する素子構造が形成されており、個々の半導体装置に分離されていない。また、第１エミッタパッド８２Ｅ、第１導体突起８３Ｅ、及びハンダ８４（図２）は形成されていない。
次に、図３Ｂに示すように、レジストパターン（図示せず）をエッチングマスクとして、素子形成層２０２及び剥離層２０１をパターニングする。この段階で、素子形成層２０２は半導体装置ごとに分離される。
次に、図３Ｃに示すように、分離された素子形成層２０２の上に連結支持体２０４を貼り付ける。これにより、複数の素子形成層２０２が、連結支持体２０４を介して相互に連結される。なお、図３Ｂのパターニング工程でエッチングマスクとして用いたレジストパターンを残しておき、素子形成層２０２と連結支持体２０４との間にレジストパターンを介在させてもよい。
次に、図３Ｄに示すように、母基板２００及び素子形成層２０２に対して剥離層２０１を選択的にエッチングする。これにより、素子形成層２０２及び連結支持体２０４が母基板２００から剥離される。剥離層２０１を選択的にエッチングするために、剥離層２０１として、母基板２００及び素子形成層２０２のいずれともエッチング耐性の異なる化合物半導体が用いられる。
図３Ｅに示すように、基板２０の上面に接着層２１を形成する。接着層２１は、面内に分布する複数の第１金属領域２１Ａと、第１金属領域２１Ａが配置されていない領域に配置された絶縁領域２１Ｚとを含む。接着層２１は、例えばダマシンプロセスによって形成することができる。
図３Ｆに示すように、素子形成層２０２を接着層２１に接合する。素子形成層２０２と接着層２１との接合は、ファンデルワールス結合または水素結合による。その他に、静電気力、共有結合、共晶合金結合等によって素子形成層２０２を接着層２１に接合してもよい。例えば、第１金属領域２１ＡがＡｕで形成されている場合、素子形成層２０２をＡｕ膜に密着させて加圧することにより、両者を接合してもよい。
次に、図４Ａに示すように、素子形成層２０２から連結支持体２０４を剥離する。連結支持体２０４を剥離した後、図４Ｂに示すように、接着層２１及び素子形成層２０２の上に層間絶縁膜８６及び再配線層を形成する。再配線層には、第１エミッタ配線８１Ｅ（図２）の上に配置された第１エミッタパッド８２Ｅ、素子形成層２０２に含まれる回路と接着層２１の１つの金属領域とを接続する相互接続配線８２Ｗ等が含まれる。
次に、図４Ｃに示すように、再配線層の上に保護膜８７を形成し、保護膜８７に複数の開口８７Ａを形成する。複数の開口８７Ａは、それぞれ、平面視において複数の第１エミッタパッド８２Ｅに包含される。開口８７Ａ内及び保護膜８７の上に、第１導体突起８３Ｅを形成する。第１導体突起８３Ｅは、基板２０から遠ざかる方向に突出している。さらに、第１導体突起８３Ｅの天面にハンダ８４を載せてリフロー処理を行う。
最後に、図４Ｄに示すように、基板２０をダイシングする。これにより、基板２０、接着層２１、素子形成層２０２、第１エミッタパッド８２Ｅ、第１導体突起８３Ｅ、相互接続配線８２Ｗ等を含む個片化された半導体装置２８が得られる。個片化された半導体装置２８に関して、基板２０は、平面視において素子形成層２０２より大きい。個片化された半導体装置は、モジュール基板等にフリップチップ実装される。
次に、第１実施例の優れた効果について説明する。
第１実施例では、第１トランジスタ４１（図２）で発生した熱が、下地半導体層４０及び接着層２１を通って基板２０に伝導されるとともに、第１エミッタ電極４２Ｅ、第１エミッタ配線８１Ｅ、第１エミッタパッド８２Ｅ、第１導体突起８３Ｅを通ってハンダ８４まで伝導される。ハンダ８４まで伝導された熱は、半導体装置が実装されているモジュール基板等に伝導される。基板２０まで伝導された熱は、基板２０内を拡散した後、外部に放熱される。モジュール基板まで伝導された熱も、同様にモジュール基板から外部に放熱される。
このように、第１トランジスタ４１で発生した熱が、下方（基板２０側）及び上方（第１導体突起８３Ｅ側）の両方向に伝導され、放熱される。このため、一方向に伝導される場合と比べて、第１トランジスタ４１からの放熱特性を向上させることができる。第１トランジスタ４１からの放熱特性が向上するため、複数の第１トランジスタ４１を密に配置することが可能である。これにより、半導体装置の小型化を図ることが可能になる。
基板２０まで伝導された熱を基板２０内に十分拡散させるために、基板２０の表層部の半導体材料として、第１トランジスタ４１のコレクタ層４１Ｃ、ベース層４１Ｂ、及びエミッタ層４１Ｅのいずれの熱伝導率より高い熱伝導率を持つ材料を用いることが好ましい。このような半導体材料として、例えばシリコン等が挙げられる。また、基板２０から外部に効率的に放熱させるために、平面視において基板２０が下地半導体層４０より大きな構成とすることが好ましい。
次に、図５Ａ及び図５Ｂを参照して、比較例と対比しながら第１実施例のさらなる優れた効果について説明する。
図５Ａは、第１実施例による半導体装置の概略平面図であり、図１に示した概略平面図と同一である。図５Ｂは、比較例による半導体装置の概略平面図である。
比較例による半導体装置では、第１金属領域２１Ａを含む接着層２１（図２）が配置されておらず、相互に隣り合う２つの第１トランジスタ４１の間に第１コレクタ電極４２Ｃが配置されている。第１コレクタ電極４２Ｃは、下地半導体層４０（図２）の第１導電領域４０Ａの上に配置されており、第１導電領域４０Ａを介して第１トランジスタ４１のコレクタ層４１Ｃ（図２）に電気的に接続されている。これに対して第１実施例では、接着層２１の第１金属領域２１Ａ（図２）がコレクタ電極として機能する。
第１実施例では、平面視において第１コレクタ電極４２Ｃ（図５Ｂ）を配置するスペースを確保する必要がないため、半導体装置の小型化を図ることができる。
図５Ｂに示した比較例では、エミッタ層４１Ｅの縁から第１コレクタ電極４２Ｃまでの距離と、エミッタ層４１Ｅの内奥部から第１コレクタ電極４２Ｃまでの距離とが等しくなく、面内の位置によって距離にばらつきが生じている。これに対して第１実施例では、エミッタ層４１Ｅと、コレクタ電極として機能する第１金属領域２１Ａとの厚さ方向の距離が、面内の位置に依らず一定である。このため、エミッタ層４１Ｅの面内で均一な動作が可能になる。
次に、図６を参照して第１実施例の変形例について説明する。
図６は、第１実施例の変形例による半導体装置の概略平面図である。第１実施例（図１）では、第１トランジスタ４１の各々が１つのエミッタ層４１Ｅを含み、第１トランジスタ４１ごとに１つの第１エミッタ電極４２Ｅが配置されている。これに対して図６に示した変形例では、１つの第１トランジスタ４１が２つのエミッタ層４１Ｅを含んでおり、１つの第１トランジスタ４１ごとに２つの第１エミッタ電極４２Ｅが配置されている。２つの第１エミッタ電極４２Ｅは、第１エミッタ電極４２Ｅの長手方向に対して直交する方向に並んでいる。
平面視において、２つの第１エミッタ電極４２Ｅの間に第１ベース電極４２Ｂの主部４２ＢＡが配置されている。第１ベース電極４２Ｂの主部４２ＢＡの一端に、第１エミッタ電極４２Ｅの幅方向に延びるコンタクト部４２ＢＢが設けられている。第１ベース電極４２Ｂは、コンタクト部４２ＢＢにおいて上層のベース配線（図示せず）に接続される。
本変形例においても第１実施例と同様に、第１トランジスタ４１からの放熱特性の向上、及びさらなる効果として半導体装置の小型化を図ることができる。
次に、第１実施例の他の変形例について説明する。
第１実施例では、第１導電領域４０Ａ（図１）を絶縁化された素子分離領域で取り囲んでいるが、素子分離領域を設けず、下地半導体層４０（図２）の全域を第１導電領域４０Ａとしてもよい。第１実施例では、第１トランジスタ４１を複数個配置しているが、第１トランジスタ４１を１つのみ配置してもよい。また、第１実施例では、図２に示したように、接着層２１と第１トランジスタ４１との間に下地半導体層４０を配置しているが、下地半導体層４０を省略してもよい。この場合、第１トランジスタ４１のコレクタ層４１Ｃが接着層２１の第１金属領域２１Ａに直接接合される。また、層間絶縁膜８０も、接着層２１に直接接合される。
［第２実施例］
次に、図７及び図８を参照して第２実施例による半導体装置について説明する。以下、図１から図４Ｄまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
図７は、第２実施例による半導体装置の概略平面図である。図８は、図７の一点鎖線８－８における断面図である。図７において、第１エミッタ電極４２Ｅ及び第１ベース電極４２Ｂにハッチングを付している。第１実施例（図１、図２）では、コレクタ層４１Ｃ及びベース層４１Ｂが、第１トランジスタ４１ごとに分離されている。これに対して第２実施例では、コレクタ層４１Ｃ及びベース層４１Ｂが、複数の第１トランジスタ４１に亘って連続している。なお、第２実施例において、１つのエミッタ層４１Ｅ、及びその直下のベース層４１Ｂ及びコレクタ層４１Ｃを１つの第１トランジスタ４１と定義する。
相互に隣り合う２つの第１エミッタ電極４２Ｅの間に、１つの第１ベース電極４２Ｂの主部４２ＢＡが配置されている。第１ベース電極４２Ｂの主部４２ＢＡの一端に、第１エミッタ電極４２Ｅの幅方向に延びるコンタクト部４２ＢＢが設けられている。１つの第１ベース電極４２Ｂは、その両側の２つの第１エミッタ電極４２Ｅにそれぞれ接続された２つの第１トランジスタ４１で共用されている。複数の第１ベース電極４２Ｂは、それぞれベースバラスト抵抗４５を介してベースバイアス回路４６に接続される。
次に、第２実施例の優れた効果について説明する。
第１実施例では、相互に隣り合う２つの第１エミッタ電極４２Ｅの間に２つの第１ベース電極４２Ｂが配置されている。これに対して第２実施例では、相互に隣り合う２つの第１エミッタ電極４２Ｅの間に１つの第１ベース電極４２Ｂが配置されている。このため、第１実施例と比べて半導体装置の小型化を図ることが可能である。また、第１トランジスタ４１の大きさ及び個数が同一である場合、第２実施例による半導体装置のコレクタベース接合界面の面積が、第１実施例による半導体装置のコレクタベース接合界面の合計の面積より小さくなる。このため、ベースコレクタ間の寄生容量が低減するという優れた効果が得られる。
次に、第２実施例の変形例について説明する。
第２実施例では、相互に隣り合う２つの第１エミッタ電極４２Ｅの間にそれぞれ配置された複数の第１ベース電極４２Ｂが相互に分離され、複数の第１ベース電極４２Ｂのそれぞれにベースバラスト抵抗４５が接続されている。複数の第１トランジスタ４１の間でコレクタ電流にばらつきが生じると、コレクタ電流が相対的に大きな特定の第１トランジスタ４１が熱暴走してしまう場合がある。ベースバラスト抵抗４５は、コレクタ電流のばらつきを平準化し、熱暴走を抑制する機能を持つ。第１トランジスタ４１の動作条件によっては、第１トランジスタ４１が熱暴走に至りにくい場合がある。このような場合には、複数の第１ベース電極４２Ｂを相互に連続させ、複数の第１ベース電極４２Ｂに対して１つのベースバラスト抵抗４５を接続してもよい。
［第３実施例］
次に、図９を参照して第３実施例による半導体装置について説明する。以下、図１から図４Ｄまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
図９は、第３実施例による半導体装置の断面図である。第１実施例による半導体装置（図１、図２）は、半導体素子として複数の第１トランジスタ４１を備えている。これに対して第３実施例による半導体装置は、基板２０の上に配置される複数の半導体素子に、第１トランジスタ４１の他に第２トランジスタ５１が含まれる。
接着層２１は、金属領域として、第１金属領域２１Ａの他に第２金属領域２１Ｂを含んでいる。第１金属領域２１Ａと第２金属領域２１Ｂとは、接着層２１に含まれる絶縁領域２１Ｚによって相互に分離されている。下地半導体層４０は、導電領域として、第１導電領域４０Ａの他に第２導電領域４０Ｂを含んでいる。第１導電領域４０Ａと第２導電領域４０Ｂとは、下地半導体層４０に含まれる素子分離領域４０Ｚによって相互に分離されている。平面視において、第１導電領域４０Ａと第１金属領域２１Ａとは、相互に重なる領域を有している。同様に、第２導電領域４０Ｂと第２金属領域２１Ｂとも、相互に重なる領域を有している。さらに、第１導電領域４０Ａ及び第１金属領域２１Ａからなる領域と、第２導電領域４０Ｂ及び第２金属領域２１Ｂからなる領域とを、相互に電気的に絶縁するように、素子分離領域４０Ｚと絶縁領域２１Ｚとの少なくとも一部分同士が平面視において重なっている。
第２トランジスタ５１は、第２導電領域４０Ｂの上に配置されている。第２トランジスタ５１も第１トランジスタ４１と同様に、コレクタ層５１Ｃ、ベース層５１Ｂ、及びエミッタ層５１Ｅを含む。第２金属領域２１Ｂが、第２トランジスタ５１のコレクタ電極として機能する。ベース層５１Ｂに第２ベース電極５２Ｂが接続され、エミッタ層５１Ｅに第２エミッタ電極５２Ｅが接続されている。
第２エミッタ電極５２Ｅの上に、第２エミッタ配線９１Ｅ、第２エミッタパッド９２Ｅ、及び第２導体突起９３Ｅが配置されている。第２導体突起９３Ｅの上にハンダ８４が載せられている。第２エミッタパッド９２Ｅは、第１エミッタパッド８２Ｅと同様に再配線層（図４Ｂ）に含まれる。第１エミッタ配線８１Ｅ及び第２エミッタ配線９１Ｅと、再配線層都の間には、層間絶縁膜８６が配置されている。第１エミッタパッド８２Ｅ及び第２エミッタパッド９２Ｅは、第１導体突起８３Ｅ及び第２導体突起９３Ｅに接続された領域を除いて保護膜８７で覆われている。
次に、第３実施例の優れた効果について説明する。
第３実施例では、共通の基板２０の上に、相互に電気的に分離された第１トランジスタ４１及び第２トランジスタ５１が形成される。このため、１つの半導体装置に２つの増幅回路を含めることができる。例えば、第２トランジスタ５１で前段増幅回路を構成し、第１トランジスタ４１で後段増幅回路を構成して、２段構成の増幅回路を実現することができる。また、第３実施例においても第１実施例と同様に、放熱特性の向上を図ることができる。
［第４実施例］
次に、図１０、図１１Ａ、及び図１１Ｂを参照して、第４実施例による半導体装置について説明する。以下、図１から図４Ｄまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
図１０は、第４実施例による半導体装置の断面図である。第４実施例による半導体装置においては、基板２０の上に配置される複数の半導体素子に、第１トランジスタ４１の他に、第３トランジスタ６１及びダイオード７１が含まれている。
接着層２１は、金属領域として、第１金属領域２１Ａの他に、第３金属領域２１Ｃ及び第４金属領域２１Ｄを含む。第１金属領域２１Ａ、第３金属領域２１Ｃ、及び第４金属領域２１Ｄは、絶縁領域２１Ｚにより相互に分離されている。下地半導体層４０は、第１導電領域４０Ａの他に、第３導電領域４０Ｃ、及び第４導電領域４０Ｄを含む。第１導電領域４０Ａ、第３導電領域４０Ｃ、及び第４導電領域４０Ｄは、素子分離領域４０Ｚにより相互に分離されている。第１金属領域２１Ａ、第３金属領域２１Ｃ、及び第４金属領域２１Ｄと、第１導電領域４０Ａ、第３導電領域４０Ｃ、及び第４導電領域４０Ｄとは、それぞれ平面視において少なくとも一部分同士が重なっている。また、第１導電領域４０Ａ及び第１金属領域２１Ａからなる領域、第２導電領域４０Ｂ及び第２金属領域２１Ｂからなる領域、第３導電領域４０Ｃ及び第３金属領域２１Ｃからなる領域の３つの領域を、相互に電気的に絶縁するように、絶縁領域２１Ｚと素子分離領域４０Ｚとの少なくとも一部分同士が平面視において重なっている。
第３トランジスタ６１は、第３導電領域４０Ｃの上に配置されている。第３トランジスタ６１は、第１トランジスタ４１と同様に、コレクタ層６１Ｃ、ベース層６１Ｂ、及びエミッタ層６１Ｅを含んでいる。ベース層６１Ｂに第３ベース電極６２Ｂが接続されており、エミッタ層６１Ｅに第３エミッタ電極６２Ｅが接続されている。
平面視において、第３導電領域４０Ｃ及び第３金属領域２１Ｃの内側であって、かつ第３トランジスタ６１の外側に、第３コレクタ電極６２Ｃが配置されている。第３コレクタ電極６２Ｃは、第３導電領域４０Ｃ及び第３金属領域２１Ｃを介して第３トランジスタ６１のコレクタ層６１Ｃに電気的に接続されている。第３トランジスタ６１用の導体突起は配置されていない。なお、第３コレクタ電極６２Ｃは、平面視において第３導電領域４０Ｃの内側に配置されていればよく、必ずしも第３金属領域２１Ｃの内側に配置されている必要はない。また、第３金属領域２１Ｃ及び第３導電領域４０Ｃを、他の電子素子等に直接接続する構成を採用する場合には、第３コレクタ電極６２Ｃを省略してもよい。例えば、第３金属領域２１Ｃ及び第３導電領域４０Ｃを介して、第３トランジスタ６１のコレクタ層６１Ｃを、基板２０に設けられた他の電子素子や、下地半導体層４０の上に設けられた他の電子素子に接続してもよい。
ダイオード７１は、第４導電領域４０Ｄの上に配置されている。ダイオード７１は、第４導電領域４０Ｄに接続された第１導電型（例えばｎ型）の下層７１Ｌと、その上に配置された第１導電型とは反対の第２導電型（例えばｐ型）の上層７１Ｕとを含む。下層７１Ｌは、第１トランジスタ４１のコレクタ層４１Ｃ及び第３トランジスタ６１のコレクタ層６１Ｃと共に、共通の半導体層をパターニングすることにより形成される。同様に、上層７１Ｕは、第１トランジスタ４１のベース層４１Ｂ及び第３トランジスタ６１のベース層６１Ｂと共に、共通の半導体層をパターニングすることにより形成される。
平面視において、第４導電領域４０Ｄ及び第４金属領域２１Ｄの内側であって、かつダイオード７１の外側に、下側電極７２Ｌが配置されている。下側電極７２Ｌは、第４導電領域４０Ｄ及び第４金属領域２１Ｄを介して下層７１Ｌに電気的に接続されている。なお、下側電極７２Ｌは、平面視において第４導電領域４０Ｄの内側に配置されていればよく、必ずしも第４金属領域２１Ｄの内側に配置されている必要はない。上層７１Ｕの上に上側電極７２Ｕが配置されている。上側電極７２Ｕは上層７１Ｕに電気的に接続されている。なお、第４金属領域２１Ｄ及び第４導電領域４０Ｄを、他の電子素子等に直接接続する構成を採用する場合には、下側電極７２Ｌを省略してもよい。例えば、第４金属領域２１Ｄ及び第４導電領域４０Ｄを介して、ダイオード７１の下層７１Ｌを、基板２０に設けられた他の電子素子や、下地半導体層４０の上に設けられた他の電子素子に接続してもよい。
次に、第４実施例の優れた効果について説明する。
第４実施例においても第１実施例と同様に、第１トランジスタ４１からの放熱特性の向上を図ることができる。さらに、第４実施例による半導体装置は、コレクタ電極として機能する第１金属領域２１Ａが下地半導体層４０の下に配置されている第１トランジスタ４１の他に、第３コレクタ電極６２Ｃが下地半導体層４０の上に配置されている第３トランジスタ６１を含んでいる。このため、トランジスタのコレクタに接続される配線の設計の自由度が高まり、回路を設計しやすくなるという優れた効果が得られる。
次に、図１１Ａ及び図１１Ｂを参照して、第４実施例による半導体装置を用いた電子回路の一例について説明する。
図１１Ａは、第４実施例による半導体装置を用いた電子回路の一例を示す等価回路図である。第１トランジスタ４１によってパワー段増幅回路が構成される。第１トランジスタ４１のコレクタに、電源端子ＶｃｃからチョークコイルＬｃを通して電源電圧が印加される。
第１トランジスタ４１のベースバイアス回路に第３トランジスタ６１が含まれる。第３トランジスタ６１のエミッタが、ベースバラスト抵抗Ｒｂを介して第１トランジスタ４１のベースに接続されている。第３トランジスタ６１のコレクタ及びベースが、それぞれバイアス電源ポートＶｂａｔｔ及びバイアス制御ポートＶｂｉａｓに接続されている。バイアス制御ポートＶｂｉａｓに与えられる制御電流に応じて、バイアス電源ポートＶｂａｔｔから第３トランジスタ６１及びベースバラスト抵抗Ｒｂを通って第１トランジスタ４１にベースバイアスが供給される。
高周波信号が、入力ポートＲＦｉｎから入力キャパシタＣｉｎを通って第１トランジスタ４１のベースに入力される。第１トランジスタ４１のエミッタが接地されており、コレクタが出力ポートＲＦｏｕｔに接続されている。
第１トランジスタ４１のコレクタが、直列接続された複数のダイオード７１を介して接地されている。複数のダイオード７１は、第１トランジスタ４１のコレクタからグランド電位に向かって順方向になる極性で接続されており、クランプダイオードとして機能する。
図１１Ｂは、図１１Ａに示した電子回路を実現するための半導体装置の部分断面図である。以下、図１０に示した構造との相違点について説明する。接着層２１が第５金属領域２１Ｅを含み、下地半導体層４０が第５導電領域４０Ｅを含む。第５導電領域４０Ｅの上に、パッド７６が配置されている。第５金属領域２１Ｅと第５導電領域４０Ｅとは、平面視において相互に重なっている。パッド７６は、第５導電領域４０Ｅを介して第５金属領域２１Ｅに電気的に接続されている。
層間絶縁膜８０の上に、第１エミッタ配線８１Ｅの他に配線７５が配置されている。配線７５は、層間絶縁膜８０に設けられた開口を通って上側電極７２Ｕ及びパッド７６に接続されている。基板２０と接着層２１との間に多層配線構造２２が配置されている。多層配線構造２２は、配線２５及び複数のビア２６を含む。ダイオード７１の上側電極７２Ｕは、配線７５、パッド７６、第５導電領域４０Ｅ、第５金属領域２１Ｅ、及び多層配線構造２２内の配線２５及びビア２６を介して、第１トランジスタ４１のコレクタ電極として機能する第１金属領域２１Ａに電気的に接続されている。なお、第５金属領域２１Ｅを、接着層２１内で第３トランジスタ６１を迂回して第１金属領域２１Ａまで延ばすことにより、上側電極７２Ｕを第１金属領域２１Ａに接続してもよい。この構成を採用する場合には、多層配線構造２２を省略してもよい。
図１１Ｂでは、層間絶縁膜８０と第１エミッタパッド８２Ｅとの間に、第１エミッタ配線８１Ｅを含む１層の配線層を配置した例を示しているが、層間絶縁膜８０と第１エミッタパッド８２Ｅとの間に複数の配線層を配置してもよい。ベースバラスト抵抗Ｒｂ及び入力キャパシタＣｉｎは、例えば層間絶縁膜８０を形成する前に、下地半導体層４０の上に形成される。
第３トランジスタ６１の第３コレクタ電極６２Ｃは、保護膜８７の上に配置されるコレクタ用の導体突起（図示せず）に接続される。モジュール基板のバイアス電源ポートＶｂａｔｔ（図１１Ａ）から、コレクタ用の導体突起、第３コレクタ電極６２Ｃを介して第３トランジスタ６１のコレクタにバイアス電源が供給される。第３コレクタ電極６２Ｃが下地半導体層４０の上に配置されているため、第３トランジスタ６１のコレクタ電極が下地半導体層４０の下に配置されている場合と比べて、第３コレクタ電極６２Ｃと、バイアス電源ポートＶｂａｔｔに接続するためのコレクタ用の導体突起との接続構造を簡単化することができる。
次に、第４実施例の変形例について説明する。第４実施例では、多層配線構造２２内に配線２５及びビア２６を配置しているが、その他に、金属パターンで構成した受動素子を配置してもよい。例えば、スパイラル状、メアンダ状の金属パターンによってインダクタを構成してもよい。または、層間絶縁膜を介して上下に配置された金属パターンによってキャパシタを構成してもよい。
［第５実施例］
次に、図１２を参照して第５実施例による半導体装置について説明する。以下、図１から図４Ｄまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
図１２は、第５実施例による半導体装置の断面図である。第５実施例では、接着層２１が、金属領域として第１金属領域２１Ａの他に第６金属領域２１Ｆを含む。下地半導体層４０は、導電領域として第１導電領域４０Ａの他に第６導電領域４０Ｆ及び第７導電領域４０Ｇを含む。第６導電領域４０Ｆ及び第７導電領域４０Ｇは、平面視において第６金属領域２１Ｆの一部と重なっており、両者は第６金属領域２１Ｆを介して相互に電気的に接続されている。
第６導電領域４０Ｆの上にダイオード７１が配置されている。ダイオード７１は、第４実施例による半導体装置のダイオード７１（図１０）と同一の構造を有する。第７導電領域４０Ｇの上に、配線等の金属部材７７が配置されている。金属部材７７は、下地半導体層４０に設けられた開口４０Ｋを通って第６金属領域２１Ｆに電気的に接続されている。金属部材７７は、第６金属領域２１Ｆ、第６導電領域４０Ｆを通ってダイオード７１に電気的に接続されている。開口４０Ｋは、製造工程途中の図３Ａに示した段階で形成されている。図３Ｄに示した剥離層２０１を除去した状態では、開口４０Ｋ内の金属部材７７が露出している。
次に、第５実施例の優れた効果について説明する。第５実施例においても第１実施例と同様に、第１トランジスタ４１からの放熱特性の向上を図ることができる。さらに、第５実施例では、ダイオード７１と金属部材７７とが、接着層２１に含まれる第６金属領域２１Ｆを介して相互に接続される。接着層２１に含まれる金属領域を配線として利用することにより、配線設計の自由度を高めることができる。また、金属部材７７が、下地半導体層４０に設けられた開口４０Ｋを通って第６金属領域２１Ｆに接続されているため、下地半導体層４０に含まれる導電領域を通って電気的に接続される構成と比べて、低抵抗化を図ることができる。
次に、第５実施例の変形例について説明する。
第５実施例では、接着層２１の第６金属領域２１Ｆにより、下地半導体層４０の上の金属部材７７とダイオード７１とが接続されているが、金属部材７７を、第６金属領域２１Ｆを介して他の半導体素子に接続してもよい。また、第５実施例では、下地半導体層４０に含まれる第７導電領域４０Ｇの上に金属部材７７を配置しているが、素子分離領域４０Ｚの上に金属部材７７を配置してもよい。この場合には、素子分離領域４０Ｚに開口４０Ｋを設ければよい。
［第６実施例］
次に、図１３を参照して第６実施例による半導体装置について説明する。以下、図１０から図１１Ｂまでの図面を参照して説明した第４実施例による半導体装置と共通の構成については説明を省略する。
図１３は、第６実施例による半導体装置の断面図である。第４実施例（図１０）では、下地半導体層４０の第３導電領域４０Ｃ及び第４導電領域４０Ｄが、それぞれ接着層２１の第３金属領域２１Ｃ及び第４金属領域２１Ｄの上に配置されている。これに対して第６実施例では、下地半導体層４０の第３導電領域４０Ｃ及び第４導電領域４０Ｄが、接着層２１の絶縁領域２１Ｚの上に配置されている。
第６実施例では、第３コレクタ電極６２Ｃが、下地半導体層４０の第３導電領域４０Ｃのみを介して第３トランジスタ６１のコレクタ層６１Ｃに接続される。同様に、下側電極７２Ｌが、下地半導体層４０の第４導電領域４０Ｄのみを介してダイオード７１の下層７１Ｌに接続される。
基板２０と接着層２１との間に多層配線構造２２が配置されている。多層配線構造２２は、複数の配線２５及び複数のビア２６を含む。
次に、第６実施例の優れた効果について説明する。
第６実施例においても第１実施例と同様に、第１トランジスタ４１からの放熱特性の向上を図ることができる。さらに、第６実施例では、下地半導体層４０の第３導電領域４０Ｃ及び第４導電領域４０Ｄの直下が絶縁領域２１Ｚとされているため、多層配線構造２２内の最も上の配線層の配線２５を、平面視において第３導電領域４０Ｃ及び第４導電領域４０Ｄに重なる領域に配置することができる。このため、多層配線構造２２内の配線２５の配置の自由度が高まるという優れた効果が得られる。
［第７実施例］
次に、図１４を参照して第７実施例による半導体装置について説明する。以下、図１から図４Ｄまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
図１４は、第７実施例による半導体装置の断面図である。第１実施例（図２）では、基板２０と接着層２１とが接触している。これに対して第７実施例では、基板２０と接着層２１との間に絶縁層２３が配置されている。絶縁層２３として、窒化シリコン、酸化シリコン、酸窒化シリコン等の無機絶縁材料が用いられる。
次に、第７実施例の優れた効果について説明する。
第７実施例においても第１実施例と同様に、第１トランジスタ４１からの放熱特性の向上を図ることができる。さらに、第７実施例では、下地半導体層４０の上に配置されている半導体素子、例えば第１トランジスタ４１と基板２０との間の絶縁性を高めることができる。
［第８実施例］
次に、図１５を参照して第８実施例による半導体装置について説明する。以下、図１０を参照して説明した第４実施例による半導体装置と共通の構成については説明を省略する。
図１５は、第８実施例による半導体装置の断面図である。第８実施例においては、基板２０と接着層２１との間に多層配線構造２２が配置されている。多層配線構造２２は、複数の配線２５及び複数のビア２６を含む。基板２０の表層部に、基板側トランジスタ２７が形成されている。基板側トランジスタ２７は、例えばシリコン系のＭＯＳトランジスタまたはシリコン系のバイポーラトランジスタである。
接着層２１に含まれる第１金属領域２１Ａが、多層配線構造２２内の少なくとも１つの配線２５及びビア２６に接続されている。さらに、基板側トランジスタ２７も、多層配線構造２２内の少なくとも１つの配線２５及びビア２６に電気的に接続されている。例えば、接着層２１に含まれる１つの金属領域が、多層配線構造２２内の配線２５及びビア２６を介して、基板側トランジスタ２７に接続されている。なお、接着層２１に含まれる第１金属領域２１Ａ以外の金属領域を、多層配線構造２２内の配線及びビアに接続してもよい。
次に、第８実施例の優れた効果について説明する。
第８実施例においても第１実施例と同様に、第１トランジスタ４１からの放熱特性の向上を図ることができる。さらに、第８実施例では、基板２０の表層部に形成した基板側トランジスタ２７で構成される電子回路と、下地半導体層４０の上に配置した第１トランジスタ４１等の半導体素子で構成される電子回路とが、多層配線構造２２を介して電気的に接続される。このため、化合物半導体系の半導体素子と、シリコン系の半導体素子とを、モジュール基板等を介すことなく、半導体装置内で接続することができる。これにより、半導体装置を含む半導体モジュールの小型化を図ることが可能になる。
次に、第８実施例の変形例について説明する。第８実施例では、多層配線構造２２内の配線２５及びビア２６が、接着層２１より下に配置された基板側トランジスタ２７等と、接着層２１の上に配置された第１トランジスタ４１等とのいずれにも電気的に接続されている。一変形例として、多層配線構造２２内の配線２５及びビア２６が、接着層２１より下の基板側トランジスタ２７等に電気的に接続されているが、接着層２１より上の素子には電気的に接続されていない構成を採用することも可能である。この構成を採用し、基板側トランジスタ２７等と接着層２１より上の素子とを接続する場合には、例えば、導体突起及びモジュール基板側の配線等を介して両者を電気的に接続するか、またはモジュール基板を介することなく相互接続配線８２Ｗ（図４Ｄ）を介して両者を電気的に接続すればよい。さらに他の変形例として、多層配線構造２２内の配線２５及びビア２６が、接着層２１より上の素子に電気的に接続されているが、多層配線構造２２より下の基板２０上の素子には電気的に接続されていない構成を採用することも可能である。
また、第８実施例では、第１トランジスタ４１に電気的に接続された第１金属領域２１Ａが、多層配線構造２２内のビア２６及び配線２５に電気的に接続されているが、第１金属領域２１Ａを多層配線構造２２内のビア２６や配線２５に接続しない構成を採用してもよい。
次に、図１６及び図１７を参照して、第１金属領域２１Ａを多層配線構造２２内のビア２６や配線２５に接続しない構成を採用した変形例について説明する。
図１６は、第８実施例の一変形例による半導体装置の断面図である。第１金属領域２１Ａは、多層配線構造２２内の配線に接続されていない。第１金属領域２１Ａ及び第１導電領域４０Ａが面内方向に広げられており、広げられた部分の第１導電領域４０Ａの上に、金属パターン４２ＣＣが配置されている。金属パターン４２ＣＣは層間絶縁膜８０で覆われている。層間絶縁膜８０の上に第１コレクタ配線８１Ｃが配置されている。第１コレクタ配線８１Ｃは、層間絶縁膜８０に設けられた開口を通って金属パターン４２ＣＣに接続されている。
第１コレクタ配線８１Ｃの上に、第１コレクタパッド８２Ｃ及びコレクタ用導体突起８３Ｃが配置されている。第１コレクタパッド８２Ｃ及びコレクタ用導体突起８３Ｃの構成は、第１エミッタパッド８２Ｅ及び第１導体突起８３Ｅの構成と同一である。コレクタ用導体突起８３の上にハンダ８４が載せられている。図１６に示した変形例では、第１トランジスタ４１のコレクタが、コレクタ用導体突起８３Ｃを介してモジュール基板上の電子回路に接続される。
図１６に示した変形例では、第１トランジスタ４１が配置された領域からコレクタ用導体突起８３Ｃが配置された領域まで第１導電領域４０Ａが連続しているが、第１導電領域４０Ａは必ずしも連続させなくてもよい。第１導電領域４０Ａが連続しない場合でも、第１トランジスタ４１のコレクタとコレクタ用導体突起８３Ｃとは、第１金属領域２１Ａを介して電気的に接続される。
金属パターン４２ＣＣは、例えば図５Ａに示した平面図において、複数の第１トランジスタ４１からなる列に並走するように配置するとよい。このように配置することにより、図５Ｂに示した比較例と比べて複数の第１トランジスタ４１からなる列の長さを短くすることができる。
図１７は、第８実施例の他の変形例による半導体装置の断面図である。本変形例においても、第１金属領域２１Ａは、多層配線構造２２内の配線に接続されていない。図１６に示した変形例では、コレクタ用導体突起８３Ｃが、平面視において素子形成層２０２（図４Ｄ）の内側に配置されているが、本変形例では、コレクタ用導体突起８３Ｃが、平面視において素子形成層２０２（図４Ｄ）の外側に配置されている。
第１金属領域２１Ａが、平面視において素子形成層２０２（図４Ｄ）の外側まで、すなわち下地半導体層４０の外側まで広がっている。下地半導体層４０の外側の接着層２１の上に層間絶縁膜８６が配置されている。下地半導体層４０の外側の層間絶縁膜８６の上に第１コレクタパッド８２Ｃが配置されている。第１コレクタパッド８２Ｃは、層間絶縁膜８６に設けられた開口を通って第１金属領域２１Ａに接続されている。第１コレクタパッド８２Ｃの上に保護膜８７が配置されている。保護膜８７の上にコレクタ用導体突起８３Ｃが配置されている。コレクタ用導体突起８３Ｃは、保護膜８７に設けられた開口を通って第１コレクタパッド８２Ｃに接続されている。コレクタ用導体突起８３Ｃの上にハンダ８４が載せられている。
第１コレクタパッド８２Ｃは、例えば図５Ａに示した平面図において、複数の第１トランジスタ４１からなる列に並走するように配置するとよい。このように配置することにより、図５Ｂに示した比較例と比べて複数の第１トランジスタ４１からなる列の長さを短くすることができる。
本変形例のように、第１トランジスタ４１のコレクタに接続されるコレクタ用導体突起８３Ｃを、平面視において下地半導体層４０が配置されていない領域に配置してもよい。
図１６及び図１７にそれぞれ示した第８実施例の変形例において、多層配線構造２２内の配線及びビアによって、第１金属領域２１Ａに並列に接続された電流経路を形成してもよい。これにより、第１トランジスタ４１のコレクタとコレクタ用導体突起８３Ｃとの間の電気抵抗を低減させることができる。
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０ 基板
２１ 接着層
２１Ａ 第１金属領域
２１Ｂ 第２金属領域
２１Ｃ 第３金属領域
２１Ｄ 第４金属領域
２１Ｅ 第５金属領域
２１Ｆ 第６金属領域
２１Ｚ 絶縁領域
２２ 多層配線構造
２３ 絶縁層
２５ 配線
２６ ビア
２７ 基板側トランジスタ
２８ 半導体装置
４０ 下地半導体層
４０Ａ 第１導電領域
４０Ｂ 第２導電領域
４０Ｃ 第３導電領域
４０Ｄ 第４導電領域
４０Ｅ 第５導電領域
４０Ｆ 第６導電領域
４０Ｇ 第７導電領域
４０Ｋ 開口
４０Ｚ 素子分離領域
４１ 第１トランジスタ
４１Ｂ ベース層
４１Ｃ コレクタ層
４１Ｅ エミッタ層
４２Ｂ 第１ベース電極
４２ＢＡ 主部
４２ＢＢ コンタクト部
４２Ｃ 第１コレクタ電極
４２ＣＣ 金属パターン
４２Ｅ 第１エミッタ電極
４５ ベースバラスト抵抗
４６ ベースバイアス回路
５１ 第２トランジスタ
５１Ｂ ベース層
５１Ｃ コレクタ層
５１Ｅ エミッタ層
５２Ｂ 第２ベース電極
５２Ｅ 第２エミッタ電極
６１ 第３トランジスタ
６１Ｂ ベース層
６１Ｃ コレクタ層
６１Ｅ エミッタ層
６２Ｂ 第３ベース電極
６２Ｃ 第３コレクタ電極
６２Ｅ 第３エミッタ電極
７１ ダイオード
７１Ｌ ダイオードの下層
７１Ｕ ダイオードの上層
７２Ｕ 上側電極
７２Ｌ 下側電極
７５ 配線
７６ パッド
７７ 金属部材
８０ 層間絶縁膜
８１Ｃ 第１コレクタ配線
８１Ｅ 第１エミッタ配線
８２Ｃ 第１コレクタパッド
８２Ｅ 第１エミッタパッド
８２Ｗ 相互接続配線
８３Ｃ コレクタ用導体突起
８３Ｅ 第１導体突起
８４ ハンダ
８６ 層間絶縁膜
８７ 保護膜
８７Ａ 開口
９１Ｅ 第２エミッタ配線
９２Ｅ 第２エミッタパッド
９３Ｅ 第２導体突起
２００ 母基板
２０１ 剥離層
２０２ 素子形成層
２０４ 連結支持体

Claims (16)

  1. 半導体材料からなる表層部を含む基板と、
    前記基板の表層部の上に配置され、平面視において少なくとも１つの金属領域を含む接着層と、
    前記接着層の上に配置された素子形成層と
    を備えており、
    前記素子形成層は、
    少なくとも１つの半導体素子と、
    前記半導体素子を覆うように、前記接着層の上に配置された層間絶縁膜と
    を含み、
    前記半導体素子は、前記接着層の１つの金属領域である第１金属領域の上に配置された第１トランジスタを含み、
    前記第１トランジスタは、前記第１金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    前記素子形成層は、さらに、前記第１トランジスタのエミッタ層の上に配置され、エミッタ層に電気的に接続された第１エミッタ電極を含み、
    さらに、前記第１エミッタ電極の上に配置されて前記第１エミッタ電極に電気的に接続され、前記基板から遠ざかる方向に突出した第１導体突起を備えており、
    前記基板の表層部の半導体材料の熱伝導率が、前記第１トランジスタのコレクタ層、ベース層、及びエミッタ層のいずれの熱伝導率よりも高く、
    前記第１金属領域は、平面視において前記素子形成層の外側まで広がっており、
    さらに、
    前記第１金属領域のうち前記素子形成層の外側まで広がっている部分に接続されているコレクタ用導体突起を備えた半導体装置。
  2. 前記第１トランジスタは複数個配置されており、前記第１エミッタ電極は複数の前記第１トランジスタのそれぞれに対して配置されており、
    さらに、複数の前記第１エミッタ電極と前記第１導体突起との間に配置され、複数の前記第１エミッタ電極同士を接続する第１エミッタ配線を備えており、
    前記第１導体突起は前記第１エミッタ配線に電気的に接続されている請求項１に記載の半導体装置。
  3. 複数の前記第１トランジスタのコレクタ層及びベース層は、それぞれ複数の前記第１トランジスタに亘って連続している請求項２に記載の半導体装置。
  4. 前記半導体素子は、さらに、前記接着層の１つの金属領域である第２金属領域の上に配置された第２トランジスタを含み、
    前記第２トランジスタは、前記第２金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    さらに、
    前記第２トランジスタのエミッタ層の上に配置され、前記第２トランジスタのエミッタ層に電気的に接続された第２エミッタ電極と、
    前記第２エミッタ電極の上に配置されて前記第２エミッタ電極に電気的に接続され、前記基板から遠ざかる方向に突出した第２導体突起と
    を備えた請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 半導体材料からなる表層部を含む基板と、
    前記基板の表層部の上に配置され、平面視において少なくとも１つの金属領域を含む接着層と、
    前記接着層の上に配置された少なくとも１つの半導体素子と
    を備えており、
    前記半導体素子は、前記接着層の１つの金属領域である第１金属領域の上に配置された第１トランジスタを含み、
    前記第１トランジスタは、前記第１金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    さらに、
    前記第１トランジスタのエミッタ層の上に配置され、エミッタ層に電気的に接続された第１エミッタ電極と、
    前記第１エミッタ電極の上に配置されて前記第１エミッタ電極に電気的に接続され、前記基板から遠ざかる方向に突出した第１導体突起と
    を備えており、
    前記基板の表層部の半導体材料の熱伝導率が、前記第１トランジスタのコレクタ層、ベース層、及びエミッタ層のいずれの熱伝導率よりも高く、
    前記半導体素子は、さらに、前記接着層の１つの金属領域である第３金属領域の上に配置された第３トランジスタを含み、
    前記第３トランジスタは、前記第３金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    前記第３トランジスタのエミッタ層の上に配置され、前記第３トランジスタのエミッタ層に電気的に接続された第３エミッタ電極を、さらに備えており、
    前記第３エミッタ電極に接続される導体突起は設けられてない半導体装置。
  6. 平面視において、前記第３金属領域の内側であって、かつ前記第３トランジスタの外側に配置され、前記第３金属領域に電気的に接続されている第３コレクタ電極を、さらに備えている請求項５に記載の半導体装置。
  7. 半導体材料からなる表層部を含む基板と、
    前記基板の表層部の上に配置され、第１金属領域、第４金属領域、及び前記第１金属領域と前記第４金属領域とを分離する絶縁領域を含む接着層と、
    前記接着層の上であって、前記第１金属領域の上に配置された第１トランジスタと、
    前記接着層の上であって、前記第４金属領域の上に配置されたダイオードと
    前記接着層の上に配置された少なくとも１つの半導体素子と
    を備えており、
    前記第１トランジスタは、前記第１金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    さらに、
    前記第１トランジスタのエミッタ層の上に配置され、エミッタ層に電気的に接続された第１エミッタ電極と、
    前記第１エミッタ電極の上に配置されて前記第１エミッタ電極に電気的に接続され、前記基板から遠ざかる方向に突出した第１導体突起と
    を備えており、
    前記基板の表層部の半導体材料の熱伝導率が、前記第１トランジスタのコレクタ層、ベース層、及びエミッタ層のいずれの熱伝導率よりも高く、
    前記ダイオードは、前記第４金属領域の上に配置された第１導電型の半導体からなる下層と、前記下層の上に配置され、前記第１導電型とは反対の第２導電型の半導体からなる上層とを含み、
    前記上層の上に配置されて前記上層に電気的に接続された上側電極を、さらに備えている半導体装置。
  8. 平面視において、前記第４金属領域の内側であって、かつ前記ダイオードの外側に配置され、前記第４金属領域に電気的に接続されている下側電極を、さらに備えている請求項７に記載の半導体装置。
  9. さらに、前記接着層と前記半導体素子との間に配置された下地半導体層を備えており、
    前記下地半導体層は、平面視において前記接着層の金属領域と重なる導電領域を含み、
    前記下地半導体層の導電領域は、平面視において自己に重なる前記接着層の金属領域と、前記下地半導体層の上の前記半導体素子とを電気的に接続している請求項５乃至８のいずれか１項に記載の半導体装置。
  10. 半導体材料からなる表層部を含む基板と、
    前記基板の表層部の上に配置され、平面視において少なくとも１つの金属領域を含む接着層と、
    前記接着層の上に配置された少なくとも１つの半導体素子と
    を備えており、
    前記半導体素子は、前記接着層の１つの金属領域である第１金属領域の上に配置された第１トランジスタを含み、
    前記第１トランジスタは、前記第１金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    さらに、
    前記第１トランジスタのエミッタ層の上に配置され、エミッタ層に電気的に接続された第１エミッタ電極と、
    前記第１エミッタ電極の上に配置されて前記第１エミッタ電極に電気的に接続され、前記基板から遠ざかる方向に突出した第１導体突起と
    を備えており、
    前記基板の表層部の半導体材料の熱伝導率が、前記第１トランジスタのコレクタ層、ベース層、及びエミッタ層のいずれの熱伝導率よりも高く、
    さらに、前記接着層と前記半導体素子との間に配置された下地半導体層を備えており、
    前記下地半導体層は、平面視において複数の導電領域と、導電領域以外の素子分離領域とを含み、
    前記第１トランジスタのコレクタ層は、前記下地半導体層の導電領域を介して前記接着層の金属領域に電気的に接続されており、
    前記接着層は、平面視において金属領域の外側に配置された絶縁領域を含み、
    前記下地半導体層は、さらに、前記接着層の絶縁領域の上に配置された第３導電領域を含み、
    前記半導体素子は、さらに、前記第３導電領域の上に配置された第３トランジスタを含み、
    前記第３トランジスタは、前記第３導電領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    さらに、
    前記第３トランジスタのエミッタ層の上に配置され、前記第３トランジスタのエミッタ層に電気的に接続された第３エミッタ電極と、
    平面視において、前記第３導電領域の内側であって、かつ前記第３トランジスタの外側に配置され、前記第３導電領域に電気的に接続されている第３コレクタ電極と
    を備えた半導体装置。
  11. 半導体材料からなる表層部を含む基板と、
    前記基板の表層部の上に配置され、平面視において少なくとも１つの金属領域を含む接着層と、
    前記接着層の上に配置された少なくとも１つの半導体素子と
    を備えており、
    前記半導体素子は、前記接着層の１つの金属領域である第１金属領域の上に配置された第１トランジスタを含み、
    前記第１トランジスタは、前記第１金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    さらに、
    前記第１トランジスタのエミッタ層の上に配置され、エミッタ層に電気的に接続された第１エミッタ電極と、
    前記第１エミッタ電極の上に配置されて前記第１エミッタ電極に電気的に接続され、前記基板から遠ざかる方向に突出した第１導体突起と
    を備えており、
    前記基板の表層部の半導体材料の熱伝導率が、前記第１トランジスタのコレクタ層、ベース層、及びエミッタ層のいずれの熱伝導率よりも高く、
    さらに、前記接着層と前記半導体素子との間に配置された下地半導体層を備えており、
    前記下地半導体層は、平面視において複数の導電領域と、導電領域以外の素子分離領域とを含み、
    前記第１トランジスタのコレクタ層は、前記下地半導体層の導電領域を介して前記接着層の金属領域に電気的に接続されており、
    前記接着層は、平面視において金属領域の外側に配置された絶縁領域を含み、
    前記下地半導体層は、さらに、前記接着層の絶縁領域の上に配置された第４導電領域を含み、
    前記半導体素子は、さらに、前記第４導電領域の上に配置されたダイオードを含み、
    前記ダイオードは、前記第４導電領域の上に配置された第１導電型の半導体からなる下層と、前記下層の上に配置され、前記第１導電型とは反対の第２導電型の半導体からなる上層とを含み、
    さらに、
    前記上層の上に配置されて前記上層に電気的に接続された上側電極と、
    平面視において、前記第４導電領域の内側であって、かつ前記ダイオードの外側に配置され、前記第４導電領域に電気的に接続されている下側電極と
    を備えた半導体装置。
  12. 半導体材料からなる表層部を含む基板と、
    前記基板の表層部の上に配置され、平面視において少なくとも１つの金属領域を含む接着層と、
    前記接着層の上に配置された少なくとも１つの半導体素子と
    を備えており、
    前記半導体素子は、前記接着層の１つの金属領域である第１金属領域の上に配置された第１トランジスタを含み、
    前記第１トランジスタは、前記第１金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    さらに、
    前記第１トランジスタのエミッタ層の上に配置され、エミッタ層に電気的に接続された第１エミッタ電極と、
    前記第１エミッタ電極の上に配置されて前記第１エミッタ電極に電気的に接続され、前記基板から遠ざかる方向に突出した第１導体突起と
    を備えており、
    前記基板の表層部の半導体材料の熱伝導率が、前記第１トランジスタのコレクタ層、ベース層、及びエミッタ層のいずれの熱伝導率よりも高く、
    さらに、前記基板の表層部と前記接着層との間に配置された絶縁層を備えた半導体装置。
  13. 半導体材料からなる表層部を含む基板と、
    前記基板の表層部の上に配置され、平面視において少なくとも１つの金属領域を含む接着層と、
    前記接着層の上に配置された少なくとも１つの半導体素子と
    を備えており、
    前記半導体素子は、前記接着層の１つの金属領域である第１金属領域の上に配置された第１トランジスタを含み、
    前記第１トランジスタは、前記第１金属領域に電気的に接続されたコレクタ層、コレクタ層の上に配置されたベース層、及びベース層の上に配置されたエミッタ層を含み、
    さらに、
    前記第１トランジスタのエミッタ層の上に配置され、エミッタ層に電気的に接続された第１エミッタ電極と、
    前記第１エミッタ電極の上に配置されて前記第１エミッタ電極に電気的に接続され、前記基板から遠ざかる方向に突出した第１導体突起と
    を備えており、
    前記基板の表層部の半導体材料の熱伝導率が、前記第１トランジスタのコレクタ層、ベース層、及びエミッタ層のいずれの熱伝導率よりも高く、
    さらに、前記基板の表層部と前記接着層との間に配置された多層配線構造を備えている半導体装置。
  14. 前記多層配線構造は、複数の配線及び複数のビアを含み、前記接着層の金属領域は、前記多層配線構造に含まれる少なくとも１つの配線に電気的に接続されている請求項１３に記載の半導体装置。
  15. さらに、前記基板の表層部に形成された少なくとも１つの基板側トランジスタを備え、
    前記基板側トランジスタは、前記多層配線構造に含まれる配線に接続されている請求項１３または１４に記載の半導体装置。
  16. 前記基板の表層部はシリコンで形成されており、
    前記第１トランジスタのコレクタ層、ベース層、及びエミッタ層は、化合物半導体で形成されている請求項１乃至１５のいずれか１項に記載の半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI754997B (zh) * 2019-07-31 2022-02-11 日商村田製作所股份有限公司 半導體裝置及高頻模組
TWI863401B (zh) * 2022-09-20 2024-11-21 日商村田製作所股份有限公司 半導體裝置及高頻功率放大器
WO2025197271A1 (ja) * 2024-03-21 2025-09-25 株式会社村田製作所 パワーアンプ、高周波モジュール及び通信装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005236259A (ja) 2004-01-19 2005-09-02 Renesas Technology Corp ヘテロ接合バイポーラトランジスタ及びその製造方法、及びそれを用いた電力増幅器
WO2005096365A1 (ja) 2004-03-30 2005-10-13 Nec Corporation 半導体装置
JP2015211182A (ja) 2014-04-30 2015-11-24 日本電信電話株式会社 ヘテロ接合バイポーラトランジスタおよびその製造方法
JP2016103635A (ja) 2014-11-18 2016-06-02 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2016197619A (ja) 2015-04-02 2016-11-24 住友電気工業株式会社 半導体素子形成用基板、半導体素子形成用基板の製造方法、及び半導体素子の製造方法
JP2016197618A (ja) 2015-04-02 2016-11-24 住友電気工業株式会社 半導体素子及び半導体素子の製造方法
US20180233604A1 (en) 2017-02-13 2018-08-16 Qualcomm Incorporated Cmos and bipolar device integration including a tunable capacitor
US10515872B1 (en) 2008-09-22 2019-12-24 Hrl Laboratories, Llc Metallic sub-collector for HBT and BJT transistors
JP2019220669A (ja) 2017-12-06 2019-12-26 株式会社村田製作所 半導体装置
JP2020031191A (ja) 2018-08-24 2020-02-27 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ及び半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050070048A1 (en) * 2003-09-25 2005-03-31 Tolchinsky Peter G. Devices and methods employing high thermal conductivity heat dissipation substrates
US7345310B2 (en) * 2005-12-22 2008-03-18 Cree, Inc. Silicon carbide bipolar junction transistors having a silicon carbide passivation layer on the base region thereof
JP6071009B2 (ja) 2014-11-27 2017-02-01 株式会社村田製作所 化合物半導体装置
JP6348451B2 (ja) 2015-05-25 2018-06-27 日本電信電話株式会社 ヘテロ接合バイポーラトランジスタ
JP2019075536A (ja) * 2017-10-11 2019-05-16 株式会社村田製作所 パワーアンプモジュール
US10580748B2 (en) * 2017-12-06 2020-03-03 Murata Manufacturing Co., Ltd. Semiconductor apparatus
JP2019192729A (ja) 2018-04-23 2019-10-31 株式会社村田製作所 半導体装置
US10546852B2 (en) 2018-05-03 2020-01-28 Qualcomm Incorporated Integrated semiconductor devices and method of fabricating the same
JP2019220501A (ja) * 2018-06-15 2019-12-26 株式会社村田製作所 半導体装置
JP2020098865A (ja) * 2018-12-18 2020-06-25 株式会社村田製作所 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005236259A (ja) 2004-01-19 2005-09-02 Renesas Technology Corp ヘテロ接合バイポーラトランジスタ及びその製造方法、及びそれを用いた電力増幅器
WO2005096365A1 (ja) 2004-03-30 2005-10-13 Nec Corporation 半導体装置
US10515872B1 (en) 2008-09-22 2019-12-24 Hrl Laboratories, Llc Metallic sub-collector for HBT and BJT transistors
JP2015211182A (ja) 2014-04-30 2015-11-24 日本電信電話株式会社 ヘテロ接合バイポーラトランジスタおよびその製造方法
JP2016103635A (ja) 2014-11-18 2016-06-02 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2016197619A (ja) 2015-04-02 2016-11-24 住友電気工業株式会社 半導体素子形成用基板、半導体素子形成用基板の製造方法、及び半導体素子の製造方法
JP2016197618A (ja) 2015-04-02 2016-11-24 住友電気工業株式会社 半導体素子及び半導体素子の製造方法
US20180233604A1 (en) 2017-02-13 2018-08-16 Qualcomm Incorporated Cmos and bipolar device integration including a tunable capacitor
JP2019220669A (ja) 2017-12-06 2019-12-26 株式会社村田製作所 半導体装置
JP2020031191A (ja) 2018-08-24 2020-02-27 株式会社村田製作所 ヘテロ接合バイポーラトランジスタ及び半導体装置

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