JP7675676B2

JP7675676B2 - 通信装置、及び半導体装置

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Publication number: JP7675676B2
Application number: JP2022034687A
Authority: JP
Inventors: 孝明清水; 淳井原
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2022-03-07
Filing date: 2022-03-07
Publication date: 2025-05-13
Anticipated expiration: 2042-03-07
Also published as: JP2023130171A; US20230283187A1; US12278567B2; CN116781458A

Description

本発明の実施形態は、通信装置、及び半導体装置に関する。

交流結合素子を通して信号を伝送する通信装置が一般に知られている。ところが、信号ノイズなどにより通信装置の受信回路が誤動作する恐れがある。

特開２０１９－１０２８２２号公報

本発明が解決しようとする課題は、誤動作を抑制可能な通信装置、及び半導体装置を提供することである。

本実施形態によれば、通信装置は、送信回路を備える。送信回路は、符号化器を有する。符号化器は、主パルス信号生成回路と、副パルス信号生成回路と、出力回路と、有する。主パルス信号生成回路は、論理信号の立ち上がりに応じた第１主パルス信号と、立ち下がりに応じた第２主パルス信号と、を生成する。副パルス信号生成回路は、第１主パルス信号を生成した所定時間後に第１主パルス信号に対応する第１副パルス信号を所定の間隔で生成する第１生成処理、及び、第２主パルス信号を生成した所定時間後に第２主パルス信号に対応する第２副パルス信号を所定の間隔で生成する第２生成処理の少なくとも一方を行う。出力回路は、第１副パルス信号、及び第２副パルス信号の少なくとも一方の出力を停止する。

通信装置の構成例を示すブロック図。各回路の出力する信号を模式的に示す図。符号化器の構成例を示すブロック図。主パルス信号生成回路の構成例を示す図。主パルス信号生成回路の出力信号例を示す図。副パルス信号生成回路の構成例を示す図。副パルス信号生成回路の出力信号例を示す図。主パルと副パルス信号の生成例を示す図。切替信号生成回路の構成例を示す図。切替信号生成回路の出力信号例を示す図。符号化器の選択回路の信号切替例を示す図。選択回路を有さない比較例の構成を模式的に示す図。入力信号が立ち上がる場合の動作例を示す図。副パルス信号の発生中に入力信号が立ち上がる場合の動作例を示す図。復号器の構成例を示す図。第３主パルス信号が入力された場合の復号器の動作例を説明する図。第４主パルス信号が入力された場合の復号器の動作例を説明する図。

以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、通信装置、及び半導体装置の特徴的な構成および動作を中心に説明するが、通信装置、及び半導体装置には以下の説明で省略した構成および動作が存在しうる。

（第１実施形態）
図１及び図２を用いて通信装置１の構成例を説明する。図１は、通信装置１の構成例を示すブロック図である。図１に示すように、通信装置１は、例えばデジタルアイソレーであり、送信側と受信側とが電気的に絶縁された状態で、デジタルの論理信号を伝送するための装置である。このデジタルアイソレータは、ＣＭＯＳプロセスなどの汎用性の高い半導体プロセスを適用して形成することが可能な半導体装置である。

通信装置１は、例えばガルバニック絶縁（ｇａｌｖａｎｉｃｉｓｏｌａｔｉｏｎ）された一次側の送信回路（ＴＸ）１０と、二次側の受信回路（ＲＸ）２０とを備える。すなわち、この通信装置１は、入力バッファ１０２と、符号化器（エンコーダ）１０４と、変換器１０６と、交流結合素子１０８と、増幅器（ＡＭＰ）１１０と、複数の比較器１１２ａ、ｂと、復号器（デコーダ）１１４と、と、レンジシフタ１１６と、出力バッファ１１８と、を有する。更に図１には、信号入力端子ＶＩｘ及び入力信号Ｓｖｉｘと、信号出力端子ＶＯｘ及び出力信号Ｓｖｏｘとが図示されている。

図２は、各回路の出力する信号を模式的に示す図である。縦軸は信号レベルを示し、横軸は時間を示す。信号Ｓｖｉｘ、Ｓｐ１、Ｓｎ１、Ｓｐｉ１、Ｓｎｉ１、Ｄｐｉ０２、Ｄｎｉ０２、Ｄｐｉ２、Ｄｎｉ２、Ｓｐ２、Ｓｎ２、Ｓｖｏｘ０、Ｓｖｏｘは、図１中の信号に対応する。信号Ｓｖｉｘ、Ｓｐ１、Ｓｎ１、Ｄｐｉ２、Ｄｎｉ２、Ｓｐ２、Ｓｎ２、Ｓｖｏｘ０、Ｓｖｏｘは電圧信号であり、信号Ｓｐｉ１、Ｓｎｉ１、Ｄｐｉ０２、Ｄｎｉ０２は電流信号である。

信号Ｓｖｉｘは、例えば矩形波の論理信号であり、入力端子ＶＩｘ（図１参照）に入力する。Ｈ伝送は、信号Ｓｖｉｘがロウレベルからハイレベルに変化する際の主信号の伝送例を示し、Ｌ伝送は、信号Ｓｖｉｘがハイレベルからロウレベルに変化する際の主信号の伝送例を示す。すなわち、信号Ｓｖｉｘが、信号Ｓｐ１、Ｓｎ１、Ｓｐｉ１、Ｓｎｉ１、Ｄｐｉ０２、Ｄｎｉ０２、Ｄｐｉ２、Ｄｎｉ２、Ｓｐ２、Ｓｎ２、Ｓｖｏｘ０、Ｓｖｏｘとして時系列に変化する様子を示している。例えば添え字ｐ、及びＰが第１極側であるプラス側であり、例えば添え字ｎ、及びＮが第１極側と異なる第２極側であるマイナス側を示す。

より具体的には、信号Ｓｖｉｘは、信号入力端子ＶＩｘから入力バッファ１０２に入力される。信号Ｓｖｉｘは、例えば５ボルトのハイレベル信号と例えば０ボルトのロウレベル信号とで構成される。信号Ｓｖｉｘでは、５ボルトのハイレベル信号が「１」に対応し、０ボルトのロウレベル信号が「０」に対応する。このように、本実施形態では、ハイレベル信号が「１」に対応し、ロウレベル信号が「０」に対応する。

入力バッファ１０２は、矩形波の形状を維持しつつ、矩形波の入力信号Ｓｖｉｘを符号化器１０４に出力する。符号化器１０４は、矩形波の入力信号Ｓｖｉｘに応じてパルス信号Ｓｐ１、Ｓｎ１を生成する。この符号化器１０４は、矩形波の論理信号の立ち上がりに応じて、主信号として、所定のパルス信号の第１組合せである第１主パルス信号ＳＨｐ１、ＳＨｎ２を生成する。例えば、符号化器１０４は、矩形波の論理信号の立ち上がりに対して、主パルス信号ＳＨｐ１を主パルス信号ＳＨｎ２より先に生成する。

一方で、符号化器１０４は、矩形波の論理信号の立ち下がりに応じて、主信号として、所定のパルス信号の第２組合せである第２主パルス信号ＳＬｎ１、ＳＬｐ２を生成する。例えば、符号化器１０４は、矩形波の論理信号の立ち下がりに対して、主パルス信号ＳＬｎ１を主パルス信号ＳＬｐ２より先に生成する。

このように、符号化器１０４は、矩形波の論理信号の立ち上がりに対しては、ｐ側（プラス側）のパルス信号Ｓｐ１をｎ側（マイナス側）のパルス信号Ｓｎ１より先にハイレベルにする。一方で、符号化器１０４は、矩形波の論理信号の立ち下がりに対しては、ｎ側のパルス信号Ｓｎ１をｐ側のパルス信号Ｓｐ１より先にハイレベルにする。なお、所定のパルス信号の組合せは、矩形波の論理信号の立ち上がりと、矩形波の論理信号の立ち下がりとで異なればよく、２パルス信号に限定されない。例えば、１パルス信号、３パルス信号、４パルス信号などでもよい。

また、符号化器１０４は、主パルス信号ＳＨｐ１、ＳＨｎ２、ＳＬｎ１、ＳＬｐ２の他に、復号器１１４のリフレッシュ用に、図示しない第１副パルス信号Ｓｈｐ１、Ｓｈｎ２、又は第２副パルス信号Ｓｌｎ１、Ｓｌｐ２を生成する。符号化器１０４は、生成したパルス信号を変換器１０６に出力する。なお、符号化器１０４の詳細は後述する。また、本実施形態では、第１主パルス信号ＳＨｐ１、ＳＨｎ２と、第１副パルス信号Ｓｈｐ１、Ｓｈｎ２とを同等の形状として説明し、第２主パルス信号ＳＬｎ１、ＳＬｐ２と、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２とを同等の形状として説明するが、これに限定されない。第１副パルス信号Ｓｈｐ１、Ｓｈｎ２、又は第２副パルス信号Ｓｌｎ１、Ｓｌｐ２は、後述する復号器１１４に対して所謂リフレッシュ処理を行うために生成される。

変換器１０６は、電圧のパルス信号Ｓｐ１、Ｓｎ１を電流のパルス信号Ｓｐｉ１、Ｓｎｉ１に変換し、交流結合素子１０８に出力する。交流結合素子１０８は、符号化器１０４が生成する信号を復号器１１４に伝送する。この交流結合素子は、絶縁マイクロトランスであり、
例えばガルバニック絶縁を確保しながら、パルス信号Ｓｐｉ１、Ｓｎｉ１に応じた微分波Ｄｐｉ０２、Ｄｎｉ０２を２次側の受信回路２０に伝送する。交流結合素子１０８は、微分波Ｄｐｉ０２、Ｄｎｉ０２を増幅器１１０に出力する。なお、本実施形態に係る交流結合素子１０８は、絶縁マイクロトランスであるがこれに限定されない。例えば、交流結合素子１０８は、ガルバニック絶縁された絶縁マイクロキャパシタでもよい。

増幅器１１０は、微分波Ｄｐｉ０２、Ｄｎｉ０２を増幅した微分波Ｄｐｉ２、Ｄｎｉ２を複数の比較器１１２ａ、ｂのそれぞれに出力する。すなわち、信号Ｄｐｉ２、Ｄｎｉ２は増幅された３波の差動信号である。

比較器１１２ａ、ｂは、微分波Ｄｐｉ２、Ｄｎｉ２のそれぞれに対してパルス信号成形を行ったパルス信号Ｓｐ２、Ｓｎ２を復号器１１４に出力する。より具体的には、比較器１１２ａ、ｂは、第１主パルス信号ＳＨｐ１、ＳＨｎ２に対応する第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２をパルス信号成形により生成する。同様に、比較器１１２ａ、ｂは、第２主パルス信号ＳＬｎ１、ＳＬｐ２に対応する第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２をパルス信号成形により生成する。

また、比較器１１２ａ、ｂは、第１副パルス信号Ｓｈｐ１、Ｓｈｎ２に対応する第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２をパルス信号成形により生成する。同様に、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２に対応する第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２をパルス信号成形により生成する。復号器１１４は、パルス信号Ｓｐ２、Ｓｎ２に応じて矩形波の論理信号Ｓｖｏｘ０を復号する。すなわち、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２は、第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２と同等のパルス信号である。同様に、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２は、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２と同等のパルス信号である。なお、本実施形態では、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２と第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２とを同等のパルス信号とするが、これに限定されない。同様に、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２と、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２と同等のパルス信号とするが、これに限定されない。

復号器１１４は、矩形波の論理信号Ｓｖｏｘ０をレンジシフタ１１６に出力する。また、復号器１１４は、矩形波の論理信号の立ち上がりに対応する第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２に対しては、出力値をハイレベルで維持する。このため、立ち上がりに対応する第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２が何度入力されてもハイレベル信号の出力を維持する。

一方で、復号器１１４は、矩形波の論理信号の立ち下がりに対応する第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２に対しては、出力値をロウレベルで維持する。このため、立ち下がりに対応する第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２が何度入力されてもロウレベル信号の出力を維持する。

例えば、矩形波の入力信号Ｓｖｉｘの立ち上がりに対応する第１主パルス信号ＳＨｐ１、ＳＨｎ２と、立ち下がりに対応する第２主パルス信号ＳＬｎ１、ＳＬｐ２の間に、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２が挿入される。この場合、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２が挿入されも、第２主パルス信号ＳＬｎ１、ＳＬｐ２が入力されるまで、矩形波の論理信号Ｓｖｏｘ０の形状は不変のままハイレベルが維持される。

同様に、立ち下がりに対応する第２主パルス信号ＳＬｎ１、ＳＬｐ２と、立ち上がりに対応する第１主パルス信号ＳＨｐ１、ＳＨｎ２と、の間に第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２が挿入される。この場合、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２が挿入されても、第１主パルス信号ＳＨｐ１、ＳＨｎ２が入力されるまで、矩形波の論理信号Ｓｖｏｘ０の形状は不変のままロウレベルが維持される。

復号器１１４は、例えばフリップフロップを有しており、第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２が入力される度に、このフリップフロップに所定値をセットする。すなわち、復号器１１４は、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２又は第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２が挿入されると副パルス信号に応じてフリップフロップに所定値をセットする。この場合、復号器１１４は、フリップフロップに所定値をセットしても、第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２、ＳＨａｐ２が入力された場合には、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２が入力されるまでハイレベルの出力値を維持する。同様に、復号器１１４は、フリップフロップに所定値をセットしても、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２が入力された場合には、第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２が入力されるまでロウレベルの出力値を維持する。

このように、復号器１１４は、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２、又は第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２によりフリップフロップに所定値をセットする動作を繰り返し、所謂リフレッシュ処理を繰り返す。これにより、例えば、信号ノイズなどによりフリップフロップの出力値が反転しても、正しい出力値に修正される。なお、復号器１１４の詳細は、図１３乃至１５を用いて後述する。

レンジシフタ１１６は、論理信号Ｓｖｏｘ０を例えば５ボルトから３０ボルトにレンジシフトし、論理信号Ｓｖｏｘとして出力バッファ１１８に出力する。出力バッファ１１８は、論理信号Ｓｖｏｘの出力波形を維持した状態で、端子ＶＯｘから論理信号Ｓｖｏｘを出力する。

図３は、符号化器１０４の構成例を示すブロック図である。符号化器１０４は、主パルス信号生成回路２００と、副パルス信号生成回路２０２と、切替信号生成回路２０４と、選択回路２０６とを備える。

主パルス信号生成回路２００は、矩形波の入力信号Ｓｖｉｘの立ち上がりに対応する第１主パルス信号ＳＨｐ１、ＳＨｎ２と、矩形波の入力信号Ｓｖｉｘの立ち下がりに対応する第２主パルス信号ＳＬｎ１、ＳＬｐ２を生成する。すなわち、この主パルス信号生成回路２００は、遅延回路２０８と、第１パルス信号生成回路２１０とを有する。なお、主パルス信号生成回路２００の詳細は後述する。

副パルス信号生成回路２０２は、第１主パルス信号ＳＨｐ１、ＳＨｎ２と、第２主パルス信号ＳＬｎ１、ＳＬｐ２との間に、第１主パルス信号ＳＨｐ１、ＳＨｎ２に対応する第１副パルス信号Ｓｈｐ１、Ｓｈｎ２を生成する。また、副パルス信号生成回路２０２は、第２主パルス信号ＳＬｎ１、ＳＬｐ２と、第１主パルス信号ＳＨｐ１、ＳＨｎ２との間に、第２主パルス信号ＳＬｎ１、ＳＬｐ２に対応する第２副パルス信号Ｓｌｎ１、Ｓｌｐ２を生成する。

より詳細には、副パルス信号生成回路２０２は、入力信号Ｓｖｉｘの立ち上がりを検出すると、所定の時間後に第１副パルス信号Ｓｈｐ１、Ｓｈｎ２を所定の間隔で繰り替えし生成する。一方で、副パルス信号生成回路２０２は、入力信号Ｓｖｉｘの立ち下がりを検出すると、所定の時間後に第２副パルス信号Ｓｌｎ１、Ｓｌｐ２を所定の間隔で繰り替えし生成する。この副パルス信号生成回路２０２は、エッジ検出回路２１２と、リフレレッシュタイマ２１４と、第２パルス信号生成回路２１６とを有する。なお、副パルス信号生成回路２０２の詳細も後述する。

切替信号生成回路２０４は、入力信号Ｓｖｉｘの立ち上がり、又は立ち下がりを検知すると、主パルス選択期間に対応する間、例えば切替信号ｓｅｌｅｃｔ＿ｐｕｌｓe＿ｓｉｇをハイレベル信号として出力する。一方で、切替信号生成回路２０４は、主パル選択期間以外を副パルス信号選択期間とし、切替信号ｓｅｌｅｃｔ＿ｐｕｌｓe＿ｓｉｇをロウレベル信号として出力する。なお、切替信号生成回路２０４の詳細も後述する。

選択回路２０６は、例えばマルチプレクサであり、切替信号ｓｅｌｅｃｔ＿ｐｕｌｓe＿ｓｉｇとしてハイレベル信号が入力されると、主パルス信号生成回路２００の出力信号を選択して出力する。一方で、選択回路２０６は、切替信号ｓｅｌｅｃｔ＿ｐｕｌｓe＿ｓｉｇとしてロウレベル信号が入力されると、副パルス信号生成回路２０２の出力信号を選択して出力する。これにより、選択回路２０６は、切替信号ｓｅｌｅｃｔ＿ｐｕｌｓe＿ｓｉｇがロウレベル信号である期間に副パルス信号を出力し、主パルス信号の出力を停止する。一方で、選択回路２０６は、切替信号ｓｅｌｅｃｔ＿ｐｕｌｓe＿ｓｉｇがハイレベル信号ある期間に主パルス信号を出力し、副パルス信号の出力を停止する。なお、本実施形態に係る選択回路２０６が出力回路に対応する。

ここで、図４乃至図８Ｂを用いて符号化器１０４の詳細を説明する。図４は、主パルス信号生成回路２００の構成例を示す図である。この主パルス信号生成回路２００は、遅延回路２０８と、第１パルス信号生成回路２１０とを有する。第１パルス信号生成回路２１０は、複数の遅延回路２１０ａ、２１０ｂと、複数の論理回路２１０ｃ、ｅとを有する。

図５は、主パルス信号生成回路２００の出力信号例を示す図である。上から入力信号Ｓｖｉｘ、遅延回路２０８の出力信号ｗａｉｔ＿ｄｔ＿ｓｉｇ、第１パルス信号生成回路２１０の遅延回路２１０ａの生成する遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ１Ｔ、遅延回路２１０ｂの生成する遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ２Ｔ、及びパルス信号Ｓｐ１、Ｓｎ１を示す。また、切替信号生成回路２０４の生成する切替信号ｓｅｌｅｃｔ＿ｐｕｌｓe＿ｓｉｇを示す。縦軸は信号レベルを示し、横軸は時間を示す。上述のように、ハイレベル信号は１に対応し、ロウレベル信号は０に対応する。

遅延回路２０８は、例えば複数のバッファを直列接続して構成する。この遅延回路２０８は、入力信号Ｓｖｉｘを遅延時間Ｔｘ＿ｗａｉｔに応じて遅延させた出力信号ｗａｉｔ＿ｄｔ＿ｓｉｇを出力する。この遅延時間Ｔｘ＿ｗａｉｔは、微分信号Ｄｐｉ２、Ｄｎｉ２の信号形に応じて設定される。例えば、微分信号Ｄｐｉ２、Ｄｎｉ２の所定の絶対値以下の信号レベルをすそ引き信号と称する。遅延時間Ｔｘ＿ｗａｉｔは、例えばすそ引き信号の長さに応じて設定される。例えば、第１主パルス信号ＳＨｐ１、ＳＨｎ２と、第２主パルス信号ＳＬｎ１、ＳＬｐ２とを連続的に生成すると、すそ引き信号が重畳し、比較器１１２ａ、ｂが生成するパルス信号Ｓｐ２、Ｓｎ２が変形してしまう。このため、例えばすそ引き信号が重畳しないように、遅延時間Ｔｘ＿ｗａｉｔが設定される。

遅延回路２１０ａは、出力信号ｗａｉｔ＿ｄｔ＿ｓｉｇを１Ｔ遅延させた遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿Ｄ１Ｔを生成する。遅延回路２１０ｂは、遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ１Ｔを更に１Ｔ遅延させた遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ２Ｔを生成する。

論理回路２１０ｃは、（１）式にしたがった論理演算を行う。

すなわち、この論理回路２１０ｃは、出力信号ｗａｉｔ＿ｄｔ＿ｓｉｇがハイレベルであり、且つ遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ１Ｔがロウレベルである場合に、パルス信号Ｓｐ１をハイレベルとして出力する。すなわち、主パルス信号ＳＨｐ１は、入力信号Ｓｖｉｘの立ち上がりから遅延時間Ｔｘ＿ｗａｉｔが経過した時点から１Ｔの時間幅のハイレベル信号である。

また、論理回路２１０ｃは、遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ１Ｔがロウレベルであり、且つ遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ２Ｔがハイレベルである場合に、パルス信号Ｓｐ１をハイレベルとして出力する。すなわち、主パルス信号ＳＬｐ２は、入力信号Ｓｖｉｘの立ち下がりから遅延時間Ｔｘ＿ｗａｉｔ及び１Ｔが経過した時点から１Ｔの時間幅のハイレベル信号である。

論理回路２１０ｅは、（２）式にしたがった論理演算を行う。

すなわち、この論理回路２１０ｅは、遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ１Ｔがハイレベルであり、且つ遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿Ｄ２Ｔがロウレベルである場合に、パルス信号Ｓｎ１をハイレベルとして出力する。すなわち、主パルス信号ＳＨｎ２は、入力信号Ｓｖｉｘの立ち上がりから遅延時間Ｔｘ＿ｗａｉｔ及び１Ｔが経過した時点から１Ｔの時間幅のハイレベル信号である。

また、論理回路２１０ｅは、出力信号ｗａｉｔ＿ｄｔ＿ｓｉｇがロウレベルであり、且つ遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ１Ｔがハイレベルである場合に、パルス信号Ｓｎ１をハイレベルとして出力する。すなわち、主パルス信号ＳＬｎ１は、入力信号Ｓｖｉｘの立ち下がりから遅延時間Ｔｘ＿ｗａｉｔが経過した時点から１Ｔの時間幅のハイレベル信号である。

このように、第１パルス信号生成回路２１０は、入力信号Ｓｖｉｘの立ち上がりから遅延時間Ｔｘ＿ｗａｉｔが経過した時点から、第１主パルス信号ＳＨｐ１、ＳＨｎ２を生成する。また、第１パルス信号生成回路２１０は、入力信号Ｓｖｉｘの立ち下がりから遅延時間Ｔｘ＿ｗａｉｔが経過した時点から、第２主パルス信号ＳＬｎ１、ＳＬｐ２を生成する。

図６は、副パルス信号生成回路２０２の構成例を示す図である。上述のように、この副パルス信号生成回路２０２は、エッジ検出回路２１２と、リフレレッシュタイマ２１４と、第２パルス信号生成回路２１６とを有する。エッジ検出回路２１２は、例えば遅延回路２１２ａと排他的論理和回路２１２ｂと有する。第２パルス信号生成回路２１６は、複数の遅延回路２１６ａ、２１６ｂと、複数の論理回路２１６ｃ、ｅとを有する。

図７Ａは、副パルス信号生成回路２０２の出力信号例を示す図である。上から入力信号Ｓｖｉｘ、リフレレッシュタイマ２１４内の生成信号Ｓｒｅｆｒｅｓｈ＿ｔｉｍｅｒ、リフレレッシュタイマ２１４の生成パルス信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ、遅延回路２１６ａの生成する遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ１Ｔ、遅延回路２１６ｂの生成する遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ２Ｔ、及びパルス信号Ｓｐ１、Ｓｎ１を示す。上述のように、ハイレベル信号は１に対応し、ロウレベル信号は０に対応する。

図６に示すように、排他的論理和回路２１２ｂは、１、０又は０、１の組合せの入力信号のときに１を出力する。すなわち、エッジ検出回路２１２は、入力信号Ｓｖｉｘの値と、遅延回路２１２ａの出力信号の値が異なる時点、すなわちエッジに対応する信号が入力された時点でハイレベル信号である１を出力する。

リフレレッシュタイマ２１４は、例えば内部にコンデンサを有しており、エッジ検出回路２１２からハイレベル信号が入力された時点から、コンデンサの充電と放電とを繰り返すことにより、生成信号Ｓｒｅｆｒｅｓｈ＿ｔｉｍｅｒを内部生成する。そして、リフレレッシュタイマ２１４は、信号Ｓｒｅｆｒｅｓｈ＿ｔｉｍｅｒが所定の閾値Ｓｖｒｅｆを越えると、２Ｔの時間幅のパルス信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈを出力する。このようにリフレレッシュタイマ２１４は、エッジ検出回路２１２がハイレベル信号を入力した時点から、所定の時間間隔（Ｔｒｅｆｒｅｓｈ＋２Ｔ）で、パルス信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈを繰り返し出力する。ただし、リフレレッシュタイマ２１４は、エッジ検出回路２１２が次のエッジを検出した時点で、新たな生成信号Ｓｒｅｆｒｅｓｈ＿ｔｉｍｅｒを内部生成する。すなわち、フレレッシュタイマ２１４は、エッジ検出回路２１２が次のエッジを検出した時点で、コンデンサをリフレッシュして、新たにコンデンサの充電と放電を繰り返す。

遅延回路２１６ａは、パルス信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈを１Ｔ遅延させた遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ１Ｔを生成する。遅延回路２１６ｂは、遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ１Ｔを１Ｔ遅延させた遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ２Ｔを生成する。

論理回路２１６ｃは、（３）式にしたがった論理演算を行う。

すなわち、この論理回路２１６ｃは、パルス信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈがロウレベルであり、且つ遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ１Ｔがハイレベルであり、且つ入力信号Ｓｖｉｘがハイレベルの場合に、パルス信号Ｓｐ１をハイレベルとして出力する。すなわち、副パルス信号Ｓｈｐ１は、入力信号Ｓｖｉｘの立ち上がりから遅延時間Ｔｒｅｆｒｅｓｈ及び２Ｔが経過した時点から１Ｔの時間幅のハイレベル信号である。

また、論理回路２１６ｃは、遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ１Ｔがロウレベルであり、且つ遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ２Ｔがハイレベルであり、且つ入力信号Ｓｖｉｘがロウレベルの場合に、パルス信号Ｓｐ１をハイレベルとして出力する。すなわち、副パルス信号Ｓｌｐ２は、入力信号Ｓｖｉｘの立ち下がりから遅延時間Ｔｒｅｆｒｅｓｈ及び３Ｔが経過した時点から１Ｔの時間幅のハイレベル信号である。

論理回路２１６ｅは、（４）式にしたがった論理演算を行う。

すなわち、この論理回路２１６ｅは、遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ１Ｔがロウレベルであり、且つ遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ２Ｔがハイレベルであり、且つ入力信号Ｓｖｉｘがハイレベルの場合に、パルス信号Ｓｎ１をハイレベルとして出力する。すなわち、副パルス信号Ｓｈｎ２は、入力信号Ｓｖｉｘの立ち上がりから遅延時間遅延時間Ｔｒｅｆｒｅｓｈ及び３Ｔが経過した時点から１Ｔの時間幅のハイレベル信号である。

また、論理回路２１６ｅは、パルス信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈがロウレベルであり、且つ遅延信号ｔｉｍｅｏｕｔ＿ｒｅｒｅｓｈ＿Ｄ１Ｔがハイレベルであり、且つ入力信号Ｓｖｉｘがロウレベルの場合に、パルス信号Ｓｎ１をハイレベルとして出力する。すなわち、副パルス信号Ｓｌｎ１は、入力信号Ｓｖｉｘの立ち下がりから遅延時間Ｔｒｅｆｒｅｓｈ及び２Ｔが経過した時点から１Ｔの時間幅のハイレベル信号である。

このように、副パルス信号生成回路２０２は、入力信号Ｓｖｉｘの立ち上がりから遅延時間Ｔｒｅｆｒｅｓｈ及び２Ｔが経過した時点から、第１副パルス信号Ｓｈｐ１、Ｓｈｎ２を繰り返し交互に生成する。また、第１パルス信号生成回路２１０は、入力信号Ｓｖｉｘの立ち下がりから遅延時間Ｔｒｅｆｒｅｓｈ及び２Ｔが経過した時点から、第２主パルス信号Ｓｌｎ１、Ｓｌｐ２を繰り返し交互に生成する。

図７Ｂは、主パルと副パルス信号の生成例を示す図である。上から入力信号Ｓｖｉｘ、パルス信号Ｓｐ１、Ｓｎ１、リフレレッシュタイマ２１４内の敷居電圧Ｓｖｒｅｆ、内部信号Ｓｒｅｆｒｅｓｈ＿Ｔｉｍｅｒ、出力信号Ｓｖｏｘを示す。縦軸は信号レベルであり、横軸は時間である。第１主パルス信号の後には第１副パルス信号が繰り返し生成される。同様に第２主パルス信号の後には第２副パルス信号が繰り返し生成される。出力信号Ｓｖｏｘは、遅延時間ＴＸ＿ｗａｉｔ及び２Ｔの遅れを有して、入力信号Ｓｖｉｘと同期間のハイレベル信号を有する。

ここで、図８Ａ及び図８Ｂを用いて、切替信号生成回路２０４の構成例を説明する。図８Ａは、切替信号生成回路２０４の構成例を示す図である。図８Ａに示すように、切替信号生成回路２０４は、遅延回路２０８、２０４ａとＥｘＯＲ回路（非一致回路）２０４ｂとを有する。図８Ｂは、切替信号生成回路２０４の出力信号例を示す図である。上から入力信号Ｓｖｉｘ、遅延回路２０８、２０４ａの遅延信号、及びＥｘＯＲ回路（非一致回路）２０４ｂの出力する切替信号ｓｅｌｅｃｔ＿ｐｕｌｓe＿ｓｉｇを示す。横軸は時間である。上述のように、ハイレベル信号は１に対応し、ロウレベル信号は０に対応する。

図８Ｂに示すように、遅延回路２０８は、入力信号ＳｖｉｘをＴｘ＿Ｗａｉｔ遅延させ、更に遅延回路２０４ａは、入力信号Ｓｖｉｘを２Ｔ遅延させ、ＥｘＯＲ回路（非一致回路）２０４ｂに出力する。ＥｘＯＲ回路（非一致回路）２０４ｂは、パルス幅Ｔｘ＿Ｗａｉｔ＋２Ｔの切替信号ｓｅｌｅｃｔ＿ｐｕｌｓ＿ｓｉｇを生成する。

すなわち、この切替信号生成回路２０４は、（５）式にしたがった論理演算を行う。

このように、この切替信号生成回路２０４は、入力信号Ｓｖｉｘがハイレベルであり、且つ遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ２Ｔがロウレベルである場合に、選択信号ｓｅｌｅｃｔ＿ｐｕｌｓｅ＿ｓｉｇをハイレベルとして出力する。また、論理回路２０４ｂは、入力信号Ｓｖｉｘがロウレベルであり、且つ遅延信号ｗａｉｔ＿ｄｔ＿ｓｉｇ＿ｄ２Ｔがハイレベルである場合に、選択信号ｓｅｌｅｃｔ＿ｐｕｌｓｅ＿ｓｉｇをハイレベルとして出力する。すなわち、選択信号ｓｅｌｅｃｔ＿ｐｕｌｓｅ＿ｓｉｇは、入力信号Ｓｖｉｘの立ち上がり、又は立ち下がり、から立ち上がる遅延時間（Ｔｘ＿ｗａｉｔ＋２Ｔ）の時間幅のハイレベル信号である。

図９は、符号化器１０４の選択回路２０６の信号切替例を示す図である。上から入力信号Ｓｖｉｘ、ケース１（ＣＡＳＥ－１）のパルス信号Ｓｐ１、Ｓｎ１、ケース２（ＣＡＳＥ－２）のパルス信号Ｓｐ１、Ｓｎ１、ケース３（ＣＡＳＥ－３）のパルス信号Ｓｐ１、Ｓｎ１、選択信号ｓｅｌｅｃｔ＿ｐｕｌｓｅ＿ｓｉｇを示している。横軸は時間であり、縦軸は信号レベルである。

ケース１は、図７Ａに記載の各々の第１副パルス信号Ｓｈｐ１、Ｓｈｎ２の終了時点に、入力信号Ｓｖｉｘの立ち下がりが発生したケースである。ケース２は、第１副パルス信号Ｓｈｐ１、Ｓｈｎ２が発生している途中の時点に、入力信号Ｓｖｉｘの立ち下がりが発生したケースである。ケース３は、第１副パルス信号Ｓｈｐ１、Ｓｈｎ２が発生する直前の時点に、入力信号Ｓｖｉｘの立ち下がりが発生したケースである。

図９に示すように、本実施形態に係る選択回路２０６は、選択信号ｓｅｌｅｃｔ＿ｐｕｌｓｅ＿ｓｉｇがハイレベルとなると、副パルス信号生成回路２０２の出力を停止する。このため、ケース２、３のように第１副パルス信号Ｓｈｐ１、Ｓｈｎ２を生成中、又は生成前に副パルス信号生成回路２０２の出力を停止するので、第１副パルス信号Ｓｈｐ１、Ｓｈｎ２の影響を受けることが抑制される。換言すると、パルス信号生成回路２００は、入力信号Ｓｖｉｘの立ち上がり、立ち下がりが発生する時点から、遅延時間ＴＸ＿Ｗａｉｔ後に直ちに第２主パルス信号ＳＬｎ１、ＳＬｐ２を生成することができる（図５参照）。このように、本実施形態に係る通信装置１では、入力信号Ｓｖｉｘの立ち上がり、立ち下がりが発生する時点は、実際に入力信号Ｓｖｉｘの立ち上がり、立ち下がりが生じるまで不明であるが、パルス信号生成回路２００は、第１副パルス信号Ｓｈｐ１、Ｓｈｎ２の影響を受けずに、第２主パルス信号ＳＬｎ１、ＳＬｐ２を生成することが可能である。同様に、主パルス信号生成回路２００は、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２の影響を受けずに、第１主パルス信号ＳＨｐ１、ＳＨｎ２を生成することが可能である。

図１０は、選択回路２０６を有しない比較例の構成を模式的に示す図である。比較例の構成では、選択回路２０６を有しない。このため、入力信号Ｓｖｉｘの立ち上がり、立ち下がりが発生した時点で、副パルス信号が発生中であると、副パルス信号と主パルス信号の干渉を抑制するために、副パルス信号の発生が終了した時点からＴＸ＿Ｗａｉｔ後に主パルス信号を生成することとなる。

図１１は、入力信号Ｓｖｉｘが立ち上がる場合の動作例を示す図である。上から入力信号Ｓｖｉｘ、比較例のパルス信号Ｓｐ１、Ｓｎ１、本願に係る通信装置１のパルス信号Ｓｐ１、Ｓｎ１を示している。横軸は時間であり、縦軸は信号レベルである。入力信号Ｓｖｉｘが立ち上がる場合であるので、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２が繰り返し生成されている。

図１１に示すように、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２の発生した後に入力信号Ｓｖｉｘが立ち上がる場合には、比較例と本願のいずれの場合も第２副パルス信号、Ｓｌｎ１、Ｓｌｐ２の影響を受けないものである。すなわち、比較例と本願のいずれの場合も、入力信号Ｓｖｉｘが立ち上がったタイミングからＴＸ＿Ｗａｉｔ期間の後に直ちに、第１主パルス信号ＳＨｐ１、ＳＨｎ２を生成可能である。

一方で、図１２は、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２の発生中に入力信号Ｓｖｉｘが立ち上がる場合の動作例を示す図である。上から入力信号Ｓｖｉｘ、比較例のパルス信号Ｓｐ１、Ｓｎ１、本願に係る通信装置１のパルス信号Ｓｐ１、Ｓｎ１を示している。横軸は時間であり、縦軸は信号レベルである。

図１２に示すように、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２の発生中に入力信号Ｓｖｉｘが立ち上がる場合には、比較例の場合では、ＴＸ＿Ｗａｉｔ期間内に第２副パルス信号Ｓｌｎ１、Ｓｌｐ２が含まれてしまう。これにより、復号器１１４では、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２と第１主パルス信号ＳＨｐ１、ＳＨｎ２の干渉が生じしまう。このため、比較例の場合では第２副パルス信号Ｓｌｎ１、Ｓｌｐ２の発生が終了した後に、更にＴＸ＿Ｗａｉｔ期間もうける必要があり、通信が遅滞してしまう。これに対して、本願に係る通信装置１では、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２の出力を停止するので、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２の発生の終了を待たずに、第１主パルス信号ＳＨｐ１、ＳＨｎ２の生成処理が可能となる。

ここで、図１３乃至図１５を用いて、復号器１１４の構成例を説明する。図１３は復号器１１４の構成例を示す図である。復号器１１４は復号回路４０と、信号保持回路５０と、複数の検出回路６０、７０と、リセット回路８０とを有する。図１３では、更に端子ＩＮＰ、ＩＮＮ、ＤＥＣ＿ＯＵＴが図示されている。

復号回路４０は、第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２のいずれかが入力される度に、所定の信号として第１信号対（ｓｅｔ＝１、ｒｅｓｅｔ＝０）を出力する。また、復号回路４０は、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２のいずれかが入力される度に、所定の信号として第２信号対（ｓｅｔ＝０、ｒｅｓｅｔ＝１）を出力する。

信号保持回路５０は、例えば順序回路であるＲＳフリップフロップ回路である。信号保持回路５０は、例えば第１信号対（ｓｅｔ＝１、ｒｅｓｅｔ＝０）のときにハイレベル信号（１）を出力し、例えば第２信号対（ｓｅｔ＝０、ｒｅｓｅｔ＝１）のときにロウレベル信号（０）を出力する。また、例えば第３信号対（ｓｅｔ＝０、ｒｅｓｅｔ＝０）のときには、信号値を保持する。

検出回路（ＤＥＣＯＤＥ完了タイミング検出回路）６０は、復号回路４０の復号の完了タイミングを検出する。すなわち、この検出回路６０は、主パルス信号、副パルス信号のいずれかが入力されたかを検出する。例えば、検出回路６０は、入力信号が第３信号対（ｓｅｔ＝０、ｒｅｓｅｔ＝０）から第１信号対（ｓｅｔ＝１、ｒｅｓｅｔ＝０）又は第２信号対（ｓｅｔ＝０、ｒｅｓｅｔ＝１）に変更されると、ｎｏｒ回路３１６ａは、出力信号をハイレベル信号からロウレベル信号に変更する。これにより、フリップフロップ３１６ｂは、主パルス信号、副パルス信号のいずれかが入力された場合にハイレベル信号（１）を出力する。フリップフロップ３１６ｂはリセットされるとロウレベル信号（０）を出力する。

検出回路（出力反転検出回路）７０は、出力反転を検出する。すなわち、この検出回路７０は、信号保持回路５０の出力値の反転を検出する。エッジ検出回路は、時系列に異なるレベル信号が入力されると出力をハイレベル信号からロウレベル信号に変更する。これにより、フリップフロップ３１８ｂは、信号保持回路５０の出力値が反転した場合にハイレベル信号（１）を出力する。フリップフロップ３１８ｂはリセットされるとロウレベル信号（０）を出力する。なお、検出回路７０は、信号保持回路５０の副パルス信号に対する信号保持動作では出力反転を検出しないものである。

リセット回路８０は、条件判定回路３３０と、リセット出力回路３４０とを有する。リセット回路８０は、複数の検出回路６０、７０の検出結果などに応じてフリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂを例えばロウレベル信号（０）に初期リセットする。

条件判定回路３３０は、例えば検出回路６０、７０の判定結果としてハイレベル信号（１）が入力されると、エラー信号をリセット出力回路３４０に出力する。これにより、リセット出力回路３４０は、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂをロウレベル信号（０）にリセットする。

また、条件判定回路３３０は、信号Ｒ＿ＩＮＰ１又は、信号Ｒ＿ＩＮＮ１がハイレベル信号（１）になると、所定の時間後にエラー信号をリセット出力回路３４０に出力する。これにより、リセット出力回路３４０は、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂをロウレベル信号（０）にリセットする。これにより、検出回路６０、７０の信号が未入力の場合にも、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０のリセットが可能である。

さらにまた、リセット出力回路３４０は、信号ＩＮＰ＿Ｘ、信号ＩＮＰ＿ｄｌｙ、信号ＩＮＮ＿Ｘ、信号ＩＮＮ＿ｄｌｙ１に基づき、無信号時にフリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂをロウレベル信号（０）にリセットする。これにより、検出回路６０、７０の信号が未入力の場合にも、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０のリセットを繰り返し行うことが可能である。

リセット出力回路３４０は、その他の信号としてシステム信号ＵＶＬＯを入力されると、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂ、３１６ｂ、３１８ｂをロウレベル信号（０）にリセットする。これにより、上位の装置のシステム信号ＵＶＬＯに応じて、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０、３１６ｂ、３１８ｂのリセットが可能である。

より具体的には、復号回路４０は、複数のバッフア回路３０２、３０６と、複数の否定（Ｎｏｔ）回路３００、３０４と、第１フリップフロップ群３０８と、第２フリップフロップ群３１０と、判定回路３１２を有する。

第１パルス検出回路３０８は、例えば第１フリップフロップ群であり、複数の第１フリップフロップ３０８ａ、ｂを有する。この第１パルス検出回路３０８は、例えば第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２の第１パルスを検出する。すなわち、この第１パルス検出回路３０８は、ＳＨａｐ１、Ｓｈａｐ１、ＳＬａｎ１、Ｓｌａｎ１を検出する。

第２パルス検出回路３１０は、例えば第２フリップフロップ群であり、複数の第２フリップフロップ３１０ａ、ｂを有する。この第２パルス検出回路３１０は、例えば第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２の第２パルスを検出する。すなわち、この第１パルス検出回路３０８は、ＳＨａｎ２、Ｓｈａｎ２、ＳＬａｎ１、ＳＬａｐ２、Ｓｌａｐ２を検出する。判定回路３１２は、複数の論理回路３１２ａ、ｂを有する。

否定回路３００は、端子ＩＮＰから入力される信号を信号ＩＮＰ＿Ｘとして、第１フリップフロップ３０８ａのクロック端子にΔｔ遅延させ反転出力する。バッフア回路３０２は、端子ＩＮＰから入力される信号をΔｔ遅延させ信号ＩＮＰ＿ｄｌｙとして判定回路３１２に出力する。同様に、否定回路３０４は、端子ＩＮＮから入力される信号を信号ＩＮＮ＿Ｘとして、第１フリップフロップ３０８ｂのクロック端子にΔｔ遅延させ反転出力する。バッフア回路３０６は、端子ＩＮＮから入力される信号をΔｔ遅延させ信号ＩＮＮ＿ｄｌｙとして判定回路３１２に出力する。

第１フリップフロップ３０８ａ、ｂ、第２フリップフロップ３１０ａ、ｂは、例えばＤフリップフロップであり、第１フリップフロップ３０８ａ、ｂにはハイレベル信号が常にＤ端子に入力される。またリセット入力としてハイレベル信号（１）が入力されるとロウレベル信号（０）を出力する。

まず、図１３を参照にしつつ、図１４を用いて第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２が入力された場合における復号器１１４の動作例を説明する。図１４は、第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２が入力された場合における復号器１１４の動作例を説明する図である。図１４中の信号は、図１３中の信号に対応している。横軸は時間を示している。

図１４に示すように、まず、第１パルス検出回路３０８の第１フリップフロップ３０８ａは、端子ＩＮＰ側から、第３主パルス信号ＳＨａｐ１がタイミングｔ１で入力され、ハイレベル信号（１）からロウレベル信号（０）になるタイミングｔ２に応じて、信号Ｒ＿ＩＮＰ１をロウレベル信号（０）からハイレベル信号（１）にし、第２パルス検出回路３１０の第２フリップフロップ３１０ａのＤ端子に入力する。すなわち、第１フリップフロップ３０８ａは、信号ＩＮＰ＿Ｘがロウレベル信号（０）からハイレベル信号（１）になるタイミングｔ２に応じて、信号Ｒ＿ＩＮＰ１をロウレベル信号（０）からハイレベル信号（１）にする。

次に、第２フリップフロップ３１０ａは、端子ＩＮＮ側から、第３主パルス信号ＳＨａｎ２がタイミングｔ２で入力され、ハイレベル信号（１）からロウレベル信号（０）になるタイミングｔ３に応じて、信号Ｒ＿ＩＮＰ２をロウレベル信号（０）からハイレベル信号（１）にし、判定回路３１２に出力する。すなわち、第２フリップフロップ３１０ａは、信号ＩＮＮ＿Ｘがロウレベル信号（０）からハイレベル信号（１）になるタイミングｔ３に応じて、信号Ｒ＿ＩＮＰ２をロウレベル信号（０）からハイレベル信号（１）にする。

次に、判定回路３１２の論理回路３１２ａは、信号ＩＮＰ＿ｄｌｙ及び信号Ｒ＿ＩＮＰ２がハイレベル信号（１）になり、且つ信号ＩＮＮ＿ｄｌｙ及び信号Ｒ＿ＩＮＮ２がロウレベル信号（０）になるタイミングで信号ｓｅｔをハイレベル信号（１）にする。

一方で、判定回路３１２の論理回路３１２ｂは、論理回路３１２ａと相反する信号を出力する。すなわち、論理回路３１２ｂは、論理回路３１２ａがハイレベル信号（１）を出力する場合における論理回路３１２ａの入力信号群のレベルが全て反転している場合に、ハイレベル信号（１）を出力する。逆に論理回路３１２ａは、論理回路３１２ｂがハイレベル信号（１）を出力する場合における論理回路３１２ｂの入力信号群のレベルが全て反転している場合に、ハイレベル信号（１）を出力する。つまり、論理回路３１２ｂは、論理回路３１２ａの出力がハイレベル信号（１）である場合にロウレベル信号（０）を出力する。これにより、信号保持回路５０は、信号ｓｅｔがハイレベル信号（１）であり、信号ｒｅｓｅｔがロウレベル信号（０）であるので、信号Ｓｖｏｘをハイレベル信号（１）にし、維持する。

そして、信号Ｓｐ２，Ｓｎ２、ＩＮＰ＿ｄｌｙ、及びＩＮＮ＿ｄｌｙが無信号状態、すなわち、ロウレベル信号（０）になると、リセット回路８０のＦＦリセットにより、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１６ｂ、３１８ｂ、３１０はロウレベル信号（０）にリセットされる。

検出回路７０は、信号Ｓｖｏｘが、ロウレベル信号（０）からハイレベル信号（１）になったタイミングに応じて、出力信号Ｒ＿ＤＥＣ＿ｏｕｔ＿ｃｈａｎｇをロウレベル信号（０）からハイレベル信号（１）にする。

検出回路６０は、信号ｓｅｔ又は信号ｒｅｓｅｔが、ロウレベル信号（０）からハイレベル信号（１）になったタイミングに応じて、出力信号Ｒ＿ＤＥＣ＿ｅｎｄをロウレベル信号（０）からハイレベル信号（１）にする。なお、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２が入力された場合も第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２が入力された場合と同様の動作を行う。

次に、図１３を参照にしつつ、図１５を用いて第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２が入力された場合における復号器１１４の動作例を説明する。図１５は、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２が入力された場合における復号器１１４の動作例を説明する図である。図１５中の信号は、図１３中の信号に対応している。横軸は時間を示している。

図１５に示すように、先ず、第１パルス検出回路３０８の第１フリップフロップ３０８ｂは、端子ＩＮＮ側から、第４主パルス信号ＳＬａｎ１がタイミングｔ６で入力され、ハイレベル信号（１）からロウレベル信号（０）になるタイミングｔ７に応じて、信号Ｒ＿ＩＮＮ１をロウレベル信号（０）からハイレベル信号（１）にし、第２フリップフロップ３１０ｂのＤ端子に入力する。すなわち、第１フリップフロップ３０８ｂは、信号ＩＮＮ＿Ｘがロウレベル信号（０）からハイレベル信号（１）になるタイミングｔ７に応じて、信号Ｒ＿ＩＮＮ１をロウレベル信号（０）からハイレベル信号（１）にする。

次に、第２パルス検出回路３１０の第２フリップフロップ３１０ｂは、端子ＩＮＰ側から、第４主パルス信号ＳＬａｐ２がタイミングｔ７で入力され、ハイレベル信号（１）からロウレベル信号（０）になるタイミングｔ８に応じて、信号Ｒ＿ＩＮＮ２をロウレベル信号（０）からハイレベル信号（１）にし、判定回路３１２に出力する。すなわち、第２フリップフロップ３１０ｂは、信号ＩＮＰ＿Ｘがロウレベル信号（０）からハイレベル信号（１）になるタイミングｔ８に応じて、信号Ｒ＿ＩＮＮ２をロウレベル信号（０）からハイレベル信号（１）にする。

次に、判定回路３１２の論理回路３１２ｂは、信号ＩＮＮ＿ｄｌｙ及び信号Ｒ＿ＩＮＮ２がハイレベル信号（１）になり、且つ信号ＩＮＰ＿ｄｌｙ及び信号Ｒ＿ＩＮＰ２がロウレベル信号（０）になるタイミングで信号ｒｅｓｅｔをハイレベル信号（１）にする。

上述のように論理回路３１２ａは、論理回路３１２ｂの出力がハイレベル信号（１）である場合にロウレベル信号（０）を出力する。これにより、信号保持回路５０は、信号ｒｅｓｅｔがハイレベル信号（１）であり、信号ｓｅｔがロウレベル信号（０）であるので、信号Ｓｖｏｘをロウレベル信号（０）にし、維持する。

検出回路７０は、信号Ｓｖｏｘが、ハイレベル信号（１）からロウレベル信号（０）になったタイミングに応じて、出力信号Ｒ＿ＤＥＣ＿ｏｕｔ＿ｃｈａｎｇをロウレベル信号（０）からハイレベル信号（１）にする。

検出回路６０は、信号ｓｅｔ又は信号ｒｅｓｅｔが、ロウレベル信号（０）からハイレベル信号（１）になったタイミングに応じて、出力信号Ｒ＿ＤＥＣ＿ｅｎｄをロウレベル信号（０）からハイレベル信号（１）にする。なお、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２が入力された場合も第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２が入力された場合と同様の動作を行う。

このように、信号保持回路５０は、リセット回路８０のフリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂ、３１６ｂ、３１８ｂに対するリセット動作とは、独立して出力値を維持可能である。このため、信号保持回路５０の出力値を維持した状態で、第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２と、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２との間に、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂの出力がノイズなどにより誤反転しても、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２、又は第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２に応じて正しい出力値に戻すことが可能である。

以上説明したように、本実施形態によれば、主パルス信号生成回路２００が論理信号Ｓｘｉｘの立ち上がりに応じた第１主パルス信号ＳＨｐ１、ＳＨｎ２と、立ち下がりに応じた第２主パルス信号ＳＬｎ１、ＳＬｐ２と、を生成し、副パルス信号生成回路２０２が、第１主パルス信号ＳＨｐ１、ＳＨｎ２を生成した所定時間後に第１主パルス信号ＳＨｐ１、ＳＨｎ２に対応する第１副パルス信号Ｓｈｐ１、Ｓｈｎ２を所定の間隔（Ｔｒｅｆｒｅｓｈ＋２Ｔ）で生成する第１生成処理、及び、第２主パルス信号ＳＬｎ１、ＳＬｐ２を生成した所定時間後に第２主パルス信号ＳＬｎ１、ＳＬｐ２に対応する第２副パルス信号Ｓｌｎ１、Ｓｌｐ２を所定の間隔（Ｔｒｅｆｒｅｓｈ＋２Ｔ）で生成する第２生成処理の少なくとも一方を行い、選択回路（出力回路）２０６は、論理信号Ｓｘｉｘの立ち上がり、及び前記立ち下がりの少なくとも一方に応じて、副パルス信号生成回路２０２の生成する副パルス信号の出力を停止することとした。これにより、副パルス信号Ｓｈｐ１、Ｓｈｎ２、Ｓｌｎ１、Ｓｌｐ２の出力中に、論理信号Ｓｘｉｘの立ち上がり、及び前記立ち下がりの少なくとも一方が生じた場合に、副パルス信号Ｓｈｐ１、Ｓｈｎ２、Ｓｌｎ１、Ｓｌｐ２を停止するので、受信回路２０側で副パルス信号Ｓｈｐ１、Ｓｈｎ２、Ｓｌｎ１、Ｓｌｐ２と主パルス信号ＳＨｐ１、ＳＨｎ２、ＳＬｎ１、ＳＬｐ２とが干渉する場合にも、主パルス信号生成回路２００は、副パルス信号Ｓｈｐ１、Ｓｈｎ２、Ｓｌｎ１、Ｓｌｐ２の終了を待たずに、時間Ｔｘ＿Ｗａｉｔ後に直ちに主パルス信号ＳＨｐ１、ＳＨｎ２、ＳＬｎ１、ＳＬｐ２を生成することが可能となる。

また、復号器１１４は、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０、３１６ｂ、３１８ｂを有しており、第１副パルス信号Ｓｈｐ１、Ｓｈｎ２に対応する第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２、第２副パルス信号Ｓｌｎ１、Ｓｌｐ２に対応する第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２が入力される度に、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂ、３１６ｂ、３１８ｂに所定値をセットする。すなわち、復号器１１４は、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２、又は第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２が挿入されると副パルス信号に応じてフリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂ、３１６ｂ、３１８ｂに所定値をセットする。これにより、第１主パルス信号ＳＨｐ１、ＳＨｎ２と、第２主パルス信号ＳＬｎ１、ＳＬｐ２との間に、フリップフロップ３０８ａ、３０８ｂ、３１０ａ、３１０ｂ、３１６ｂ、３１８ｂの出力がノイズなどにより誤反転しても、正しい出力値に戻すことが可能である。このため、通信装置１の誤動作を抑制できる。

また、信号保持回路５０は、第３主パルス信号ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２のいずれかが入力されてもハイレベル信号を維持し、第４主パルス信号ＳＬａｎ１、ＳＬａｐ２、ＳＬａｎ２、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２のいずれかが入力されてもロウレベル信号を維持する。これにより、第３副パルス信号Ｓｈａｐ１、Ｓｈａｎ２、Ｓｈａｐ２、第４副パルス信号Ｓｌａｎ１、Ｓｌａｐ２、Ｓｌａｎ２が入力されても、論理信号Ｓｘｉｘに対応する出力信号Ｓｖｏｘの値を維持可能となる。このため、通信装置１の誤動作を抑制できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：通信装置（半導体装置）、１０：送信回路、２０：受信回路、６０：検出回路、７０：検出回路、８０：リセット回路、１０４：符号化器、１０８：交流結合素子、１１４：復号器、２００：主パルス信号生成回路、２０２：副パルス信号生成回路、２０６：選択回路（出力回路）、３０８：第１パルス検出回路、３０８ａ、３０８ｂ、３１０ａ、３１０ｂ、３１６ｂ、３１８ｂ：フリップフロップ、３１０：第２パルス検出回路、ＳＨｐ１、ＳＨｎ２：第１主パルス信号、Ｓｈｐ１、Ｓｈｎ２：第１副パルス信号、ＳＬｎ１、ＳＬｐ２：第２主パルス信号、Ｓｌｎ１、Ｓｌｐ２：第２副パルス信号、ＳＨａｐ１、ＳＨａｎ２、ＳＨａｐ２：第３主パルス信号、第３副パルス信号、ＳＬａｎ１、ＳＬａｐ、ＳＬａｎ２：第４主パルス信号、Ｓｌａｐ１、Ｓｌａｎ２、Ｓｌａｐ２：第４副パルス信号。

Claims

送信回路を備える通信装置であって、
前記送信回路は、符号化器を有し、
前記符号化器は、
論理信号の立ち上がりに応じた第１主パルス信号と、立ち下がりに応じた第２主パルス信号と、を生成する主パルス信号生成回路と、
前記第１主パルス信号を生成した所定時間後に前記第１主パルス信号に対応する第１副パルス信号を所定の間隔で生成する第１生成処理、及び、前記第２主パルス信号を生成した所定時間後に前記第２主パルス信号に対応する第２副パルス信号を所定の間隔で生成する第２生成処理の少なくとも一方を行う副パルス信号生成回路と、
前記第１主パルス信号、前記第２主パルス信号、前記第１副パルス信号、及び前記第２副パルス信号の少なくともいずれかを出力する出力回路と、有し、
前記出力回路は、前記第１副パルス信号、及び前記第２副パルス信号の少なくとも一方の出力を停止する、通信装置。
前記出力回路は、前記立ち上がり、及び前記立ち下がりの少なくとも一方に応じて、前記第１副パルス信号、及び前記第２副パルス信号の少なくとも一方の出力を停止する、請求項１に記載の通信装置。
前記第１主パルス信号は、複数のパルス信号の第１組合せであり、前記第２主パルス信号は、前記第１組合せと異なる複数のパルス信号の第２組合せである、請求項１に記載の通信装置。
受信回路を更に備え、
前記受信回路は、復号器を有し、
前記復号器は、
前記第１主パルス信号、及び前記第１副パルス信号それぞれに対応する第３主パルス信号、及び第３副パルス信号それぞれに応じてハイレベル信号を生成し、
前記第２主パルス信号、及び前記第２副パルス信号それぞれに対応する第４主パルス信号、及び第４副パルス信号のいずれかが入力されるまでハイレベル信号を出力する信号保持回路を有する、請求項１に記載の通信装置。
前記復号器は、
前記第４主パルス信号及び前記第４副パルス信号それぞれに応じてロウレベル信号を生成し、
前記信号保持回路は、第３主パルス信号、及び第３副パルス信号のいずれかが入力されるまでロウレベル信号を出力する、請求項４に記載の通信装置。
前記第１副パルス信号は、複数のパルス信号の第１組合せであり、前記第２副パルス信号は、前記第１組合せと異なる複数のパルス信号の第２組合せであり、
前記復号器は、前記第１副パルス信号、及び前記第２副パルス信号に応じてリフレッシュ動作を行う、請求項５に記載の通信装置。
前記復号器は、
前記第３主パルス信号、前記第３副パルス信号、前記第４主パルス信号及び前記第４副パルス信号が有する複数パルス信号の中の一番目のパルス信号に応じて所定信号を出力する第１パルス検出回路と、
前記第１パルス検出回路の出力信号に少なくとも基づき、前記第３主パルス信号、前記第３副パルス信号、前記第４主パルス信号及び前記第４副パルス信号が有する複数パルス信号のなかの２番目のパルス信号に応じて所定信号を出力する第２パルス検出回路と、
前記第２パルス検出回路の出力信号に少なくとも基づき、前記立ち上がりに応じた第１信号、前記立ち下がりに応じた第２信号を出力する検出回路と、
前記第３主パルス信号、前記第３副パルス信号、前記第４主パルス信号及び前記第４副パルス信号のそれぞれが有する複数パルス信号の中の最後のパルス信号に応じて、前記第１パルス検出回路、及び前記第２パルス検出回路を初期値にするリセット信号を生成するリセット回路と、を有し、
前記信号保持回路は、前記第１信号及び第２信号に応じて、前記ハイレベル信号又は前記ロウレベル信号を出力する、請求項６に記載の通信装置。
前記出力回路が出力する前記第１主パルス信号、前記第２主パルス信号、前記第１副パルス信号、及び前記第２副パルス信号の少なくともいずれかを前記受信回路に伝送する交流結合素子を更に備える、請求項４に記載された通信装置。
前記交流結合素子は、絶縁マイクロトランス、及びマイクロキャパシタのいずれかでありであり、
前記送信回路と前記受信回路とは、前記絶縁マイクロトランス、及び前記マイクロキャパシタのいずれかによってガルバニック絶縁される、請求項８に記載の通信装置。
符号化器を備える半導体装置であって、
前記符号化器は、
論理信号の立ち上がりに応じた第１主パルス信号と、立ち下がりに応じた第２主パルス信号と、を生成する主パルス信号生成回路と、
前記第１主パルス信号を生成した所定時間後に前記第１主パルス信号に対応する第１副パルス信号を所定の間隔で生成する第１生成処理、及び、前記第２主パルス信号を生成した所定時間後に前記第２主パルス信号に対応する第２副パルス信号を所定の間隔で生成する第２生成処理の少なくとも一方を行う副パルス信号生成回路と、
前記第１主パルス信号、前記第２主パルス信号、前記第１副パルス信号、及び前記第２副パルス信号の少なくともいずれかを出力する出力回路と、有し、
前記出力回路は、前記第１副パルス信号、及び前記第２副パルス信号の少なくとも一方の出力を停止する、半導体装置。