JP7714657B2 - 動的出力容量損失が低減された終端構造 - Google Patents

動的出力容量損失が低減された終端構造

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Description

本明細書は、終端構造に関し、より詳細には、出力容量スイッチング損失を低減するためにパワー半導体デバイスに実装することができる終端構造に関する。
パワー半導体デバイス（例えば、２０ボルト（Ｖ）以上の電圧で動作するデバイス）は、家庭用電化製品、自動車用途、産業用途などの多種多様な用途で使用することができる。そのようなパワー半導体デバイスは、例えば、パワーダイオード、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのパワートランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などを含むことができる。いくつかの実装形態では、そのようなパワー半導体デバイスは、他の半導体材料が使用されることもあるが、炭化ケイ素基板に実装することができる。そのようなパワー半導体デバイスのための１つの用途は、いくつかの実装形態では、ソフトスイッチング（例えば、共振誘導性－容量性（ＬＣ）回路を使用するスイッチング）を使用して実装される共振電力変換器である。
そのようなソフトスイッチング用途では、高周波数（例えば、数百キロヘルツ以上の周波数）のソフトスイッチングを使用してパワー半導体デバイスの出力容量（Ｃｏｓｓ）を充電及び／又は放電する結果として、動的電力損失が生じることがある。このような電力（スイッチング）損失は、動的出力容量損失（ＤｙｎＣｏｓｓ損失）と呼ばれることがある。ＤｙｎＣｏｓｓ損失は、関連する回路の効率（例えば、電力変換効率）を低下させる。したがって、ＤｙｎＣｏｓｓ損失を低減することにより、例えば、共振（ソフトスイッチング）電力変換器、ならびにそのようなＤｙｎＣｏｓｓ損失が生じる他の回路用途における効率の改善を実現することができる。
一般的な態様では、半導体デバイスは、第１の導電型の基板と、基板内に配置された活性領域と、活性領域に隣接して基板内に配置された終端領域とを含むことができる。終端領域は、第２の導電型の接合終端拡張部（ＪＴＥ）を含むことができ、第２の導電型は、第１の導電型と反対である。ＪＴＥは、ＪＴＥの上部に配置された第１の空乏化停止領域と、ＪＴＥの下部に配置された第２の空乏化停止領域と、第１の空乏化停止領域と第２の空乏化停止領域との間に配置された高キャリア移動度領域とを有することができる。高キャリア移動度領域は、基板内の高キャリア移動度領域のある範囲の深さにわたって延在する一定ドーピング領域を有することができる。
実装形態は、以下の特徴のうちの１つ又は複数を、単独で又は組み合わせて含むことができる。例えば、第１の空乏化停止領域は、第１のドーピング濃度を有することができる。第２の空乏化停止領域は、第２のドーピング濃度を有することができる。高キャリア移動度領域は、第３のドーピング濃度を有することができる。第３のドーピング濃度は、第１のドーピング濃度よりも低く、第２のドーピング濃度よりも低くすることができる。第１のドーピング濃度と第２のドーピング濃度は、同じドーピング濃度にすることができる。第１のドーピング濃度は、第２のドーピング濃度と異なっていてもよい。第１のドーピング濃度は第１の平均ドーピング濃度にすることができ、第２のドーピング濃度は第２の平均ドーピング濃度にすることができ、第３のドーピング濃度は第３の平均ドーピング濃度にすることができる。
基板は炭化ケイ素基板とすることができる。第１の導電型はｎ型とすることができる。第２の導電型はｐ型とすることができる。
ＪＴＥは第１のＪＴＥとすることができ、高キャリア移動度領域は第１の高キャリア移動度領域とすることができる。終端領域は、第１のＪＴＥに隣接して基板内に配置された第２の導電型の第２のＪＴＥを含むことができる。第２のＪＴＥは、第２のＪＴＥの上部に配置された第３の空乏化停止領域と、第２のＪＴＥの下部に配置された第４の空乏化停止領域と、第３の空乏化停止領域と第４の空乏化停止領域との間に配置された第２の高キャリア移動度領域とを含むことができる。
第１のＪＴＥは、基板の表面から基板内の第１の深さまで延在することができる。第２のＪＴＥは、基板の表面から基板内の第２の深さまで延在することができる。第２の深さは、第１の深さよりも小さくすることができる。
第１の高キャリア移動度領域と第２の高キャリア移動度領域とを、共通の長手軸に沿って整列させることができる。
第１のＪＴＥは、第１のドーパント不純物ドーズ量を含むことができる。第２のＪＴＥは、第２のドーパント不純物ドーズ量を含むことができる。第２のドーパント不純物ドーズ量は、第１のドーパント不純物ドーズ量よりも少なくすることができる。
高キャリア移動度領域は、第１の高キャリア移動度領域とすることができる。終端領域は、基板内に配置され、ＪＴＥから横方向に間隔を置いて配置された第２の導電型の少なくとも１つのフローティングリングを含むことができる。ＪＴＥは、活性領域と少なくとも１つのフローティングリングとの間に配置することができる。少なくとも１つのフローティングリングのうちの１つのフローティングリングは、フローティングリングの上部に配置された第３の空乏化停止領域と、フローティングリングの下部に配置された第４の空乏停止領域と、第３の空乏化停止領域と第４の空乏停止領域との間に配置された第２の高キャリア移動度領域とを有することができる。第１の高キャリア移動度領域と第２の高キャリア移動度領域とを、共通の長手軸に沿って整列させることができる。第１のＪＴＥは、共通の長手軸に沿って第１の幅を有することができる。第２のＪＴＥは、共通の長手軸に沿って第２の幅を有することができる。第２の幅は、第１の幅よりも小さくすることができる。
活性領域は、パワーダイオード又はパワートランジスタのうちの少なくとも１つを含むことができる。
別の一般的な態様では、半導体デバイスは、第１の導電型の基板と、基板内に配置された活性領域と、活性領域に隣接して基板内に配置された終端領域とを含むことができる。終端領域は、第２の導電型の接合終端拡張部（ＪＴＥ）を含むことができ、第２の導電型は、第１の導電型と反対にすることができる。ＪＴＥは、基板の表面から基板内の第１の深さまで延在する第１の空乏化停止領域を有することができる。ＪＴＥはまた、基板内の第１の深さから基板内の第２の深さまで延在する高キャリア移動度領域を含むことができ、第２の深さは第１の深さよりも大きい。高キャリア移動度領域は、第１の深さと第２の深さとの間のある範囲の深さにわたって延在する一定ドーピング領域を有することができる。ＪＴＥは、基板内の第２の深さから基板内の第３の深さまで延在する第２の空乏化停止領域を更に含むことができ、第３の深さは第２の深さよりも大きい。
実装形態は、以下の特徴のうちの１つ又は複数を、単独で又は組み合わせて含むことができる。例えば、第１の空乏化停止領域は、第２の導電型の第１の量のドーパントを含むことができる。高キャリア移動度領域は、第２の導電型の第２の量のドーパントを含むことができる。第２の量のドーパントは、第１の量のドーパントよりも少なくすることができる。第２の空乏化停止領域は、第２の導電型の第３の量のドーパントを含むことができる。第３の量のドーパントは、第２の量のドーパントよりも多くすることができる。
第２の深さと第１の深さとの間の差は、第１の深さよりも大きく、第３の深さと第２の深さとの間の差よりも大きくすることができる。
別の一般的な態様では、半導体デバイスは、高濃度ドープｎ型炭化ケイ素基板と、高濃度ドープｎ型炭化ケイ素基板上に配置された低濃度ドープｎ型炭化ケイ素エピタキシャル層とを含むことができる。半導体デバイスはまた、低濃度ドープｎ型炭化ケイ素エピタキシャル層内に配置された活性領域を含むことができる。活性領域は、パワーダイオード、又はパワーｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のうちの少なくとも１つを含むことができる。半導体デバイスは、活性領域に隣接して低濃度ドープｎ型炭化ケイ素エピタキシャル層内に配置された終端領域を更に含むことができる。終端領域は、ｐ型接合終端拡張部（ＪＴＥ）を含むことができる。ｐ型ＪＴＥは、基板の表面から基板内の第１の深さまで延在する第１の空乏化停止領域を有することができる。ｐ型ＪＴＥはまた、基板内の第１の深さから基板内の第２の深さまで延在する高キャリア移動度領域を有することができ、第２の深さは第１の深さよりも大きい。高キャリア移動度領域は、第１の深さと第２の深さとの間のある範囲の深さにわたって延在する一定ドーピング領域を有することができる。ｐ型ＪＴＥは、基板内の第２の深さから基板内の第３の深さまで延在する第２の空乏化停止領域を更に有することができ、第３の深さは、第２の深さよりも深い。
実装形態は、以下の特徴のうちの１つ又は複数を、単独で又は組み合わせて含むことができる。例えば、ｐ型ＪＴＥは、活性領域を少なくとも部分的に囲むことができる。
第１の空乏化停止領域は、第１の量のｐ型ドーパントを含むことができる。高キャリア移動度領域は、第２の量のｐ型ドーパントを含むことができる。ｐ型ドーパントの第２の量は、ｐ型ドーパントの第１の量よりも少なくとも１桁小さくすることができる。第２の空乏化停止領域は、第３の量のｐ型ドーパントを含むことができる。ｐ型ドーパントの第３の量は、ｐ型ドーパントの第２の量よりも少なくとも１桁大きくすることができる。
活性領域及び終端領域を含む半導体デバイスの断面図を概略的に示す図である。 図１の半導体デバイスの平面（トップダウン）図を概略的に示す図である。 図１及び図２の半導体デバイスのそれぞれの実装形態の接合終端拡張（ＪＴＥ）構造の例示的な活性不純物分布を概略的に示すグラフである。 図１及び図２の半導体デバイスのそれぞれの実装形態の接合終端拡張（ＪＴＥ）構造の例示的な活性不純物分布を概略的に示すグラフである。 図１及び図２の半導体デバイスのそれぞれの実装形態の接合終端拡張（ＪＴＥ）構造の例示的な活性不純物分布を概略的に示すグラフである。 活性領域及び終端領域を含む別の半導体デバイスの断面図を概略的に示す図である。 図４の半導体デバイスの平面（トップダウン）図を概略的に示す図である。 図４及び図５の半導体デバイスの実装形態のＪＴＥ構造の活性不純物分布を示すグラフである。 活性領域及び終端領域を含む別の半導体デバイスの断面図を概略的に示す図である。 図７の半導体デバイスの実装形態の接合終端拡張（ＪＴＥ）構造の活性不純物分布を示すグラフである。 活性領域及び終端領域を含む別の半導体デバイスの断面図を概略的に示す図である。 図９の半導体デバイスの平面（トップダウン）図を概略的に示す図である。 図９及び図１０の半導体デバイスの実装形態の接合終端拡張（ＪＴＥ）構造の活性不純物分布を示すグラフである。 図１のデバイスの実装形態のドーピング濃度プロファイルとキャリア移動度との関係を、従来の手法のドーピング濃度プロファイルとキャリア移動度との関係と比較して概略的に示したグラフである。 図１のデバイスの実装形態のドーピング濃度プロファイルとキャリア移動度との関係を、従来の手法のドーピング濃度プロファイルとキャリア移動度との関係と比較して概略的に示したグラフである。
必ずしも一定の縮尺で描かれていない図面において、異なる図で同じ参照符号は、同じ及び／又は類似の構成要素（要素、構造など）を示してもよい。図面は、一般に、限定としてではなく、例として、本開示で議論される種々の実装形態を図示する。１つの図面に示される参照符号は、関連する図において同じ及び／又は同様の要素について繰り返されない場合がある。複数の図面において繰り返される参照符号は、それらの図面の各々に関して具体的に論じられない場合があるが、関連する図間の文脈のために提供される。また、要素の複数の例が所与の図に示される場合、図面中の全ての同じ要素が１つの参照符号で特に参照されるわけではない。
本開示は、パワー半導体デバイスに実装することができる終端構造を対象とする。上述のように、本明細書で説明される手法は、現在の手法と比較して、ソフトスイッチング用途において生じ得るような動的出力容量損失（ＤｙｎＣｏｓｓ）を低減することができる。例示及び説明のために、例示的な終端構造は、ｎ型基板（例えば、ｐ型終端構造）に実装されるものとして説明されるが、いくつかの実装形態では、説明される導電性及び関連するキャリアタイプは逆になる場合もある。また、本明細書で説明する例示的な実装形態は、一般に、炭化ケイ素（ＳｉＣ）基板内に実装されたパワー半導体デバイスに実装されるものとして論じられる。しかし、いくつかの実装形態では、他のタイプの半導体基板例えば、シリコン、窒化ガリウム、ガリウムヒ素、ガリウムなど）を使用する場合もある。
いくつかの実装形態では、本明細書で説明する手法を使用して、（例えば、実験データ及びシミュレーションデータに基づいて）ほぼ７０％以上のＤｙｎＣｏｓｓ損失の改善（例えば、低減）を達成することができる。例えば、本明細書で説明される例示的な終端構造は、以前の終端構造の実装に対して（動的なソフトスイッチング動作中に）正孔コンダクタンスの増加をもたらし、いくつかの実装においてＤｙｎＣｏｓｓ損失の６０％～９５％を占め得る助長（例えば、終端構造抵抗を介したＣｏｓｓのＲＣ充電）に少なくとも部分的に対処する。すなわち、本明細書で説明する手法は、動的（ソフトスイッチング）動作中に正孔コンダクタンスの改善（増加）を終端構造にもたらすため、従来の手法よりもＤｙｎＣｏｓｓを低減することができる。
本明細書に記載される終端構造の実装形態はまた、例えば現在の手法と比較して、関連するパワー半導体デバイス用の終端構造の全体的なサイズの低減を可能とする。終端構造のサイズのこうした低減は、終端構造の正孔コンダクタンスを更に増加させる（例えば、正孔電流経路抵抗を削減する）ことができるため、ＤｙｎＣｏｓｓ損失の更なる改善（低減）を実現することができる。
図１は、活性領域Ａ及び終端領域Ｔを含む半導体デバイス１００の断面図を概略的に示す図である。図２は、図１の半導体デバイス１００の平面（トップダウン）図を概略的に示す図である。図２には、切断線１－１が示されており、図１に示した半導体デバイス１００の断面図に対応している。したがって、図１と図２は、互いを参照して説明される。
図１に示すように、半導体デバイス１００は、高濃度ドープ（ｎ＋）ＳｉＣ基板１１２及び低濃度ドープ（ｎ－）ＳｉＣエピタキシャル層（エピタキシャル層１１４）を含むことができる半導体基板１１０（例えば、ＳｉＣ基板）内に実装される。この例では、半導体デバイス１００は、活性領域Ａにおいて、エピタキシャル層１１４内（例えば、半導体基板１１０内）に配置された活性デバイス領域１２０を含む。いくつかの実装形態では、活性デバイス領域１２０は、パワーダイオード、パワートランジスタ（平面型ＭＯＳＦＥＴ、超接合ＦＥＴ、トレンチＦＥＴ、ＩＧＢＴなど）等のうちの１つ又は複数を含むことができる。いくつかの実装形態では、活性デバイス領域１２０に含まれるデバイスは、ボディ領域（例えば、この例ではｐ型ボディ領域）内に配置することができる。特定のデバイス、又は活性デバイス領域１２０に実装されるデバイスは、個々の実装に依存する。
また、図１に示すように、半導体デバイス１００は終端領域Ｔも含む。半導体デバイス１００の終端領域Ｔは、この例では、（ｐ型）接合終端拡張部（ＪＴＥ １３０）を含む。図１に示すように、更に図２を参照すると、終端領域Ｔ（例えば、ＪＴＥ １３０及び／又はエピタキシャル層１１４の一部）は、図２に示すように、活性デバイス領域１２０の周囲（又は一部）を囲むなど、活性デバイス領域１２０を少なくとも部分的に囲む、又は完全に囲むことができる。すなわち、いくつかの実装形態では、終端領域Ｔは、活性デバイス領域１２０を完全に囲まなくてもよい。
図１に示すように、ＪＴＥ １３０は、エピタキシャル層１１４の表面（例えば、図１の上面）から線Ｄに沿って（図１の垂直方向に）延在することができ、複数の領域又は層を含むことができる。例えば、半導体デバイス１００において、ＪＴＥ １３０は、層１３２、層１３４、及び層１３６を含むことができる。本明細書に記載の例では、層１３２は、第１の空乏化停止層（例えば、高濃度にｐ型ドープされた層）とすることができ、層１３４は、第２の空乏化停止層（例えば、高濃度にｐ型ドープされた層）とすることができる。更に、半導体デバイス１００において、層１３６は、高キャリア（正孔）移動度層とすることができ、層１３６は、層１３２及び層１３４に対して低濃度（ｐ型）にドープされる。層１３６のより低いドープの結果として、この例では（例えば、半導体デバイス１００がＳｉＣ基板である場合）、層１３６中のｐ型ドーパントのイオン化度は、層１３２又は層１３４中よりも高くなり得る。更に、層１３６におけるｐ型ドーパントのより高いイオン化度のために、層１３６中の正孔移動度は、層１３２又は層１３４中よりも高くなり得る。したがって、（例えば、ソフトスイッチング中の）正孔コンダクタンスを（例えば、以前の手法よりも）改善することができ、その結果ＤｙｎＣｏｓｓ損失を低減することができる。
図１の例では、ＪＴＥ １３０は幅Ｗ１を有することができ、層１３２はエピタキシャル層１１４の表面から深さＤ１まで延在することができ、層１３６は深さＤ１から深さＤ２まで延在することができ、層１３４は深さＤ２から深さＤ３まで延在することができる。この例では、深さＤ３は、エピタキシャル層１１４内のＪＴＥ １３０の全体的な深さとすることができる。寸法Ｗ１、Ｄ１、Ｄ２及びＤ３（ならびに本明細書で説明する他の実装形態に関して示される寸法）は、例として与えられる。これらの寸法は、個々の実装形態に基づいて変わることがあり、図示された実装形態では一定の縮尺で示されていない場合がある。例えば、半導体デバイス１００のいくつかの実装形態では、層１３６は、層１３２及び／又は層１３４よりも厚くなる場合がある。言い換えれば、Ｄ２とＤ１との間の差は、Ｄ１よりも大きく、Ｄ３とＤ２との間の差よりも大きくなる場合がある。いくつかの実装形態では、層１３２、層１３４、及び層１３４はそれぞれ、異なる厚さを有したり、実質的に同じ厚さを有したりする場合などがある。
図１に示し、上述したように、層１３６は、（例えば、活性デバイス領域１２０に含まれるデバイスの共振ソフトスイッチング中に）正孔電流Ｉｈのための高コンダクタンス（例えば、低抵抗）導電路を提供することができ、関連するＤｙｎＣｏｓｓ損失を低減することができる。そのような実装形態では、Ｉｈは変位電流、すなわち容量性電流である。また、Ｉｈの方向は、例えば、Ｃｏｓｓが充電されているか放電されているかに応じて、図１ならびに図４、図７及び図９に示す方向と逆になる場合がある。この例示的な実装形態では、層１３２、層１３４、及び層１３６を、図３Ａ、図３Ｂ、及び図３Ｃに概略的に示す例示的なドーピングプロファイルなどの複数ピークのドーピング濃度プロファイルを使用して生成する（定める等）ことができる。
いくつかの実装形態では、層１３２は第１のドーピング濃度（例えば、第１の平均ドーピング濃度）を有することができ、層１３４は第２のドーピング濃度（例えば、第２の平均ドーピング濃度）を有することができ、層１３６は第３のドーピング濃度（例えば、第３の平均ドーピング濃度）を有することができ、ここで、第１の（平均）ドーピング濃度及び第２の（平均）ドーピング濃度は、第３の（平均）ドーピング濃度よりも１桁大きい又は高い。
図３Ａ～図３Ｃは、図１の一次元切断線３－３に沿った、図１及び図２の半導体デバイスのそれぞれの実装形態の接合終端拡張（ＪＴＥ）構造（例えば、ＪＴＥ １３０）の例示的な活性ｐ型不純物分布を概略的に示すグラフである。図３Ａ～図３Ｃのグラフでは、（例えば、エピタキシャル層１１４内の）深さの任意単位（ａ．ｕ．）がｘ軸上に表され、活性不純物（例えば、ｐ型不純物）の濃度の任意単位（ａ．ｕ．）が、対数目盛を使用してｙ軸上に示されている。再び、図３Ａ～図３Ｃのグラフは概略であり、半導体デバイス１００の例示的な実装形態における例示的なドーピングプロファイル及び活性ｐ型不純物濃度を示すために例として与えられている。
図１との対応については、深さは、図１では垂直に（例えば、上から下に）示されているが、これらの深さは、図３Ａ～図３Ｃでは水平に（例えば、左から右に）表されていることに留意されたい。図３Ａ～図３Ｃでは、図１の半導体デバイス１００のエピタキシャル層１１４内の層１３２、層１３４、及び層１３６に関連付けられたそれぞれの深さの範囲が、図３Ａ～図３Ｃのグラフの上部に沿って示されており、これらの深さ範囲も、図３Ａ～図３Ｃの矩形によって図示されている（示されている）。
図３Ａを参照すると、半導体デバイス１００のＪＴＥ １３０を実装するために使用することができる第１の活性ｐ型不純物濃度プロファイルを示すグラフ３００が示されている。グラフ３００では、エピタキシャル層１１４のｎ型（一定）活性ドーピング濃度が、グラフの線３０５によって示されている。グラフの線３０５は、ＪＴＥ １３０のそれぞれの活性ｐ型不純物濃度との比較のために図３Ａ～図３Ｃの各々に示されている。図３Ａにおいて、グラフの線３１０は、この例の活性ｐ型不純物濃度を示す。グラフの線３１０は、層１３２における第１のピーク３１２と、層１３４における第２のピーク３１４とを含む。層１３６（高正孔移動度層）の活性ｐ型不純物濃度は、ピーク３１２とピーク３１４との間に一定部分３１６を有する。
図３Ａに示す活性ｐ型不純物濃度を複数の不純物注入を用いて定める（生成する等）ことができる。例えば、第１の不純物注入を、低い注入エネルギー（例えば、ピーク３１２に対応する）で行うことができ、第２の不純物注入を、高い注入エネルギー（例えば、ピーク３１４に対応する）で行うことができる。いくつかの実装形態では、中間の注入エネルギー（例えば、一定部分３１６に対応する）で第３の注入を実行することができる。この例では、ピーク３１２とピーク３１４は、ｙ軸上で同じ値、又はほぼ同じ値である。例示的な実装形態では、そのような不純物プロファイルは、上述の第１の不純物注入及び第２の不純物注入に同じ注入ドーズ量を使用して生成することができ、ＪＴＥ １３０内の所望の総ドーピング濃度は、ＪＴＥを生成するために使用される複数回の注入（例えば、２回、３回、又はそれ以上）の間で注入ドーズ量を適切に分割することによって達成することができる。
図３Ｂを参照すると、半導体デバイス１００のＪＴＥ １３０を実装するために使用することができる第２の活性ｐ型不純物濃度プロファイルを示すグラフ３２０が示されている。そのような不純物濃度を、上面（例えば、ＪＴＥの上面）から空乏化（例えば、著しく空乏化等）しない半導体デバイスに含まれるＪＴＥ（例えば、ＪＴＥ １３０）に実装することができる。いくつかの実装形態では、（例えば、上面からの）そのような空乏は、表面電荷及び上部金属プレート構造に依る（それらからもたらされる）ことができる。グラフ３２０において、エピタキシャル層１１４のｎ型（一定）活性ドーピング濃度は、グラフの線３０５によって示される。図３Ｂにおいて、グラフの線３３０は、この例の活性ｐ型不純物濃度を示す。グラフの線３３０は、層１３２における第１のピーク３３２と、層１３４における第２のピーク３３４とを含む。層１３６（高正孔移動度層）における活性ｐ型不純物濃度は、ピーク３３２とピーク３３４との間に一定部分３３６を有する。
図３Ａの活性ｐ型不純物濃度プロファイルと同様に、図３Ｂに示す活性ｐ型不純物濃度プロファイルを複数の不純物注入を使用して定める（生成する等）ことができる。例えば、第１の不純物注入を、低い注入エネルギー（例えば、ピーク３３２に対応する）で行うことができ、第２の不純物注入を、高い注入エネルギー（例えば、ピーク３３４に対応する）で行うことができる。いくつかの実装形態では、中間の注入エネルギー（例えば、一定部分３３６に対応する）で第３の注入を実行することができる。
この例では、ピーク３３２及びピーク３３４は、異なる値（例えば、ｙ軸上）であり、ピーク３３４は、ピーク３３２よりも高い活性ドーピング濃度を示す。例示的な実装形態では、そのような不純物プロファイルは、第２の注入に使用される注入ドーズ量よりも低い注入ドーズ量を第１の注入に使用し、また、総ドーピング濃度とイオン化度との間の関係を考慮して、生成することができる。図３Ａの活性ｐ型不純物濃度と同様に、グラフ３３０のプロファイルを生成するためのＪＴＥ １３０における所望の総ドーピング濃度は、ＪＴＥ １３０を形成するために使用される複数回の注入（例えば、２回、３回、又はそれ以上）の間でドーズ量を適切に分割することによって達成することができる。
図３Ｃを参照すると、半導体デバイス１００のＪＴＥ １３０を実装するために使用することができる第３の活性ｐ型不純物濃度プロファイルを示すグラフ３４０が示されている。そのような不純物濃度は、層１３２及び層１３４のそれぞれの深さの範囲よりも深い深さ（例えば、図１のＤ１からＤ２まで）を覆う高正孔移動度層（層１３６）を画定するように実装することができる。グラフ３４０において、エピタキシャル層１１４のｎ型（一定）活性ドーピング濃度は、グラフの線３０５によって示される。図３Ｃにおいて、グラフの線３５０は、この例の活性ｐ型不純物濃度を示す。グラフの線３５０は、層１３２における第１のピーク３５２と、層１３４における第２のピーク３５４とを含む。層１３６（高正孔移動度層）における活性ｐ型不純物濃度は、ピーク３５２とピーク３５４との間に増加部分３５６を有する。
図３Ａ及び図３Ｂの活性ｐ型不純物濃度と同様に、図３Ｃに示す活性ｐ型不純物濃度を複数の不純物注入を使用して定める（生成する等）ことができる。例えば、第１の不純物注入は、低い注入エネルギー（例えば、ピーク３５２に対応する）で実行することができ、第２のチャネル不純物注入は、ピーク３５４（例えば、層１３４内）及び増加部分３５６（例えば、層１３６内）を定める（生成する等）ために実行することができる。図３Ａ及び図３Ｂの活性ｐ型不純物濃度と同様に、グラフ３４０のプロファイルを達成するためのＪＴＥ １３０における所望の総ドーピング濃度は、ＪＴＥ １３０を形成するために使用される複数回の注入（例えば、２回、３回、又はそれ以上）の間でドーズ量を適切に分割することによって達成することができる。
図４は、活性領域Ａ及び終端領域Ｔを含む半導体デバイス４００の断面図を概略的に示す図である。図５は、図４の半導体デバイス４００の平面（トップダウン）図を概略的に示す図である。切断線４－４が図５に示されており、これは、図４に示した半導体デバイス４００の断面図に対応する。したがって、図４と図５は、互いを参照して説明される。
いくつかの実装形態では、図４及び図５に示す手法を使用して、半導体デバイス１００よりも高い電圧で動作する半導体デバイスを実装することができる。例えば、半導体デバイス１００の実装形態は、１．２キロボルト（ｋＶ）の範囲の定格（例えば、破壊電圧定格）で動作することができるが、半導体デバイス４００の実装形態は、（例えば、部分的に、複数のＪＴＥの使用により）１．７ｋＶ以上の電圧定格で動作することができる。
図４及び図５に示すように、更に図１を参照すると、半導体デバイス４００は、半導体デバイス１００と同様の要素を含むが、これらは、図１の１００番台の参照番号に対応する４００番台の番号で図４及び図５において参照される。簡潔に、図１の半導体デバイス１００の要素に対応する半導体デバイス４００の要素は、以下で識別されるが、ここでは再度詳細に説明しない。
図４を参照すると、図１の半導体デバイス１００の要素に対応して、半導体デバイス４００は、高濃度ドープ（ｎ＋）ＳｉＣ基板４１２及び低濃度ドープ（ｎ－）ＳｉＣエピタキシャル層（エピタキシャル層４１４）を含むことができる半導体基板４１０（例えば、ＳｉＣ基板）を含む。半導体デバイス４００は、活性領域Ａにおいて、エピタキシャル層４１４に配置された活性デバイス領域４２０を含む。
また、図４に示すように、半導体デバイス４００は、終端領域Ｔも含む。半導体デバイス４００の終端領域Ｔは、（ｐ型）接合終端拡張部（第１のＪＴＥ ４３０）を含む。図４によって示すように、図５を更に参照すると、終端領域Ｔ（例えば、第１のＪＴＥ ４３０、ならびに終端領域Ｔ内の他の要素）は、図５に示すように、活性デバイス領域４２０の周囲を囲む（又は部分的に囲む）など、活性デバイス領域４２０を少なくとも部分的に囲む、又は完全に囲むことができる。
図４に更に示すように、第１のＪＴＥ ４３０は、エピタキシャル層４１４の表面（例えば、図４の上面）から線Ｄに沿って（図４の垂直方向に）延在することができ、複数の領域又は層を含むことができる。例えば、第１のＪＴＥ ４３０は、層４３２、層４３４、及び層４３６を含むことができる。本明細書に記載の例では、層４３２は、第１の空乏化停止層（例えば、高濃度にｐ型ドープされた層）とすることができ、層４３４は、第２の空乏化停止層（例えば、高濃度にｐ型ドープされた層）とすることができる。更に、半導体デバイス４００において、層４３６は、第１の高キャリア（正孔）移動度層とすることができ、層４３６は、層４３２及び層４３４に対して低濃度に（ｐ型）ドープされる。図４に示す幅Ｗ２を有する第１のＪＴＥ ４３０は、図１のＪＴＥ １００に関して説明したものと同様の幅寸法及び深さ寸法を有することができ、特定の寸法は個々の実装形態に依存してもよい。
半導体デバイス１００に対応する半導体デバイス４００の要素に加えて、半導体デバイス４００はまた、終端領域Ｔ内に配置された第２のＪＴＥ ４４０（例えば、第２のｐ型ＪＴＥ）を含む。図４によって示すように、図５を更に参照すると、第２のＪＴＥ ４４０は、図５に示すように、第１のＪＴＥ ４３０の周囲（又はその一部）を囲むなど、第１のＪＴＥ ４３０を少なくとも部分的に囲むか、又は完全に囲むことができる。
図４に示すように、第１のＪＴＥ ４３０と同様に、第２のＪＴＥ ４４０は、エピタキシャル層４１４の表面（例えば、図４の上面）から線Ｄに沿って（図４の垂直方向に）延在することができ、複数の領域又は層を含むことができる。例えば、半導体デバイス４００において、第２のＪＴＥ ４４０は、層４３２、層４３４、及び層４３６を含むことができる。本明細書に記載の例では、層４３２は、半導体デバイス４００の第３の空乏化停止層（例えば、高濃度にｐ型ドープされた層）とすることができ、層４３４は、第２のＪＴＥ ４４０の第４の空乏停止層（例えば、高濃度にｐ型ドープされた層）とすることができる。更に、半導体デバイス４００において、層４３６は、第２の高キャリア（正孔）移動度層とすることができ、層４３６は、層４３２及び層４３４に対して低濃度に（ｐ型）ドープされる。図４に示すように、層４３６及び層４４６（高正孔移動度層）は、長手軸Ｌに沿って互いに整列することができる。そのような配置により、層４３６と層４４６を通る正孔電流Ｉｈのための高移動度正孔導電路においていかなる遮断も防止される。層４３６と同様に、層４４６のより低いドーピングの結果として、この例では（例えば、半導体基板４１０がＳｉＣ基板であり、エピタキシャル層４１４がＳｉＣエピタキシャル層である場合）、層４４６中のｐ型ドーパントのイオン化度は、層４４２又は層４４４中よりも高くすることができる。層４４６におけるｐ型ドーパントのより高いイオン化度のために、層４４６中の正孔移動度は、層４４２又は層４４４中よりも高くすることができる。したがって、（例えば、ソフトスイッチング中の）正孔コンダクタンスを（例えば、以前の手法よりも）改善することができ、その結果ＤｙｎＣｏｓｓ損失を低減することができる。
図４に示すように、第２のＪＴＥ ４４０は幅Ｗ３を有することができ、幅Ｗ３は、個々の実装形態に応じて、第１のＪＴＥ ４３０の幅Ｗ２と同じであってもよく、又は異なる幅であってもよい。更に、いくつかの実装形態では、第２のＪＴＥ ４４０の総ドーピング濃度は、第１のＪＴＥ ４３０の総ドーピング濃度より低くすることができ、半導体デバイス４００の耐久性及び破壊性能を改善することができる。第２のＪＴＥ ４４０の層は、第１のＪＴＥ ４３０の層と同様の深さ関係、属性などを有することができるが、他の構成も可能である。
図４に示し、上述したように、層４３６及び４４６は、（例えば、活性デバイス領域４２０内のデバイスの共振ソフトスイッチング中に）正孔電流Ｉｈのための高コンダクタンス（例えば、低抵抗）導電路を提供することができ、関連するＤｙｎＣｏｓｓ損失を低減することができる。第１のＪＴＥ ４３０の層及び第２のＪＴＥ ４４０の層は、図６に概略的に示す例示的なドーピングプロファイルなどのそれぞれ複数ピークのドーピング濃度プロファイルによって生成する（定める等）ことができる。すなわち、第１のＪＴＥ ４３０及び第２のＪＴＥ ４４０の各層は、それぞれのドーピング濃度プロファイルを有することができ、相対ドーピング濃度レベルは、半導体デバイス１００のＪＴＥ １３０の層に関して上述したものと同様である。
図６は、図４のそれぞれの１Ｄ切断線６Ａ－６Ａ及び６Ｂ－６Ｂに沿った、図４及び図５の半導体デバイス４００の例示的な実装形態の接合終端拡張（ＪＴＥ）構造（例えば、第１のＪＴＥ ４３０及び第２のＪＴＥ ４４０）の例示的な活性ｐ型不純物分布を概略的に示すグラフ６００である。図６のグラフ６００では、図３Ａ～図３Ｃのグラフと同様に、（例えば、エピタキシャル層４１４内の）深さの任意単位（ａ．ｕ．）がｘ軸上に表され、活性不純物（例えば、ｐ型不純物）の濃度の任意単位（ａ．ｕ．）がｙ軸上に対数で示されている。ここでも、グラフ６００は概略的であり、半導体デバイス４００の例示的な実装形態における例示的なドーピングプロファイル及び活性ｐ型不純物濃度を示すために例として与えられている。
図３Ａ～図３Ｃのグラフと同様に、深さは図４では垂直に（例えば、上から下に）示されているが、これらの深さは図６では水平に（例えば、左から右に）表されている。図６では、図４の半導体デバイス４００のエピタキシャル層４１４内の第１のＪＴＥ ４３０及び第２のＪＴＥ ４４０の層に関連付けられたそれぞれの深さの範囲が、グラフ６００の上部に沿って示されており、これらの深さ範囲も、図６の矩形によって図示されている（示されている）。
この例では、グラフ６００は、半導体デバイス４００の第１のＪＴＥ ４３０及び第２のＪＴＥ ４４０をそれぞれ実装するために使用することができる活性ｐ型不純物濃度プロファイルを示す。グラフ６００において、エピタキシャル層４１４のｎ型（一定）活性ドーピング濃度は、例えば、第１のＪＴＥ ４３０及び第２のＪＴＥ ４４０のそれぞれの活性ｐ型不純物濃度と比較するために、グラフの線６０５によって示される。
図６において、グラフの線６１０は、この例の第１のＪＴＥ ４３０の活性不純物濃度を示し、グラフの線６２０は、第２のＪＴＥ ４４０の活性不純物濃度を示す。図６に示すように、グラフの線６１０は、層４３２における第１のピーク６１２、及び層４３４における第２のピーク６１４を含む。層４３６（第１の高正孔移動度層）の活性不純物濃度は、ピーク６１２とピーク６１４との間に一定部分６１６を有する。グラフの線６２０は、層４４２における第１のピーク６２２、及び層４４４における第２のピーク６２４を含む。層４４６（第２の高正孔移動度層）の活性不純物濃度は、ピーク６２２とピーク６２４との間に一定部分６２６を有し、図４に示すように、対応する高正孔移動度層４３６と４４６が整列するように、一定部分６２６は、一定部分６１６と整列する。
図６に示す（例えば、グラフの線６１０及び６２０の）活性不純物濃度は、例えば、図３Ａ～図３Ｃに関して上述したような複数の不純物注入を用いて定める（生成する等）ことができる。この例では、グラフの線６１０及び６２０によって示されるプロファイルの総活性不純物は異なる（例えば、第２のＪＴＥ ４４０に含まれる総ｐ型不純物は、第１のＪＴＥ ４３０に含まれる総ｐ型不純物よりも少ない）。例示的な実装形態では、そのような活性不純物プロファイルは、図６に示す第１のＪＴＥ ４３０及び第２のＪＴＥ ４４０のための活性不純物プロファイルを生成するために、それぞれのエネルギー及びドーズ量での一連の注入を使用して生成することができる。
図７は、図４の半導体デバイス４００に類似する活性領域Ａ及び終端領域Ｔを含む（及び図５に対応する上面図を有する）半導体デバイス７００の断面図を概略的に示す図である。また、半導体デバイス７００は、半導体デバイス４００と同様に、（例えば、部分的に、複数のＪＴＥの使用により）１．７ｋＶ以上の電圧定格等のより高い電圧で動作する半導体デバイスを実装するために使用することができる。
半導体デバイス７００は、半導体デバイス４００及び半導体デバイス１００と同様の要素を含む。これらの要素は、図４の４００番台の参照番号に対応する７００番台の番号で図７において参照される。簡潔に、半導体デバイス４００（及び半導体デバイス１００）の要素に対応する半導体デバイス７００の要素は、以下で識別される。
図７におけるこれらの対応する要素は、高濃度ドープ（ｎ型ＳｉＣ）基板７１２及び低濃度ドープｎ型ＳｉＣエピタキシャル層（エピタキシャル層７１４）を含む半導体基板７００を含む。対応する要素は、活性領域Ａ、活性デバイス領域７２０、終端領域Ｔ、第１のＪＴＥ ７３０（層７３２、７３４、及び７３６を有する）、ならびに第２のＪＴＥ ７４０（層７４２、７４４、及び７４６を有する）を更に含む。線Ｄは、図１及び図４との参照及び比較のために、図７にも示されている。これらの要素については、半導体デバイス４００及び半導体デバイス１００）との相違点を除き、ここでは詳細に再度説明をしない。
図７に示すように、第１のＪＴＥ ７３０は、幅Ｗ４及び深さＤ５を有することができ、第２のＪＴＥ ７４０は、幅Ｗ５及び深さＤ４を有することができる。図７に示すように、Ｄ４はＤ５よりも小さくてもよい。同様に、Ｗ５はＷ４より小さくてもよい（又はＷ４と同じであってもよく、もしくはそれより大きくてもよい）。この例では、第２のＪＴＥ ７４０の深さＤ４が第１のＪＴＥ ７３０の深さＤ５より小さくても、層７３６及び７４６（高正孔移動度層）は、（例えば、ソフトスイッチング動作中に）Ｉｈを効率的に伝導し、ＤｙｎＣｏｓｓ損失を低減するように、なお長手軸Ｌに沿って互いに整列している。
図８は、図７のそれぞれの１Ｄ切断線８Ａ－８Ａ及び８Ｂ－８Ｂに沿った、半導体デバイス７００の第１のＪＴＥ ７３０及び第２のＪＴＥ ７４０の例示的な活性ｐ型不純物分布を概略的に示すグラフ８００である。グラフ８００では、グラフ６００と同様に、深さの任意単位（ａ．ｕ．）がｘ軸上に表され、活性不純物（例えば、ｐ型不純物）の濃度の任意単位（ａ．ｕ．）がｙ軸上に対数で示されている。ここでも、グラフ８００は概略的であり、半導体デバイス７００の例示的な実装形態における例示的なドーピングプロファイル及び活性ｐ型不純物濃度を示すために例として与えられている。
上述した例と同様に、図７における垂直方向の深さは、図８においては水平方向に表されている。図８では、第１のＪＴＥ ７３０及び第２のＪＴＥ ７４０の層に関連付けられたそれぞれの深さの範囲が、グラフ８００の上部及び下部に沿って示されており、それらの深さ範囲のうちの少なくともいくつかもまた、図８の矩形によって図示されている（示されている）。
この例では、グラフ８００は、半導体デバイス７００の第１のＪＴＥ ７３０及び第２のＪＴＥ ７４０をそれぞれ実装するために使用することができる活性ｐ型不純物濃度プロファイルを示す。グラフ８００では、エピタキシャル層７１４のｎ型（一定）活性ドーピング濃度がグラフの線８０５によって示されている。
図８において、グラフの線８１０は、第１のＪＴＥ ７３０の活性不純物濃度を示し、グラフの線８２０は、第２のＪＴＥ ７４０の活性不純物濃度を示す。図８に示すように、グラフの線８１０は、層７３２における第１のピーク８１２、及び層７３４における第２のピーク８１４を含む。層７３６（第１の高正孔移動度層）の活性不純物濃度は、ピーク８１２とピーク８１４との間に一定部分８１６を有する。グラフの線８２０は、層７４２における第１のピーク８２２、及び層７４４における第２のピーク８２４を含む。層７４６（第２の高正孔移動度層）の活性不純物濃度は、ピーク８２２とピーク８２４との間に一定部分８２６を有し、図７に示すように、対応する高正孔移動度層７３６と７４６が整列するように、一定部分８２６は一定部分８１６と整列している。図８に示す（例えば、グラフの線８１０及び８２０の）活性不純物濃度は、本明細書で説明する手法などの複数の不純物注入を使用して定める（生成する等）ことができる。
図９は、活性領域Ａ及び終端領域Ｔを含む半導体デバイス９００の断面図を概略的に示す図であり、半導体デバイス９００は、図１の半導体デバイス１００と同様であるが、この例では２つのフローティング（ｐ型）ガードリングを含み、図１０に対応する上面図を有する。いくつかの実装形態では、より少ない又は追加のフローティングガードリングを含むことができる。いくつかの実装形態では、半導体デバイス９００は、１００Ｖ～１２００Ｖなどの電圧の範囲にわたって動作するように構成された半導体デバイスを実装するために使用することができ、いくつかの実装形態では、半導体デバイス１００の実装形態よりも低い電圧（例えば、５００Ｖ未満）でＤｙｎＣｏｓｓ損失が改善（例えば、低減）され、半導体デバイス１００の例示的な実装形態は、より高い電圧（例えば、５００Ｖ超）でより良好なＤｙｎＣｏｓｓ損失特性を有することができる。
半導体デバイス９００は、半導体デバイス１００と同様の要素を含む。これらの要素は、図１の１００番台の参照番号に対応する９００番台の番号で図９において参照される。簡潔に、半導体デバイス１００の要素に対応する半導体デバイス９００の要素は、以下で識別される。
図９のこれらの対応する要素は、高濃度ドープ（ｎ型ＳｉＣ）基板９１２及び低濃度ドープｎ型ＳｉＣエピタキシャル層（エピタキシャル層９１４）を含む半導体基板９００を含む。対応する要素は、活性領域Ａ、活性デバイス領域９２０、終端領域Ｔ、及びＪＴＥ ９３０（層９３２、９３４、及び９３６を有する）を更に含む。線Ｄは、図１（ならびに図４及び図７）との参照及び比較のために、図９にも示されている。これらの要素については、半導体デバイス１００との相違点を除き、ここでは詳細に再度説明をしない。
半導体デバイス１００に対応する半導体デバイス９００の要素に加えて、半導体デバイス９００は、終端領域Ｔ内に配置された第１の（ｐ型）フローティングリング９４０及び第２の（ｐ型）フローティングリング９５０も含む。図９によって示されるように、図１０を更に参照すると、第１のフローティングリング９４０は、ＪＴＥ ９３０から間隔を置いて配置する（例えば、横方向に間隔を置いて配置する）ことができ、フローティングリング９５０は、第１のフローティングリング９４０から（例えば、横方向に）間隔を置いて配置することができる。フローティングリング９４０及び９５０は、図１０に示すように、第１のＪＴＥ ９３０の周囲（又はその一部）を囲むなど、ＪＴＥ ９３０を少なくとも部分的に囲むか、又は完全に囲むことができる。
図９に示すように、ＪＴＥ ９３０と同様に、フローティングリング９４０及び９５０は、エピタキシャル層９１４の上面から線Ｄに沿って（図９の垂直方向に）延在することができ、それぞれ複数の領域又は層を含むことができる。例えば、フローティングリング９４０及び９５０は、図９に示すように、空乏化停止層９４２、９４４、９５２及び９５４、ならびに高正孔移動度層９４６及び９５６を含むことができる。図９に示すように、層９３６、９４６、及び９５６（高正孔移動度層）は、長手軸Ｌに沿って互いに整列することができる。そのような配置は、整列された層を通る正孔電流Ｉｈのための高移動度正孔導電路の抵抗を低減させる（例えば、コンダクタンスを増加させる）ことができる。すなわち、そのような実装形態では、層９３６、９４６、及び９５６におけるｐ型ドーパントのより低いドーピング濃度及び関連するより高いイオン化度により、それらの層における正孔移動度が増加することができ、それによって、（例えば、ソフトスイッチング中の）正孔コンダクタンスが増加して、ＤｙｎＣｏｓｓ損失を改善する（低減する）ことができる。
図９に示すように、ＪＴＥ ９３０は幅Ｗ６を有することができ、フローティングリング９４０及び９５０は幅Ｗ７を有することができ（又は互いに異なる幅を有することができ）、幅Ｗ７は、個々の実装形態に応じて、ＪＴＥ ９３０の幅Ｗ６よりも小さくすることができる。更に、いくつかの実装形態では、フローティングリング９４０及び９５０のドーピング濃度は（ＪＴＥ ９３０と同じ注入を使用して生成された場合であっても）、ＪＴＥ ９３０のドーピング濃度より低くすることができる。このドーピング濃度の差は、ＪＴＥ ９３０と比較して、フローティングリング９４０及び９５０における２次元拡散の違いの結果とすることができる。いくつかの実装形態では、フローティングリング９４０及び９５０の層は、ＪＴＥ ９３０の層と同様の深さ関係、属性などを有することができるが、他の構成も可能である。
図１１は、図９のそれぞれの１Ｄ切断線１１Ａ－１１Ａ及び１１Ｂ－１１Ｂに沿った、半導体デバイス９００のＪＴＥ ９３０ならびにフローティングリング９４０及び９５０の例示的な活性ｐ型不純物分布を概略的に示すグラフ１１００である。グラフ１１００では、前述の活性不純物グラフと同様に、深さの任意単位（ａ．ｕ．）がｘ軸上に表され、活性不純物（例えば、ｐ型不純物）の濃度の任意単位（ａ．ｕ．）がｙ軸上に対数で示されている。ここでも、グラフ１１００は概略的であり、半導体デバイス９００の例示的な実装形態における例示的なドーピングプロファイル及び活性ｐ型不純物濃度を示すために例として与えられている。
上述した例と同様に、図９における垂直方向の深さは、図１１においては水平方向に表されている。図１１では、ＪＴＥ ９３０及び例示的なフローティングリング９４０（この例では、フローティングリング９５０も表す）の層に関連付けられたそれぞれの深さの範囲が、グラフ１１００の上部に沿って示されており、これらの深さ範囲も、図１１の矩形によって図示されている（示されている）。
この例では、グラフ１１００は、半導体デバイス９００のＪＴＥ ９３０ならびにフローティングリング９４０及び９５０をそれぞれ実装するために使用することができる活性ｐ型不純物濃度プロファイルを示す。グラフ１１００では、エピタキシャル層９１４のｎ型（一定）活性ドーピング濃度がグラフの線１１０５によって示されている。
図１１において、グラフの線１１１０は、ＪＴＥ ９３０の活性不純物濃度を示し、グラフの線９２０は、フローティングリング９４０の活性不純物濃度を示す。図１１に示すように、グラフの線９１０は、層９３２における第１のピーク１１１２、及び層９３４における第２のピーク９１４を含む。層９３６（高正孔移動度層）の活性不純物濃度は、ピーク１１１２とピーク１１１４との間に一定部分１１１６を有する。グラフの線９２０（フローティングリング９４０及び９５０を表す）は、層９４２（又は層９５２）内に第１のピーク１１２２、及び層９４４（又は層９５４）内に第２のピーク１１２４を含む。層９４６（又は層９５６、高正孔移動度層）の活性不純物濃度は、ピーク１１２２とピーク１１２４との間に一定部分１１２６を有し、図９に示すように、対応する高正孔移動度層９３６、９４６（及び９５６）が整列するように、一定部分１１２６は一定部分１１１６と整列している。図１１に示す（例えば、グラフの線１１１０及び１１２０の）活性不純物濃度は、本明細書で説明する手法など、複数の不純物注入を使用して定める（生成する等）ことができる。
図１２Ａ及び図１２Ｂは、図１のデバイスの実装形態のドーピング濃度プロファイルとキャリア移動度との関係を、従来の手法のドーピング濃度プロファイルとキャリア移動度との関係と比較して概略的に示したグラフである。具体的には、図１２Ａは、図３Ａの概略的なドーピング濃度プロファイル（例えば、グラフの線３１０によって示される）を示し、（例えば、図１のデバイス１００の領域１３２、１３４及び１３６に対して）図３Ａと同様の参照番号で参照される。また、図１２Ａにおいて、図１のデバイス１００のエピタキシャル層１１４の活性ドーピング濃度は、図３Ａにおけるように、グラフの線３０５によって示される。
図３Ａと同様に、図１２Ａもまた、活性不純物（対数目盛にて）対深さを示す（両方とも任意単位ａ．ｕ．を使用して示される）。簡潔かつ明確にするために、グラフの線３０５によって示されるドーピング濃度の詳細は、図１２Ａと図１２Ｂに関して再び詳細に説明されない。図１２Ａには、従来の手法のドーピング濃度プロファイル（例えば、単一ピークプロファイル）を示すグラフの線１２１０も示されている。いくつかの実装形態では、グラフの線３１０によって示されるドーピング濃度プロファイルに関連付けられた総電荷は、グラフの線１２１０によって示されるドーピング濃度プロファイルに関連付けられた総電荷とほぼ同じとしてよい（これは、ｙ軸の対数目盛により図１２Ａから容易に明らかでない場合がある）。
次に図１２Ｂを参照すると、グラフ１２５０は、高周波スイッチング事象（例えば、高速ドレイン－ソース電圧充電又は放電）中の図１２Ａのグラフの線３１０及びグラフの線１２１０のドーピング濃度プロファイルに対応するそれぞれのキャリア（正孔）移動度プロファイルを示す。図１２Ｂでは、正孔移動度（ａ．ｕ．）がｙ軸上に示され、深さ（図１２Ａのａ．ｕ．深さに対応する）がｙ軸上に示される。図１２Ｂでは、グラフの線３１０（例えば、図３Ａの例）に対応するドーピングプロファイルの深さにわたるキャリア（正孔）移動度がグラフの線３６０によって示され、グラフの線１２１０（例えば、図１２Ａの従来の手法）に対応するドーピングプロファイルの深さにわたるキャリア（正孔）移動度がグラフの線１２６０によって示される。
図１２Ｂに示すように、グラフの線３６０のキャリア（正孔）移動度が増加する深さの範囲３６４は、グラフの線１２６０のキャリア（正孔）移動度が増加する深さの範囲１２６４よりも大きい。深さの範囲、すなわち高速ドレイン－ソース電圧ランプ中のそれぞれの中性空乏領域の拡張（以下でＷｔｅｒｍと呼ぶ）におけるこの差が、ＤｙｎＣｏｓｓ損失の低減に寄与することができる。例えば、深さ３６４の範囲（例えば、非空乏化又は中性空乏）は、部分的に、Ｃｏｓｓの充電及び／又は放電中に容量性（変位）電流Ｉｈが流れる断面を画定する。本明細書に記載の例では、この電流は正孔電流であるとして説明されているが、いくつかの実装形態では、この電流は電子電流のこともある。
例示的な実装形態における非空乏化（中性空乏）領域の拡張は、従来の手法と比較して（例えば、深さ１２６４の範囲と比較した深さ３６４の範囲）、（例えば、高周波スイッチング事象中の）終端領域の抵抗の低減に寄与することができ、したがって、ＤｙｎＣｏｓｓ損失を低減することができる。例えば、Ｃｏｓｓ充電及び／又は放電中の電力損失は、ＪＴＥ（例えば、この例ではＪＴＥ １３０など）の非空乏化領域に沿った抵抗に比例する。以下の式は、本明細書で説明する手法がどの程度抵抗を低減し、ひいてはＤｙｎＣｏｓｓ損失を低減することができるかを示す。
以下の式１を使用して、図１のＪＴＥ １３０などの例示的な実装形態の抵抗率（ρ）を計算することができる。以下の式１において、μａｖｇは、Ｉｈが流れる断面にわたる平均キャリア（例えば、正孔）移動度であり、ＮＡａｖｇは、断面にわたる平均アクセプタ密度であり、ｑは総電荷である。この例では、ρは次式で与えることができる。
式１から分かるように、グラフの線３６０に関連する平均キャリア移動度の増加により、抵抗率が減少し、その結果、次式で与えられる全体の抵抗（Ｒ）が減少する。
ここで、Ｌｔｅｒｍ及びＴｔｅｒｍは、例示的なＪＴＥ（ＪＴＥ １３０など）の追加の次元パラメータである。例えば、ＪＴＥの断面は、Ｌｔｅｒｍ及びＷｔｅｒｍによって定義することができ、ＪＴＥの長さは、Ｌｔｅｒｍによって定義することができる。式２から分かるように、Ｗｔｅｒｍを増加させるとＲが減少し、その結果関連するＤｙｎＣｏｓｓ損失が減少することになる。
本開示の目的のために、層、領域、又は基板等の素子が、他の素子上にある、配置される、接続する、電気的に接続する、結合する、あるいは、電気的に結合すると称される場合、素子が、他の素子に直接上に配置可能であるか、接続できるか、あるいは結合可能であるか、又は１つ以上の介在素子が存在し得ることも理解されよう。一方、素子が、他の素子や層上に直接あるか、直接配置されるか、直接接続するか、あるいは直接結合すると称される場合、介在素子又は層は、存在しない。本発明の詳細な説明を通じて、直接配置される、直接接続する、あるいは、直接結合するという語句が使用されないこともあるが、直接配置される、直接接続する、あるいは、直接結合するものとして図示される素子は、こうしたものとして言及可能である。本出願の請求項は、本明細書記載の、あるいは、図示される例示関係を述べるよう補正される場合がある。
本明細書において使用される際、単数形は、文脈の観点において、特定の事例を明確に示さない限り、複数形を含み得る。空間的相対性を示す語句（例えば、全体にわたって、上、上方、下、下側、下方、下位等）は、図面で示す方向に加えて、使用中、あるいは、操作中の装置の種々の向きを含めることを意図している。いくつかの実装形態では、上と下という相対的な用語はそれぞれ、垂直方向に上と垂直方向に下を含むことができる。いくつかの実装形態では、隣接するという用語は、横方向に隣接するか、垂直方向に隣接するか、又は、水平方向に隣接することを含むことができる。
いくつかの実装形態は、様々な半導体処理及び／又はパッケージング技術を使用して実装され得る。いくつかの実装形態は、例えば、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）、及び／又はそれら等を含むが、それらに限定されない半導体基板に関連付けられた様々なタイプの半導体処理技術を使用して実装されてもよい。
本明細書に記載されているように、様々な例示的実施形態のいくつかの特徴を説明したが、これから、当業者は、多くの変形形態、代替え、変更、及び等価物を発見するであろう。それ故、添付の特許請求の範囲を、こうした修正や変更の全てを実装の範囲内に含めるよう網羅していることが、理解されよう。これらが、限定ではなく、単なる例示として提示されており、形態や細部に様々な変更がなされ得ることは、理解しているはずである。本明細書に記載の機器及び／又は方法の任意の部分は、相互に排他的な組み合わせを除き、任意の組み合わせで組み合わせることが可能である。本明細書で述べる種々の機器は、記載の様々な機器の機能、構成要素及び／又は特徴の様々な組み合わせ及び／又は部分組み合わせを含み得る。

Claims (7)

  1. 第１の導電型の基板と、
    前記基板内に配置された活性領域と、
    前記活性領域に隣接して前記基板内に配置され、第２の導電型の接合終端拡張部（ＪＴＥ）を含む終端領域とを備え、前記第２の導電型が前記第１の導電型と反対であり、前記ＪＴＥが、
    前記ＪＴＥの上部に配置された第１の空乏化停止領域と、
    前記ＪＴＥの下部に配置された第２の空乏化停止領域と、
    前記第１の空乏化停止領域と前記第２の空乏化停止領域との間に配置された高キャリア移動度領域であって、前記高キャリア移動度領域が前記基板内の前記高キャリア移動度領域のある範囲の深さにわたって延在する一定ドーピング領域を有する、高キャリア移動度領域とを有する、半導体デバイス。
  2. 前記ＪＴＥが第１のＪＴＥであり、前記高キャリア移動度領域が第１の高キャリア移動度領域であり、前記終端領域が、
    前記第１のＪＴＥに隣接して前記基板内に配置された前記第２の導電型の第２のＪＴＥを更に含み、前記第２のＪＴＥが、
    前記第２のＪＴＥの上部に配置された第３の空乏化停止領域と、
    前記第２のＪＴＥの下部に配置された第４の空乏化停止領域と、
    前記第３の空乏化停止領域と前記第４の空乏化停止領域との間に配置された第２の高キャリア移動度領域と、を有し、
    前記第１のＪＴＥが、第１のドーパント不純物ドーズ量を含み、
    前記第２のＪＴＥが第２のドーパント不純物ドーズ量を含み、前記第２のドーパント不純物ドーズ量が前記第１のドーパント不純物ドーズ量よりも少ない、請求項１に記載の半導体デバイス。
  3. 前記高キャリア移動度領域が、第１の高キャリア移動度領域であり、前記終端領域が、
    前記基板内に配置され、前記ＪＴＥから横方向に間隔を置いて配置された前記第２の導電型の少なくとも１つのフローティングリングを更に含み、前記ＪＴＥが前記活性領域と前記少なくとも１つのフローティングリングとの間に配置されており、
    前記少なくとも１つのフローティングリングのうちの１つのフローティングリングが、
    前記フローティングリングの上部に配置された第３の空乏化停止領域と、
    前記フローティングリングの下部に配置された第４の空乏化停止領域と、
    前記第３の空乏化停止領域と前記第４の空乏化停止領域との間に配置された第２の高キャリア移動度領域と、を有し、
    前記第１の高キャリア移動度領域と前記第２の高キャリア移動度領域とが、共通の長手軸に沿って整列した、請求項１に記載の半導体デバイス。
  4. 第１の導電型の基板と、
    前記基板内に配置された活性領域と、
    前記活性領域に隣接して前記基板内に配置され、第２の導電型の接合終端拡張部（ＪＴＥ）を含む終端領域とを備え、前記第２の導電型が前記第１の導電型と反対であり、前記ＪＴＥが、
    前記基板の表面から前記基板内の第１の深さまで延在する第１の空乏化停止領域と、
    前記基板内の前記第１の深さから前記基板内の前記第１の深さよりも深い第２の深さまで延在する高キャリア移動度領域であって、前記高キャリア移動度領域が前記第１の深さと前記第２の深さとの間のある範囲の深さにわたって延在する一定ドーピング領域を有する、高キャリア移動度領域と、
    前記基板内の前記第２の深さから前記基板内の前記第２の深さよりも深い第３の深さまで延在する第２の空乏化停止領域とを有する、半導体デバイス。
  5. 前記第１の空乏化停止領域が、前記第２の導電型の第１の量のドーパントを含み、
    前記高キャリア移動度領域が、前記第２の導電型の第２の量のドーパントを含み、前記第２の量のドーパントが、前記第１の量のドーパントよりも少なく、
    前記第２の空乏化停止領域が、前記第２の導電型の第３の量のドーパントを含み、前記第３の量のドーパントが、前記第２の量のドーパントよりも多く、
    前記第２の深さと前記第１の深さとの間の差が、
    前記第１の深さよりも大きく、かつ
    前記第３の深さと前記第２の深さとの間の差より大きい、請求項４に記載の半導体デバイス。
  6. 基板であって、
    高濃度ドープｎ型炭化ケイ素基板と、
    前記高濃度ドープｎ型炭化ケイ素基板上に配置された低濃度ドープｎ型炭化ケイ素エピタキシャル層とを含む基板と、
    前記低濃度ドープｎ型炭化ケイ素エピタキシャル層内に配置された活性領域であって、前記活性領域が、
    パワーダイオード、又は
    パワーｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のうちの少なくとも１つを含む活性領域と、
    前記活性領域に隣接して前記低濃度ドープｎ型炭化ケイ素エピタキシャル層内に配置された終端領域とを備え、前記終端領域が、ｐ型接合終端拡張部（ＪＴＥ）を含み、前記ｐ型ＪＴＥが、
    前記基板の表面から前記基板内の第１の深さまで延在する第１の空乏化停止領域と、
    前記基板内の前記第１の深さから前記基板内の前記第１の深さよりも深い第２の深さまで延在する高キャリア移動度領域であって、前記高キャリア移動度領域が前記第１の深さと前記第２の深さとの間のある範囲の深さにわたって延在する一定ドーピング領域を有する、高キャリア移動度領域と、
    前記基板内の前記第２の深さから前記基板内の前記第２の深さよりも深い第３の深さまで延在する第２の空乏化停止領域とを有する、半導体デバイス。
  7. 前記ｐ型ＪＴＥが、前記活性領域を少なくとも部分的に囲み、
    前記第１の空乏化停止領域が、第１の量のｐ型ドーパントを含み、
    前記高キャリア移動度領域が、第２の量のｐ型ドーパントを含み、前記第２の量のｐ型ドーパントが、前記第１の量のｐ型ドーパントよりも少なくとも１桁小さく、
    前記第２の空乏化停止領域が、第３の量のｐ型ドーパントを含み、前記第３の量のｐ型ドーパントが、前記第２の量のｐ型ドーパントよりも少なくとも１桁大きい、請求項６に記載の半導体デバイス。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012137659A1 (ja) 2011-04-04 2012-10-11 三菱電機株式会社 半導体装置およびその製造方法
WO2014184839A1 (ja) 2013-05-13 2014-11-20 株式会社日立製作所 炭化珪素半導体装置
JP2016201448A (ja) 2015-04-09 2016-12-01 トヨタ自動車株式会社 ダイオード及びダイオードの製造方法
WO2019159237A1 (ja) 2018-02-13 2019-08-22 新電元工業株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4927772A (en) 1989-05-30 1990-05-22 General Electric Company Method of making high breakdown voltage semiconductor device
US7033950B2 (en) 2001-12-19 2006-04-25 Auburn University Graded junction termination extensions for electronic devices
JP3873798B2 (ja) 2002-04-11 2007-01-24 富士電機デバイステクノロジー株式会社 炭化けい素半導体素子およびその製造方法
DE112010005980T5 (de) 2010-11-08 2013-08-14 Hitachi, Ltd. Halbleiterelement
JP6090988B2 (ja) 2013-03-05 2017-03-08 株式会社 日立パワーデバイス 半導体装置
JP6206339B2 (ja) * 2014-06-23 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6855700B2 (ja) 2016-08-05 2021-04-07 富士電機株式会社 半導体装置およびその製造方法
US10861931B2 (en) * 2016-12-08 2020-12-08 Cree, Inc. Power semiconductor devices having gate trenches and buried edge terminations and related methods
DE102019105812B4 (de) * 2019-03-07 2022-08-25 Infineon Technologies Ag Grabenstruktur enthaltende halbleitervorrichtung und herstellungsverfahren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012137659A1 (ja) 2011-04-04 2012-10-11 三菱電機株式会社 半導体装置およびその製造方法
WO2014184839A1 (ja) 2013-05-13 2014-11-20 株式会社日立製作所 炭化珪素半導体装置
JP2016201448A (ja) 2015-04-09 2016-12-01 トヨタ自動車株式会社 ダイオード及びダイオードの製造方法
WO2019159237A1 (ja) 2018-02-13 2019-08-22 新電元工業株式会社 半導体装置及び半導体装置の製造方法

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