JP7720432B2 - バス同期システム - Google Patents

バス同期システム

Info

Publication number
JP7720432B2
JP7720432B2 JP2024024455A JP2024024455A JP7720432B2 JP 7720432 B2 JP7720432 B2 JP 7720432B2 JP 2024024455 A JP2024024455 A JP 2024024455A JP 2024024455 A JP2024024455 A JP 2024024455A JP 7720432 B2 JP7720432 B2 JP 7720432B2
Authority
JP
Japan
Prior art keywords
bus
sync
test
resources
instrument module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2024024455A
Other languages
English (en)
Other versions
JP2024073458A (ja
Inventor
マイケル シー． パニス、
ジェフリー エス． ベナフ、
リチャード パイ、
Original Assignee
テラダイン、 インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テラダイン、 インコーポレイテッド filed Critical テラダイン、 インコーポレイテッド
Publication of JP2024073458A publication Critical patent/JP2024073458A/ja
Application granted granted Critical
Publication of JP7720432B2 publication Critical patent/JP7720432B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318314—Tools, e.g. program interfaces, test suite, test bench, simulation hardware, test compiler, test program languages
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

本明細書は一般に、バス同期システムに関する。
半導体試験装置（ＡＴＥ：ａｕｔｏｍａｔｉｃ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）は、
被試験デバイス（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓｔ）に信号を送信し、また
そこから信号を受信することによって、ＤＵＴの動作を試験するための電子部品を含む。
幾つかの例において、ＤＵＴの試験には複数の試験が関わる。ＡＴＥは、複数の計器モジ
ュールを含んでいてよく、その各々は、試験のうちの１つ又は複数を実行するように構成
されてよい１つ又は複数の計器モジュールリソースを含んでいてよい。幾つかの例におい
て、各試験は、異なるリソースを同じＤＵＴの試験に使用する必要があることもあり、異
なる試験に異なる組合せのリソースが必要である場合がある。幾つかの例において、複数
のＤＵＴが同時に試験されてよい。幾つかの例において、複数のリソースは特定のＤＵＴ
の試験の専用であってよい。幾つかの例において、複数のリソースは複数のＤＵＴに試験
を行うために共有されていてもよい。
例示的なバス同期システムは、コンピュータバスと、試験フローを実行するためのホス
トコンピュータと、計器モジュールと、を含む。計器モジュールは、リソースと処理デバ
イスを含む。試験フローによって動作させられるリソースはドメインを画定する。ホスト
コンピュータは、試験フロー中のｓｙｎｃコマンドを含むコマンドを計器モジュールに出
力するように構成される。ｓｙｎｃコマンドは、計器モジュールに状態をコンピュータバ
スに提供させ、処理デバイスを一時停止させるためのものである。ドメイン内の計器モジ
ュールからの状態は、コンピュータバス上で集約される。集約された状態に基づいて、情
報が計器モジュールに分配される。処理デバイスは、情報に基づいてコマンドの実行を再
開するように構成される。例示的なシステムは、以下の特徴のうちの１つ又は複数を、単
独で、又は組み合わせて含んでいてよい。
情報は、ドメイン内の全計器モジュールがｓｙｎｃコマンドと遭遇した後に分配されて
よい。ホストコンピュータは、コマンドをコンピュータバスとは異なる通信バスを介して
計器モジュールに送信するようにプログラムされてよい。状態の集約と情報の分配は、ホ
ストコンピュータから独立して行われてよい。コマンドのうちの少なくとも幾つかは、ド
メイン内のリソースに動作を実行するように命令してよい。
計器モジュールは、状態をコンピュータバスに提供するための第一のタイプのエンドポ
イントデバイスを含んでいてよい。第一のタイプのエンドポイントデバイスは、貢献エン
ドポイントデバイスを含んでいてよい。貢献エンドポイントデバイスは、コンピュータバ
スから情報を受信し、情報に基づいて、リソースのうちの１つ又は複数の動作をトリガす
る信号を生成するように構成されてよい。
計器モジュールは第二のタイプのエンドポイントデバイスを含んでいてよい。第二のタ
イプのエンドポイントデバイスは、コンピュータバスから情報を受信し、情報に基づいて
、リソースのうちの１つ又は複数の動作をトリガする信号を生成する非貢献エンドポイン
トデバイスを含んでいてよい。
ホストコンピュータは、複数の別個の命令フローを含む試験プログラムを実行するよう
にプログラムされてよい。複数の別個の命令フローは、試験フローを含んでいてよい。エ
ンドポイントデバイスは、複数の別個のフローのうちの１つ又は複数にサブスクライブさ
れるように構成されてよい。エンドポイントデバイスは、ドメイン内のリソースに提供す
べき信号を発生するように構成されてよい。信号は、リソースが、そのリソースがそのた
めに事前に設定されている（ａｒｍｅｄ）アクションを実行するのをトリガするために使
用されてよい。情報の受信に関する信号のタイミングを制御するために、信号にオフセッ
トが付加されてよい。エンドポイントデバイスは、コンピュータバスへの出力を行うため
のトランスミッタと、コンピュータバスからの受信を実行するレシーバを含んでいてよい
。
状態は、プロセッサにより実行される試験の合格又は不合格状態を含んでいてよい。状
態は、時間分割多元接続方式でコンピュータバス上に複数のビットから成る周期的フレー
ムを使って符号化されるビットを含んでいてよい。周期的フレームは、ヘッダ、トレイラ
、巡回冗長検査、又は８ｂ／１０ｂ符号化のうちの１つ又は複数によって特徴付けられて
よい。
情報のビットの少なくとも幾つかは、計器上のシステムクロックカウンタをコンピュー
タバス上のペイロード内にある明示された値又は明示された時間のうち少なくとも１つに
設定するためのシステムタイムアラインメント信号を表してよい。コンピュータバスは、
ｗｉｒｅｄ－ＯＲバス、ポイントツーポイント接続及び論理ゲート、非接触、無線、若し
くは光シグナリング媒体、又はｗｉｒｅｄ－ＯＲバス、ポイントツーポイン接続及び論理
ゲート、接触、及び無線若しくは光シグナリング媒体のうちの１つ若しくは複数の組合せ
の中の少なくとも１つを含んでいてよい。
情報は、コンピュータバス上で受信されてよい。情報は、コンピュータバスとは異なる
通信バス上で受信されてよい。試験フロー中のｓｙｎｃコマンドは、試験フロー中、試験
フローによる被試験デバイスに対するアクション又は測定を要求するコマンドの直前にあ
ってよい。試験フローの少なくとも一部は、同期されないように制御可能であってよい。
例示的なバス同期システムは、コンピュータバスと計器モジュールを含む。計器モジュ
ールは、リソースと、待ち行列からのコマンドを実行するための処理デバイスを含む。処
理デバイスは、待ち行列内の少なくとも１つのｓｙｎｃコマンドとの遭遇に応答して、計
器モジュールに状態をコンピュータバスに提供させ、処理デバイスを一時停止させるよう
に構成される。計器モジュールからの状態は、コンピュータバス上で集約される。情報は
、集約された状態に基づく計器モジュールに分配される。処理デバイスは、情報に基づい
てコマンドの実行を再開するように構成される。例示的なシステムは、ホストコンピュー
タと通信バスを含んでいてよい。ホストコンピュータは、通信を介して計器モジュールに
コマンドを出力するように構成されてよい。
例示的な試験システムは、試験を制御するための計器を含む。各計器は、処理ユニット
により制御されてもよい。各処理ユニットは、処理ユニットが制御する計器に関係する試
験プログラムの一部に対して動作するように構成されてよい。同期メカニズムは、少なく
とも幾つかの処理ユニットを使って動作して、中央コントローラからの介入なく、試験計
器インタフェースにおけるアクション、測定、又は測定とアクションの同期したシーケン
スを生成するように構成される。この例示的システムは以下の特徴を、単独で、又は組み
合わせて含んでいてよい。
同期メカニズムは、各処理ユニットが、その処理ユニットが試験プログラムの一部を完
了したか否かを示す状態データを伝送し、全処理ユニットにわたる状態データを集約し、
１つ又は複数の集約された状態ビットを再び全処理ユニットへと伝送するように構成され
てよい。処理ユニットは以下を含む動作を実行するように構成されてよい：処理ユニット
が試験プログラムの一部を完了すると、処理ユニットは、同期バスで、処理ユニットが試
験プログラムのその部分を完了したことを示す。試験プログラムの次の部分に進む前に、
処理ユニットは、１つ又は複数の集約された状態ビットを受け取り、これは試験システム
内の他のすべての処理ユニットが試験プログラムの部分を完了したことを示す。
同期メカニズムは、システムクロックに関する所定のタイミングを有していてよく、そ
れによって複数の計器は１つ又は複数の集約された状態ビットを受信し、アクション、測
定、又はアクションと測定の両方を複数の計器間の予測可能且つ繰り返し可能なタイミン
グアラインメントで実行するようにトリガされる。同期メカニズムは、各処理ユニットに
より伝送可能であり、集約されて１つ又は複数の集約された状態ビットを生成することの
できる複数の状態ビットを含む状態データをサポートするように構成されてよい。１つ又
は複数の集約された状態ビットは、処理ユニットのすべてに伝送されてよい。１つ又は複
数の集約された状態ビットは、試験システム中のすべての計器を同期させて、アクション
のシーケンス、測定のシーケンス、又はアクションと測定のシーケンスを同期させるため
に使用可能であってよい。
状態データは、試験プログラムの合格又は不合格状態を伝送するための少なくとも１つ
のビットを含んでよい。状態データは、時間分割多元接続方式でシリアルデータバス上に
周期的フレームを使って符号化される１つ又は複数の状態ビットを含んでいてよい。周期
的フレームは、ヘッダ、トレイラ、巡回冗長検査、又は８ｂ／１０ｂ符号化のうちの１つ
又は複数によって特徴付けられてよい。周期的フレームは、１つ又は複数の状態ビット以
外の情報を伝送するように構成されてもよい。
処理ユニットに伝送される１つ又は複数のビットは、計器上のシステムクロックカウン
タを明示された値に設定するためのシステムタイムアラインメント信号を表してよい。１
つ又は複数の集約された状態ビットは、試験システム内の全計器を同期させて、アクショ
ンのシーケンス、測定のシーケンス、又はアクションと測定のシーケンスを同期させるた
めの１つの状態ビットを含んでいてよい。
同期メカニズムは、ｗｉｒｅｄ－ＯＲバス、ポイントツーポイント接続及び論理ゲート
、非接触、無線、若しくは光シグナリング媒体、又はｗｉｒｅｄ－ＯＲバス、ポイントツ
ーポイン接続及び論理ゲート、接触、及び無線若しくは光シグナリング媒体のうちの１つ
若しくは複数の組合せの中の少なくとも１つを含んでいてよい。同期メカニズムの少なく
とも一部は、自動的又は手動の何れかで無効化されるように制御可能であってよい。同期
メカニズムの少なくとも一部は、試験プログラムの一部のみに対して動作するように制御
可能であってよい。
この例示的なシステムの利点としては、以下のうちの１つ又は複数が含まれていてよい
。少ないリソースのための１つ又は複数のプロセッサ（例えば、１つのプロセッサ）を提
供することによって、リソース群は独立して、他のすべてのリソースと並列に動作するこ
とができる。それに加えて、少ないリソースのための１つ又は複数のプロセッサ（例えば
、１つのプロセッサ）を提供することにより、プロセッサとリソースとの間の通信待ち時
間も短縮され得る。同期システムは、記載されているような１つ又は複数のプロセッサを
提供することに伴って生じ得る同期の問題にも対応する。同期システムはまた、システム
中の他の何れかのリソース群と同期されることになるプロセッサあたりの１つのリソース
群より細かい粒度とすることもできる。同期システムにより、本明細書に記載されている
ように同期を実行するために、中央のコントローラの必要性がなくなる場合もある。
この概要の項の中を含めた本明細書に記載された特徴のうちの何れの２つ又は３つ以上
も、本明細書に具体的に記載されていない実施例を形成するように組み合わせることがで
きる。
本明細書に記載のシステム及び技術及びプロセス又はその一部は、１つ又は複数の非一
時的機械可読記憶媒体上に保存され、１つ又は複数の処理デバイス上で実行されて本明細
書に記載されている動作を制御（例えば、調整）できる命令を含むコンピュータプログラ
ム製品として実装でき／それによって制御できる。本明細書に記載のシステム及び技術及
びプロセス又はそれらの一部は、１つ又は複数の処理デバイスと、各種の動作を実施する
ための実行可能命令を記憶するメモリと、を含むことのできる装置、方法、又は電気シス
テムとして実装できる。
１つ又は複数の実施例の詳細は、添付の図面と以下の説明の中に示されている。その他
の特徴、目的、及び利点は、説明及び図面から、並びに特許請求の範囲から明らかとなる
であろう。
例示的なコマンドシーケンスを示すブロック図である。 図１のコマンドシーケンスが実行されてよい例示的な順序を示すブロック図である。 バス同期システムにより適用される「ｓｙｎｃバリア」を含むコマンドが遭遇される例示的な順序を示すブロック図である。 図３のコマンドシーケンスが実行されてよい例示的な順序を示すブロック図である。 例示的なバス同期システムの中に含められてよいコンポーネントのブロック図である。
異なる図中の同様の参照番号は同様の要素を示す。
本明細書には、バス同期システム及びそのコンポーネントの例示的な実施例が説明され
ている。幾つかの実施例において、バス同期システムは、ＡＴＥ等の試験システムに組み
込まれるが、バス同期システムは、試験システムとの使用に、又は試験全般に限定されな
い。
例示的な試験システムは、ＤＵＴに対して試験を行う複数の計器モジュール（又は、単
に「計器」）を含む。各計器モジュールは、１つ又は複数のリソース、例えば高周波（Ｒ
Ｆ）信号発生器、マイクロ波信号発生器、プロセッサ、電源、メモリ、その他が含まれる
。一般に、計器モジュールリソース（又は、単に「リソース）は、デジタルデータ、アナ
ログ信号、又はデジタルデータとアナログ信号の両方を受信、伝送、処理、保存、又はそ
れ以外にそれらに対して動作する何れの適当な種類の電子ハードウェアデバイス又はソフ
トウェアであってよく、又はそれらを含んでいてよい。リソースは各々、計器モジュール
上の１つ又は複数のモジュール埋込みプロセッサ（ＭＥＰ（ｍｏｄｕｌｅ ｅｍｂｅｄｄ
ｅｄ ｐｒｏｃｅｓｓｏｒｓ）又は「処理ユニット）によって制御される。複数のＭＥＰ
の使用により、例示的な試験システムは異なる試験フローを並列実行する複数の部分に分
割できる。
複数のＭＥＰの使用は、同期の問題を生じさせ得る。これに関して、個々のＭＥＰはコ
マンド待ち行列から試験フローのためのコマンドを実行する。待ち行列中のコマンドが順
次実行されている間、複数の待ち行列にわたる、及び複数のリソースにわたるコマンドは
所定の順序で実行されない。図１に示されるコマンドシーケンス１００を考えるが、これ
は異なる計器モジュール上にあり得る異なるシステムリソースＡ、Ｂ、及びＣにより実行
可能である。図１及び２において、各ブロックは、実行が起こる時間スロットを表す。こ
の例では、同期は行われず、図１に示されるコマンドはリソースによって図２の順序１０
１で実行可能であり、これは所期の順序ではない。本明細書に記載の例示的な同期プロセ
スはこの問題に対処し、同じ試験フロー中のコマンドが適当な順序で実行される（例えば
、行１、次に行２、次に行３、次に行４のコマンド）ようにすることができる。
概観として、例示的な同期プロセスでは、試験システム上のホストコンピュータがＤＵ
Ｔのための試験フローを実行する。試験フローは例えば、ＤＵＴの全部又は一部に対して
試験を行うためのコマンド又はその他の命令を含んでいてよい。これに関して、例示的な
ＤＵＴ、例えば半導体装置は複数のコンポーネント、例えばデジタルコンポーネント、ア
ナログコンポーネント、無線コンポーネント、その他を含んでいてよい。この例では、試
験フローは異なるコンポーネント上で同時に実行される。しかしながら、異なるコンポー
ネントは、試験のために異なる計器モジュールリソース、例えばアナログ試験リソース、
デジタル試験リソース、無線試験リソースその他を必要とする場合もある。試験フローに
より必要とされるこれらのリソースは試験ドメインを構成し、これには同期が必要なこと
もある。例えば、同期は、ＤＵＴの異なるコンポーネント上で実行される異なる試験が同
時期又は同時に行われるように実装されてよい。
試験ドメインを含む計器モジュールリソースは、同じ計器モジュール上、異なる計器モ
ジュール上、又は同じ計器モジュールと異なる計器モジュールの組合せの上にあってよい
。試験ドメインを含むリソースは、試験システム中のすべての試験モジュールリソースの
部分集合であってよい。何れの試験システムにおいても、例えば１つ又は複数のＤＵＴの
異なるコンポーネントを試験するために使用される複数の試験フロー、及びそれゆえ複数
の試験ドメインがあってよい。これらの複数の試験ドメインの各々は、異なる組合せの計
器モジュールリソースを含んでいてよい。異なる試験ドメインに対応する異なる計器モジ
ュールリソースは、本明細書に記載のプロセスを使って、独立して同期させられてよい。
同期される計器モジュールリソースを有する試験ドメインは、「ｓｙｎｃ」（同期）ド
メインにマッピングされてよく、そのように呼ばれてよい。本明細書に記載の例に関して
、２つの用語は互換的に使用されてよい。前述のように、各計器モジュールは少なくとも
１つのＭＥＰを含む。ＭＥＰは、試験を実施するためのコマンドを実行するように構成さ
れ、例えばプログラムされてよい。各計器モジュールは、同期（ｓｙｎｃ）バスとのイン
タフェース、例えばハードウェアインタフェースを構成する１つのエンドポイントと、ｓ
ｙｎｃバスとのインタフェース、例えばソフトウェアインタフェースを構成するｓｙｎｃ
リソースドライバ（ＳＲＤ）と、を含んでいてよい。
幾つかの実施例において、ｓｙｎｃバスは、１つ又は複数の時間分割多重化（ＴＤＭ：
ｔｉｍｅ－ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｅｄ）コンピュータバス又はその他の
適当な伝送媒体を使って実装されてよい。幾つかの実施例において、ｓｙｎｃバスは、試
験フローのためのコマンドを伝送するために使用される通信媒体から分離され、それから
独立している。ｓｙｎｃバスは、ツリー型トポロジを有し、ツリーの根部にｓｙｎｃバス
マスタを有するその分散ハードウェアの中に構築される論理ゲートを含んでいてよい。本
明細書に記載されているように、ｓｙｎｃバスマスタは、同じｓｙｎｃドメイン内の計器
モジュールリソースを同期するように構成される。幾つかの例において、ｓｙｎｃバスは
主として同期を担当する。ホストコンピュータは、同期に直接関与しない。むしろ、ホス
トコンピュータの役割には、試験ドメイン中の計器モジュールによって実行されるコマン
ドシリーズを特定することと、ｓｙｎｃバリアと呼ばれる適切な同期コマンドを、ｓｙｎ
ｃドメインのための各コマンドシリーズ内の適正な位置に置くことが含まれる。幾つかの
例において、同期コマンドの位置は、試験システムのユーザが特定できる。幾つかの例に
おいて、ホストコンピュータはまた、エンドポイントに対して計器モジュールをｓｙｎｃ
ドメインに、及びそこからサブスクライブするように命じるコマンドを挿入する。幾つか
の例において、全ての計器は、全部又は幾つかのｓｙｎｃドメインに自動的にサブスクラ
イブするように構成され、したがって、ホストコンピュータは、エンドポイントに対して
計器モジュールをｓｙｎｃドメインに、及びそこからサブスクライブするように命じるコ
マンドを挿入する必要がない。
ある例において、ホストコンピュータは、試験フローのためのコマンドシリーズを、ｓ
ｙｎｃバス以外の通信媒体上で試験フローにより必要とされるリソースを有する各計器モ
ジュールに伝える。計器モジュールの各々について、そのＭＥＰは待ち行列中のコマンド
シリーズをコンピュータメモリに保存する。待ち行列は、特定のｓｙｎｃドメインに専用
であってよい。それゆえ、コマンドはホストコンピュータから受信されない。コマンドは
、ｓｙｎｃバリアコマンドを含む。
幾つかの実施例において、ＤＵＴに対するアクション又は測定を要求するコマンドだけ
同期させればよい。したがって、幾つかの例において、試験フローの命令ストリームの中
で、これらのコマンドの前にのみｓｙｎｃバリアコマンドがある。このようなコマンドの
例は、デバイスインタフェースボード（ＤＩＢ）－ビジブルコマンドである。ＤＩＢは試
験システムとＤＵＴとの間のインタフェースであり、例えば、ＤＵＴがそこに接続され、
それを通じてＤＵＴと試験システムとの間で信号がやり取りされるボードである。ＤＩＢ
－ビジブルは、ＤＵＴ、又はより正確にはＤＩＢで、又はその逆で、観察可能な効果を有
し得る、あらゆるコマンドに付与される総称であり、測定結果はＤＩＢ上で何が起こるか
に依存し得る。幾つかのセットアップコマンドは、同期を必要としない場合もある。例え
ば、サンプルレート又は捕捉サンプル数のような特定の測定パラメータ又は、パターンバ
ーストの各種のパラメータは、ＤＩＢからは観察できず、同期を必要としない。幾つかの
実施例では、同期はＤＵＴに対するアクション又は測定を必要とするコマンドに限定され
ない。
幾つかの実施例において、ホストコンピュータはコマンドシリーズの中でｓｙｎｃバリ
アコマンド（又は、単に「ｓｙｎｃバリア」）をＤＩＢ－ビジブルコマンドの前か、同期
を必要とするその他の種類のいずれかのコマンドの前に置く。幾つかの例において、ｓｙ
ｎｃバリアコマンドは、計器モジュールの試験フローの中で、例えば試験プログラムを開
発した試験エンジニアによって事前に置かれる。コマンドを実行するために、ＭＥＰはこ
れらを待ち行列から読み出し、そのコマンドを実行するか、又はそのコマンドに関して必
要な他のあらゆる動作を行う。ＭＥＰが待ち行列内のｓｙｎｃバリアに遭遇すると、ＭＥ
Ｐは、適当なエンドポイントを介して、「ｓｙｎｃバリア到達」コマンド（又は、単に「
ｓｙｎｃバリア到達」）をｓｙｎｃバスに出力する。ｓｙｎｃバリア到達コマンドは、１
つ又は複数の状態ビットから構成されてもよい。この時点で、ＭＥＰは待ち行列内のコマ
ンドの実行を保留する。それゆえ、ＭＥＰは試験プログラムの一部を完了すると、ｓｙｎ
ｃバリア到達コマンドを介して、それが試験プログラムのその部分を完了したことを示す
。試験プログラムの次の部分に進む前に、ＭＥＰは、他の全処理ユニットが試験プログラ
ムのそれぞれの部分を完了したことを示す集約された状態情報（例えば、集約された状態
ビット）を受信するのを待機する。
ホストコンピュータとは独立したｓｙｎｃバス上で、ｓｙｎｃバスマスタは、同じｓｙ
ｎｃドメイン内の計器モジュールのエンドポイントの各々からの「ｓｙｎｃバリア到達」
コマンドを結合する。例えば、ｓｙｎｃバスマスタは、受信した「ｓｙｎｃバリア到達」
コマンドのすべてについて論理“ＡＮＤ”を行うか、又は他の適当な処理を行ってよい。
ｓｙｎｃバスマスタは、同じｓｙｎｃドメイン内の計器モジュールのエンドポイントの各
々が「ｓｙｎｃバリア到達」コマンドを出力したと特定すると、ｓｙｎｃバス上で「ｓｙ
ｎｃバリア通過」コマンド（又は、単に「ｓｙｎｃバリア通過」）を出力する。「ｓｙｎ
ｃバリア通過」コマンドは、１つの状態ビットであっても、又は複数の状態ビットを含ん
でいてもよく、受信した「ｓｙｎｃバリア到達」コマンドの集約された状態を構成してよ
い。
そのｓｙｎｃドメイン内の各ｓｙｎｃバスエンドポイントは、「ｓｙｎｃバリア通過」
コマンドを受信し、そのドメイン内の計器モジュールリソースの動作をトリガするトリガ
信号を発生する。トリガ信号は、計器モジュールリソースの動作が同時に行われるように
トリガする。計器モジュールリソースの各々により行われる実際の動作は異なっていてよ
い。ＭＥＰはまた、「ｓｙｎｃバリア通過」コマンドを受信した後に、待ち行列内のコマ
ンドの実行を再開する。
それゆえ、この例では、例示的なバス同期システムによって、同じ試験／ｓｙｎｃドメ
イン内の全計器モジュールリソースが同時に動作できる。さらに、例示的なバス同期シス
テムは、相互に独立して動作する複数の計器モジュールリソースにより使用可能である。
そのため、幾つかの例において、同期を行うために、例えばホストコンピュータによる複
数の異なるリソース間の中央での調整が不要となる。
上記の例において、各計器モジュールは複数のエンドポイントを含んでいてよい。計器
モジュール内のエンドポイントは、貢献エンドポイントを含む。貢献エンドポイントは、
計器モジュールのＭＥＰから同期状態、例えば「ｓｙｎｃバリア到達」コマンドを受信し
て、その同期状態をｓｙｎｃバスに提供するように構成されたハードウェアを含む。幾つ
かの実施例において、ｓｙｎｃバスに出力される状態は、試験システム内のＭＥＰを使っ
て行われる試験の合格又は不合格状態を表す１つ又は複数のビットであってよいか、又は
それを含んでいてよい。幾つかの例において、合格若しくは不合格状態又はその他の種類
の状態を表すデータの出力は、ｓｙｎｃバリアコマンドに関係なく、いつでもトリガでき
る。貢献エンドポイントはまた、あるｓｙｎｃドメイン内の全計器モジュールリソースが
「準備完了」であることを示す情報、例えば「ｓｙｎｃバリア通過」コマンドを受信して
、この情報を同じｓｙｎｃドメイン内の計器モジュールリソースに提供するように構成さ
れる。計器モジュールはまた、ゼロ、１つ、又は複数の非貢献エンドポイントも含んでい
てよい。非貢献エンドポイントは、あるｓｙｎｃドメイン内の全計器モジュールリソース
が「準備完了」であることを示す情報、例えば「ｓｙｎｃバリア通過」を受信して、この
情報を計器モジュールリソースに提供するように構成されたハードウェアを含む。しかし
ながら、非貢献エンドポイントｓｙｎｃバス上で伝送せず、またＭＥＰに情報を提供しな
い。
幾つかの実施例において、貢献エンドポイントにより提供される状態は、時間分割多元
接続方式で、シリアルデータバス、例えばｓｙｎｃバス上に、複数のビットから構成され
る周期的フレームを使って符号化されるビットを含む。幾つかの実施例において、フレー
ムは任意選択によりヘッダ、トレイラ、巡回冗長性検査を含んでいてよく、８ｂ／１０ｂ
符号化を使用してよく、シリアルデータ伝送に関連付けられる場合もある何れの適当なメ
カニズムを利用してもよい。幾つかの実施例において、フレームは、例えばどのタイプの
情報が伝送されているかを明示するためのフレームヘッド内のフレームタイプインディケ
ータを使って、同じ物理ワイヤ上でその他のタイプの情報を伝送し、又は受信するために
使用されてよい。
図１及び２も参照して、図３は、本明細書に記載されているバス同期システムにより適
用される「ｓｙｎｃバリア」を含むコマンドに遭遇する例示的な順序１０２を示している
。図３及び４では、図１及び２に関する場合と同様に、各ブロックは実行が行われる時間
スロットを表す。本明細書に記載のシステムを使用すると、「ｓｙｎｃバリア」に遭遇し
、同じｓｙｎｃドメイン内の計器モジュールリソースの同期が行われる。その結果、コマ
ンドが図４の順序で行われる（例えば、行１、次に行２、次に行３、次に行４、次に行５
、次に行６、次に行７のコマンド）。図のように、「ｓｙｎｃバリア」は、コマンドが異
なるリソースＡ、Ｂ、及びＣ上でいつ実行されるかを制御するために使用され、それによ
って同じｓｙｎｃドメイン内のコマンドが複数の独立したリソース間で適当な順序で実行
されることが可能となる。図３及び４の例は、全リソースが、それぞれの試験ドメイン内
の他の全リソースがコマンドの実行を終え、ｓｙｎｃバリアに到達するのを待機してから
、また別のコマンドを実行することを示している。
図５は、命令モジュール１０４に関して、Ｉ／Ｏ（入力／出力）エンジン１０６と、コ
マンド待ち行列１０７と、ＳＲＤ１０８と、共有メモリ１０９と、を含むＭＥＰ１０５を
示している。計器モジュールはｓｙｎｃバスエンドポイント１１０（例えば、貢献エンド
ポイント）も含み、これはトランスミッタ（ＴＸ）１１１とレシーバ（ＲＸ）１１２を含
む。図５はまた、ｓｙｎｃバス１１４も示しており、これはＴＤＭバスとｓｙｎｃバスマ
スタ１１５を含む。
図５の例において、エンドポイントは、複数の異なるドメインのためのコマンドで動作
してよい。この例では、ＭＥＰのＩ／Ｏエンジンは、ホストコンピュータから受信したコ
マンドをコマンド待ち行列に入れる。ＭＥＰ１０５は、通信バス上で伝送されたホストコ
ンピュータからの試験フローコマンドを受信する。この通信バスは、ｓｙｎｃバスではな
く、イーサネット（登録商標）バス又は、有線及び無線媒体を含む他の何れの適当な通信
媒体であってもよい。幾つかの例において、計器モジュール上のコマンドは、例えばコマ
ンド待ち行列内に事前に保存され、ホストコンピュータから受信されるのではない。ある
例において、ＭＥＰ１０５は、例えば試験システムの１つの計器モジュールを制御するよ
うに構成された、例えばプログラムされた１つ又は複数の処理デバイスを含む。処理デバ
イスの例は本明細書に記載されている。ある例において、ＭＥＰの試験ドメインの各々に
ついて、別のコマンド待ち行列がある。ＭＥＰ上で実行される１つ又は複数のＳＲＤは、
ｓｙｎｃドメインのためのコマンドをコマンド待ち行列から読み出し、そのコマンドを処
理／実行する。
例示的な動作において、実行されるべき待ち行列の中の次のコマンドが「ｓｙｎｃバリ
ア」である場合、ＳＲＤは共有メモリの状態を「ｓｙｎｃバリア未通過」に設定するが、
これは、前回の通過で状態が「ｓｙｎｃバリア通過」にセットされたままになっているこ
ともあるからである。すると、ＳＲＤはｓｙｎｃバスエンドポイントに対し、「ｓｙｎｃ
バリア」に到達したことを指示し、共有メモリが「ｓｙｎｃバリア」の通過を示すのを待
機し始める。ｓｙｎｃバスエンドポイントは、それが準備できていなければ、この状態の
伝送を遅延させてよく１１６、そうでなければ、ｓｙｎｃバスエンドポイントはｓｙｎｃ
バスエンドポイントの伝送状態を「ｓｙｎｃバリア到達」に設定し、このコマンドをｓｙ
ｎｃバスに伝送する。ｓｙｎｃバスは、本明細書に記載されているように、コマンドをｓ
ｙｎｃバスマスタに伝送する。
ｓｙｎｃバスマスタは、ｓｙｎｃドメイン内の複数の、例えばすべてのリソースから受
信したｓｙｎｃバリア状態（例えば、「ｓｙｎｃバリア到達」コマンド）を集約する。ｓ
ｙｎｃドメイン内のすべてのリソースが「ｓｙｎｃバリア到達」を報告し終わると、ｓｙ
ｎｃバスマスタは、例えば「ｓｙｎｃバリア通過」コマンドをそのｓｙｎｃドメイン内の
ｓｙｎｃバスレシーバに提供する。前述のように、ｓｙｎｃバスマスタは、ｓｙｎｃドメ
イン内のすべてのエンドポイントからの状態を集約し（例えば、論理和を求め）、各ｓｙ
ｎｃドメインにつき１つの結果を生成する。この例において、前述のように、結果として
得られる「ｓｙｎｃバリア通過」の状態は、ｓｙｎｃバスエンドポイントのすべてが「ｓ
ｙｎｃバリア到達」を報告していれば、「真（ＴＲＵＥ）」である。すると、「ｓｙｎｃ
バリア通過」コマンドがｓｙｎｃバスマスタからｓｙｎｃバスエンドポイントレシーバの
各々へとｓｙｎｃバス上で伝送され、そのすべてがこのコマンドを受信する。
計器モジュールのあるｓｙｎｃバスエンドポイントレシーバが「ｓｙｎｃバリア通過」
コマンドを検出すると、そのｓｙｎｃバスエンドポイントレシーバは、この例では２つの
動作を行う。ｓｙｎｃバスエンドポイントレシーバは、ｓｙｎｃバスエンドポイントトラ
ンスミッタの状態を「ｓｙｎｃバリア未到達」に設定し、「ｓｙｎｃバリア通過」を共有
メモリに書き込む。ＳＲＤは、この状態変化を待機しており、それによってＭＥＰは待ち
行列中の後続のコマンドを処理することができる。その結果、異なる計器モジュールのＭ
ＥＰは、すべてが同じｓｙｎｃドメイン内にあり、動作を同期させることができる。
幾つかの実施例において、ｓｙｎｃバスエンドポイントトランスミッタがｓｙｎｃバリ
アに到達した後、ｓｙｎｃバスエンドポイントトランスミッタは、その「ｓｙｎｃバス到
達状態」を、それがｓｙｎｃバスマスタによって「ｓｙｎｃバリア通過」コマンドで確認
されるまで保持してよい。
各ｓｙｎｃバスエンドポイントはまた、ｓｙｎｃバスコマンド、例えば「ｓｙｎｃバリ
ア状態通過」等をｓｙｎｃバスから受信し、計器モジュール上のリソースのためのトリガ
信号を発生するように構成されていてよい。例えば、各リソースは、トリガ信号に応答し
て、コマンドの特定の部分集合を実行するように構成されてよい。幾つかの例において、
トリガ信号は異なるモジュール上のリソースをトリガし、それによってこれらは、アクシ
ョンを正しい順序でだけではなく、同時に行う。トリガ信号は、リソースが、そのリソー
スが事前にそのために設定されているアクションを行うのをトリガするために使用されて
よい。
幾つかの実施例において、ｓｙｎｃドメインは一度に１つのトリガ信号だけを創出する
が、１つのトリガ信号を異なる時間遅延で複数のレシーバ出力に印加できる。これらのト
リガ信号の各々は、多数の（例えば、３２の）計器モジュールリソースのうちの１つに印
加することができる。例えば、ｓｙｎｃドメインのためのトリガ信号を複数の計器モジュ
ールリソースに印加でき、又はｓｙｎｃドメインのためのトリガ信号を１つの計器モジュ
ールリソースに印加することもできる。各エンドポイントレシーバ出力はまた、固有のト
リガ信号オフセット遅延を導入してよい。２つのエンドポイントレシーバ出力が同じｓｙ
ｎｃドメインに関連付けられていても、それらのオフセットは、計器モジュールリソース
の中の異なるパスを補償するために異なるようにプログラムすることができる。
幾つかの実施例において、このようなｓｙｎｃバスフレームは、フレームの開始とフレ
ームにより表されるメッセージのタイプを示すヘッダを含む。このヘッダにはペイロード
データが続いてよく、これは１つ又は複数の利用可能な試験ドメインの各々のためのｓｙ
ｎｃバリア状態を表してよい。幾つかの例において、ｓｙｎｃフレームのタイミングは、
クロック信号によって合わされてよい。ペイロードの大きさは、利用可能な試験ドメイン
の数により特定される。試験ドメインが多いほど、ペイロードは大きくなり、信号が試験
システム内を伝播するのにかかる時間が長くなる。
幾つかの例において、ｓｙｎｃバスは、「ｓｙｎｃバリア到達」及び「ｓｙｎｃバリア
通過」以外のメッセージもサポートする。例えば、ｓｙｎｃバスマスタは、ｓｙｎｃバス
エンドポイントに時刻（ＴＯＤ：ｔｉｍｅ－ｏｆ－ｅａｙ）クロックを更新するように命
じるメッセージを送信でき、ｓｙｎｃバスエンドポイントはｓｙｎｃバスマスタにその更
新を送信してくれるように要求できる。ＴＯＤクロックは、各計器上のシステムクロック
カウンタを明示された値に設定するために使用されるシステムタイムアラインメント信号
であり、それによってすべての計器がそれぞれのクロックを、そのシステムクロックに関
する正確に繰返し可能なタイミングで、同じ明示された値に設定する。
それゆえ、何れの適当な時点でも、ｓｙｎｃバスエンドポイントトランスミッタは、そ
の状態を送信するのではなく、メッセージを送信でき、何れの適当な時点でも、ｓｙｎｃ
バスマスタは、「ｓｙｎｃバリア通過」を送信するのではなく、メッセージを送信できる
。幾つかの実施例において、ｓｙｎｃバスマスタが状態を伴わないフレームを受信すると
、ｓｙｎｃバスマスタは、同じく状態を含まないフレームタイプで応答する。幾つかの実
施例において、ｓｙｎｃバスエンドポイントが状態を伴わないフレームを受信すると、ｓ
ｙｎｃバスエンドポイントは、前のフレームからのその状態を保持する。その結果、前の
フレームの状態が保存される。
幾つかの実施例において、試験システムは複数のＭＥＰ、すなわち計器モジュールごと
に１つを有していてよく、又は１つのＭＥＰが複数の計器モジュールに対応してもよい。
後者の場合、ＭＥＰは、１つの計器モジュールのｓｙｎｃバスエンドポイントを貢献エン
ドポイントとして構成し、それを使ってｓｙｎｃバリア状態を提供してもよい。この場合
、ＭＥＰは、それ以外のモジュール上のｓｙｎｃバスエンドポイントを非貢献エンドポイ
ントとなるように構成してよい。幾つかの実施例において、ＭＥＰはｓｙｎｃバスエンド
ポイントのすべてを貢献型となるように構成し、ｓｙｎｃバリア状態を各ｓｙｎｃバスエ
ンドポイントへと個別に通信してよい。それゆえ、同期システムは設定可能である。それ
によって、同じモジュールを、若干低下した機能性でも、より安価なシステムの中で使用
することが可能となる。
例示的な試験システムは、２つの関係する特徴、すなわち同時試験フローとフロー・パ
ー・サイトをサポートしてよい。ある例において、同時試験フローには、ＤＵＴの複数の
セクションが同時に試験されるのに十分に独立していることが必要となる。試験システム
のユーザは、どのテスタリソースをＤＵＴの各セクションに関連付けるかを明示してよい
。試験プログラムは別々のフローで書かれてもよく、各々がＤＵＴの１つのセクションに
関連付けられるリソースのみを使用する。ホストコンピュータがこれらのフローを逐次的
に実行しても、ＭＥＰは複数のフローのためのコマンドを並列実行する。
フロー・パー・サイトは、同時試験フローと同様であるが、ユーザが異なるフローを書
くのではなく、１つのフローの実行がＤＵＴの試験結果に応じて異なる。試験プログラム
は、同じ結果を持つサイトをグループ分けし、試験フローは、サイトの各群について１回
、逐次的に実行される。フロー中に実行されるコマンドは、各群について異なっていてよ
い。試験プログラムが継続するにつれて、フローは再び分かれ、又は合流する。固有のフ
ローを実行するリソースは、ある試験ドメインのメンバーと考えられる。これらのリソー
スは相互に同時に動作する。異なる試験ドメイン内のリソースは、相互にほとんど、又は
まったく同期しなくてよい。２つの特徴の違いは、同時試験フローでは試験ドメインが試
験プログラムの実行の前にわかっているのに対し、フロー・パー・サイトではこれらがダ
イナミックに作られることである。
幾つかの実施例において、バス同期システムは、試験エンジニアが試験プログラムの少
なくとも一部について自動同期を無効にできるように構成されてよい。幾つかの実施例に
おいて、バス同期システムは、試験プログラムのうち、同期が行われる必要のあるすべて
の部分を、自動的に識別するように構成される。例えば、識別は、試験エンジニアの入力
なしに行われてよい。
幾つかの実施例において、ｓｙｎｃバスは、ｗｉｒｅｄ－ＯＲバスを使って、ポイント
ツーポイント接続及び論理ゲートを使って、適当な非接触、無線、若しくは光シグナリン
グを使って、又はこれらの伝送媒体の何れかの適当な組合せを使って実装されてよい。幾
つかの実施例において、ｓｙｎｃバスは、状態をハードウェア又はソフトウェアに通信し
、状態を集約し、集約された状態又はその他の情報を、同じ経路を介して、又は異なる経
路を介して、すべてのＭＥＰに伝送するように構成される何れの適当なデータ通信経路を
使って実装されてもよい。
幾つかの実施例において、バス同期は対称でなくてもよい。例えば、幾つかの実施例に
おいて、「ｓｙｎｃバリア通過」信号又は、他の適当な同期若しくはその他の信号を、上
述のようにｓｙｎｃバス上ではなく、イーサネットバス上で伝送することもできる。
本明細書に記載されているように、例示的なバス同期システムはそれゆえ、複数の分散
されたＭＥＰにわたる同期動作を可能にし、中央制御は不要である。これは、複数の分散
されたＭＥＰが試験プログラムのそれぞれの部分を実行するのに要する時間が異なってい
ることもあり、典型的に、このような処理に実際にどれだけの時間がかかるか事前にわか
らなくても可能である。それゆえ、各ＭＥＰは、それが試験プログラムのそれぞれの部分
を実行するのに要する時間におけるフレキシビリティを有し、この時間は事前に知ること
はできない場合もある。バス同期システムはまた、比較的低レイテンシであり、これは、
例えば幾つかの試験プログラムが１秒間に何千もの同期イベントを含む可能性があるため
、有利であることもある。
幾つかの実施例において、ＭＥＰの各々は、試験プログラムの独自のコピーを実行して
、ｓｙｎｃバリアをコマンド待ち行列の中でコマンド内のどこに置くべきかを特定し、そ
のＭＥＰを含む計器モジュールをサブスクライブすべきｓｙｎｃドメインを特定するよう
に構成されてよい。この分散方式は、ホストコンピュータが試験プログラムを実行し、ｓ
ｙｎｃバリアコマンドをｓｙｎｃドメインのためのコマンドシリーズ内の適当な位置に置
く前述の方式の代わりに、又はそれと組み合わせて実装できる。
本明細書に記載されている例示的な試験システムは、ハードウェア又はハードウェアと
ソフトウェアの組合せを含む１つ又は複数のコンピュータシステムによって実装され、及
び／又はそれを使って制御されてよい。例えば、本明細書に記載されているようなシステ
ムは、自動要素の動作を制御するための、システム内の様々な地点にある各種のコントロ
ーラ及び／又は処理デバイスを含んでいてよい。中央コンピュータは、各種のコントロー
ラ又は処理デバイス間の動作を調整してよい。中央コンピュータ、コントローラ、及び処
理デバイスは、各種のソフトウェアルーチンを実行し、各種の自動要素の制御と調整を行
ってよい。
本明細書に記載の例示的なシステムは、少なくとも一部に、１つ又は複数のコンピュー
タプログラム製品、例えば、１つ又は複数の非一時的機械可読媒体等の１つ又は複数の情
報キャリアにおいて有形に具現化された、例えば１つ又は複数のデータ処理装置、例えば
プログラマブルプロセッサ、コンピュータ、複数のコンピュータ、及び／又はプログラマ
ブルロジックコンポーネントによる実行のため、又はその動作を制御するための１つ又は
複数のコンピュータプログラムを使って制御できる。
コンピュータプログラムは、コンパイル型又はインタプリタ型言語を含む何れの形態の
プログラミング言語で書くこともでき、また、スタンドアロン型プログラムとして、又は
モジュール、コンポーネント、サブルーチン、若しくはコンピューティング環境内での使
用に適したその他のユニットとして等、何れの形態でも展開できる。コンピュータプログ
ラムは、１つのコンピュータ上で、又は１つのサイトの、又は複数のサイトにわたって分
散され、ネットワークにより相互接続される複数のコンピュータ上で実行されるように展
開できる。
試験の全部又は一部を実施することに関連付けられるアクションは、本明細書に記載さ
れている機能を実行するための１つ又は複数のコンピュータプログラムを実行する１つ又
は複数のプログラマブルプロセッサにより実行できる。試験の全部又は一部は、特定用途
論理回路構成、例えばＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａ
ｒｒａｙ）及び／又はＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅ
ｇｒａｔｅｄ ｃｉｒｃｕｉｔ）を使って実施できる。
コンピュータプログラムの実行に適したプロセッサとしては、例えば、汎用及び特定目
的両方のマイクロプロセッサ並びに、あらゆる種類のデジタルコンピュータの何れか１つ
又は複数のプロセッサが含まれる。一般に、プロセッサは、リードオンリストレージエリ
ア若しくはランダムアクセスストレージエリア、又はそれらの両方から命令及びデータを
受信する。コンピュータ（サーバを含む）の要素は、命令を実行するための１つ又は複数
のプロセッサと、命令及びデータを保存するための１つ又は複数のストレージエリアデバ
イスを含む。一般に、コンピュータはまた、１つ又は複数の機械可読記憶媒体、例えば、
データを記憶するための大量ストレージデバイス、例えば磁気、磁気光ディスク、若しく
は光ディスク等を含み、又は、それに動作的に連結されて、そこからデータを受信し、若
しくはそこにデータを伝送し、又はその両方を行う。コンピュータプログラム命令及びデ
ータを具現化するのに適した機械可読記憶媒体には、例えば、半導体ストレージエリアデ
バイス、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、及びフラッシュストレージエリアデバイス、
磁気ディスク、例えば内部ハードディスク又はリムーバブルディスク、磁気光媒体、並び
にＣＤ－ＲＯＭ及びＤＶＤ－ＲＯＭディスクが含まれる。
本明細書で使用される何れの「電気接続」も、直接的な物理的接続又は、介在コンポー
ネントを含む、若しくは含まないが、それでもなお接続されたコンポーネント間での電気
信号の流れを可能にする有線若しくは無線接続を黙示してよい。特に別段の明記がないか
ぎり、信号の流れを可能にする電気回路構成を含む何れの「接続」も、「接続」を修飾す
る「電気」という単語が使用されているか否かにかかわらず、電気的接続であり、必ずし
も直接的な物理的接続とはかぎらない。
本明細書に記載されている異なる実施例の要素を組み合わせることによって、具体的に
上述されていない他の実施形態を形成してもよい。要素は、本明細書に記載されている構
造から、それらの動作に不利な影響を与えなければ省かれてよい。さらに、本明細書に記
載されている機能を実行するために、様々な別々の要素を１つ又は複数の個別の要素と組
み合わせてもよい。

Claims (19)

  1. システムであって、
    一のコンピュータバスと、
    複数の試験フローを実行する一のホストコンピュータと、
    複数の計器モジュールと
    を含み、
    一の計器モジュールが、複数のリソース及び一の処理デバイスを含み、
    一の試験フローによって動作させられる複数のリソースが一のドメインを画定し、
    前記ホストコンピュータは、前記試験フロー内でｓｙｎｃコマンドを含むコマンドを前記複数の計器モジュールに出力するように構成され、
    前記ｓｙｎｃコマンドは、前記一の計器モジュールが、一の状態を前記コンピュータバスに与えて前記処理デバイスを一時停止させるようにし、
    前記ドメインにおける前記複数の計器モジュールからの複数の状態が、前記コンピュータバス上で集約され、
    前記集約された状態に基づいて情報が前記複数の計器モジュールに分配され、
    前記処理デバイスは、前記情報に基づいてコマンドの実行を再開するように構成され、
    前記試験フローにおける前記ｓｙｎｃコマンドは、前記試験フローの中で、前記試験フローによる被試験デバイスに対するアクション又は測定を必要とするコマンドの直前にある、システム。
  2. 前記情報は、前記ドメインにおけるすべての計器モジュールがｓｙｎｃコマンドに遭遇した後に分配される、請求項１のシステム。
  3. 前記ホストコンピュータは、前記コマンドを、前記コンピュータバスとは異なる通信バスを介して前記複数の計器モジュールに送信するようにプログラムされる、請求項１のシステム。
  4. 前記状態を集約すること、前記情報を分配することは、前記ホストコンピュータから独立して行われる、請求項１のシステム。
  5. 前記コマンドの少なくとも幾つかは、前記ドメインにおける複数のリソースに動作を行うように命令する、請求項１のシステム。
  6. 前記一の計器モジュールは、状態を前記コンピュータバスに与える一のエンドポイントデバイスを含み、
    前記エンドポイントデバイスは、一の貢献エンドポイントデバイスを含み、
    前記貢献エンドポイントデバイスは、前記情報を前記コンピュータバスから受信し、前記情報に基づいて、前記リソースのうちの一つ以上の動作をトリガする信号を発生するように構成される、請求項１のシステム。
  7. 前記一の計器モジュールは一のエンドポイントデバイスを含み、
    前記エンドポイントデバイスは、前記情報を前記コンピュータバスから受信し、前記情報に基づいて、前記リソースのうちの一つ以上の動作をトリガする信号を発生する一の非貢献エンドポイントデバイスを含む、請求項１のシステム。
  8. 前記ホストコンピュータは、複数の別々の命令フローを含む試験プログラムを実行するようにプログラムされ、
    前記複数の別々の命令フローは前記試験フローを含む、請求項１のシステム。
  9. 前記一の計器モジュールは一のエンドポイントデバイスを含み、
    前記エンドポイントデバイスは、前記複数の別々のフローのうちの一つ以上にサブスクライブされるように構成される、請求項８のシステム。
  10. 前記一の計器モジュールは一のエンドポイントデバイスを含み、
    前記エンドポイントデバイスは、前記ドメイン内のリソースに提供する信号を発生するように構成される、請求項１のシステム。
  11. 前記信号は、前記リソースが事前に設定されているアクションを行うように前記リソースをトリガする、請求項１０のシステム。
  12. 前記情報の受信に関する信号のタイミングを制御するために、オフセットが前記信号に付加されてよい、請求項１０のシステム。
  13. 前記一の計器モジュールは一のエンドポイントデバイスを含み、
    前記一のエンドポイントデバイスは、前記コンピュータバスへの出力を実施するトランスミッタと、前記コンピュータバスからの受信を実施するレシーバとを含む、請求項１のシステム。
  14. 前記状態は、前記一の処理デバイスにより行われる試験の合格又は不合格状態を含む、請求項１のシステム。
  15. 前記状態は、時間分割多元接続様式で、複数のビットから構成される周期的フレームを使って前記コンピュータバス上に符号化されるビットを含む、請求項１のシステム。
  16. 前記周期的フレームは、ヘッダ、トレイラ、巡回冗長性検査、又は８ｂ／１０ｂ符号化のうちの一つ以上によって特徴付けられる、請求項１５のシステム。
  17. 前記複数のビットの少なくとも幾つかは、前記一の計器モジュール上のシステムクロックカウンタを、前記コンピュータバス上のペイロード内にある明示された値又は明示された時間のうちの少なくとも１つに設定するためのシステムタイムアラインメント信号を表す、請求項１５のシステム。
  18. 前記コンピュータバスは、ｗｉｒｅｄ－ＯＲバス；ポイントツーポイント接続及び論理ゲート；非接触、無線、若しくは光シグナリング；又は、ｗｉｒｅｄ－ＯＲバス；ポイントツーポイント接続及び論理ゲート；非接触、及び無線若しくは光シグナリングのうちの一つ以上の組合せのうちの少なくとも１つを含む、請求項１のシステム。
  19. 前記試験フローの少なくとも一部は同期されないように制御可能である、請求項１のシステム。
JP2024024455A 2018-05-10 2024-02-21 バス同期システム Active JP7720432B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US15/976,407 2018-05-10
US15/976,407 US10896106B2 (en) 2018-05-10 2018-05-10 Bus synchronization system that aggregates status
PCT/US2019/028247 WO2019217056A1 (en) 2018-05-10 2019-04-19 Bus synchronization system
JP2020560923A JP2021523438A (ja) 2018-05-10 2019-04-19 バス同期システム

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2020560923A Division JP2021523438A (ja) 2018-05-10 2019-04-19 バス同期システム

Publications (2)

Publication Number Publication Date
JP2024073458A JP2024073458A (ja) 2024-05-29
JP7720432B2 true JP7720432B2 (ja) 2025-08-07

Family

ID=68464711

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020560923A Pending JP2021523438A (ja) 2018-05-10 2019-04-19 バス同期システム
JP2024024455A Active JP7720432B2 (ja) 2018-05-10 2024-02-21 バス同期システム

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2020560923A Pending JP2021523438A (ja) 2018-05-10 2019-04-19 バス同期システム

Country Status (8)

Country Link
US (1) US10896106B2 (ja)
EP (1) EP3791197B1 (ja)
JP (2) JP2021523438A (ja)
KR (1) KR102793567B1 (ja)
CN (1) CN112074747B (ja)
SG (1) SG11202010328YA (ja)
TW (1) TWI834661B (ja)
WO (1) WO2019217056A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11853179B1 (en) * 2018-12-28 2023-12-26 Teledyne Lecroy, Inc. Detection of a DMA (direct memory access) memory address violation when testing PCIE devices
US11904890B2 (en) * 2020-06-17 2024-02-20 Baidu Usa Llc Lane change system for lanes with different speed limits
CN115698735A (zh) * 2020-08-04 2023-02-03 爱德万测试公司 使用附加信令测试被测试器件的自动测试设备、分选机和方法
US12461141B2 (en) 2023-03-21 2025-11-04 Teradyne, Inc. Identifying failures in device cores
US20250199987A1 (en) * 2023-12-13 2025-06-19 Qualcomm Incorporated Bidirectional high-speed interfaces aggregator
US12540845B2 (en) 2024-03-11 2026-02-03 Teradyne, Inc. System for testing light sources

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001522049A (ja) 1997-10-31 2001-11-13 クリーダンス システムズ コーポレイション 分散式の同期と制御を具有するモジュラー化された集積回路テスタ
JP2002055145A (ja) 2000-06-16 2002-02-20 Agilent Technol Inc マルチポート試験機能を持つ集積回路テスタおよび被験デバイスの試験方法
JP2002342108A (ja) 2001-05-15 2002-11-29 Mitsubishi Electric Corp 試験環境構築システム
US20050102592A1 (en) 2001-08-17 2005-05-12 Credence Systems Corporation Circuit testing with ring-connected test instrument modules
JP2005316679A (ja) 2004-04-28 2005-11-10 Nec Corp 並列演算処理装置
JP2007502434A (ja) 2003-05-22 2007-02-08 テセダ コーポレーション 半導体集積回路を試験するための試験機アーキテクチャ
JP2008525761A (ja) 2004-11-22 2008-07-17 テラダイン・インコーポレーテッド 自動試験装置における同期用インターフェースを有する機器
JP2009176116A (ja) 2008-01-25 2009-08-06 Univ Waseda マルチプロセッサシステムおよびマルチプロセッサシステムの同期方法
JP2011059112A (ja) 2009-09-10 2011-03-24 Advantest Corp 試験装置および試験方法
US20130007521A1 (en) 2011-06-28 2013-01-03 Hon Hai Precision Industry Co., Ltd. Synchronous test control system and method using testing device
JP2015501428A (ja) 2011-10-25 2015-01-15 テラダイン・インコーポレーテッドＴｅｒａｄｙｎｅ Ｉｎｃｏｒｐｏｒａｔｅｄ 試験ブロックの並行性を制御するための簡略化された構成をサポートする試験システム
JP2018509593A (ja) 2015-02-19 2018-04-05 テラダイン、 インコーポレイテッド レーダー応用のための仮想距離試験技術

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4229792A (en) 1979-04-09 1980-10-21 Honeywell Inc. Bus allocation synchronization system
JPH02105961A (ja) * 1988-10-14 1990-04-18 Nippon Telegr & Teleph Corp <Ntt> マルチプロセッサ同期方式
US5235698A (en) 1989-09-12 1993-08-10 Acer Incorporated Bus interface synchronization control system
GB2257272B (en) 1991-06-29 1995-01-04 Genrad Ltd DC level generator
US5471136A (en) 1991-07-24 1995-11-28 Genrad Limited Test system for calculating the propagation delays in signal paths leading to a plurality of pins associated with a circuit
US5371880A (en) 1992-05-13 1994-12-06 Opti, Inc. Bus synchronization apparatus and method
US5615219A (en) 1995-11-02 1997-03-25 Genrad, Inc. System and method of programming a multistation testing system
US5604751A (en) 1995-11-09 1997-02-18 Teradyne, Inc. Time linearity measurement using a frequency locked, dual sequencer automatic test system
US5717704A (en) 1996-04-16 1998-02-10 Ltx Corporation Test system including a local trigger signal generator for each of a plurality of test instruments
US5938780A (en) 1997-09-19 1999-08-17 Teradyne, Inc. Method for capturing digital data in an automatic test system
JP3953243B2 (ja) 1998-12-29 2007-08-08 インターナショナル・ビジネス・マシーンズ・コーポレーション システム分析のためにバス・アービトレーション制御を使用する同期方法及び装置
US6389547B1 (en) 1999-03-19 2002-05-14 Sony Corporation Method and apparatus to synchronize a bus bridge to a master clock
US6550036B1 (en) 1999-10-01 2003-04-15 Teradyne, Inc. Pre-conditioner for measuring high-speed time intervals over a low-bandwidth path
US6651122B2 (en) * 2000-12-07 2003-11-18 Micron Technology, Inc. Method of detecting a source strobe event using change detection
US7017087B2 (en) 2000-12-29 2006-03-21 Teradyne, Inc. Enhanced loopback testing of serial devices
US6754763B2 (en) * 2001-07-30 2004-06-22 Axis Systems, Inc. Multi-board connection system for use in electronic design automation
DE10157931C2 (de) 2001-11-26 2003-12-11 Siemens Ag Verfahren und Vorrichtungen zur Synchronisation von Funkstationen und zeitsynchrones Funkbussystem
US7334065B1 (en) 2002-05-30 2008-02-19 Cisco Technology, Inc. Multiple data bus synchronization
WO2004008330A1 (en) * 2002-07-17 2004-01-22 Fiberbyte Pty Ltd Synchronized multichannel universal serial bus
US6981192B2 (en) 2002-09-27 2005-12-27 Teradyne, Inc. Deskewed differential detector employing analog-to-digital converter
US7949777B2 (en) 2002-11-01 2011-05-24 Avid Technology, Inc. Communication protocol for controlling transfer of temporal data over a bus between devices in synchronization with a periodic reference signal
CN100456043C (zh) * 2003-02-14 2009-01-28 爱德万测试株式会社 检测集成电路的方法和装置
US7177777B2 (en) 2004-10-01 2007-02-13 Credence Systems Corporation Synchronization of multiple test instruments
US7454681B2 (en) * 2004-11-22 2008-11-18 Teradyne, Inc. Automatic test system with synchronized instruments
US7769932B2 (en) 2005-09-09 2010-08-03 Honeywell International, Inc. Bitwise arbitration on a serial bus using arbitrarily selected nodes for bit synchronization
US7349818B2 (en) 2005-11-10 2008-03-25 Teradyne, Inc. Determining frequency components of jitter
US7668235B2 (en) 2005-11-10 2010-02-23 Teradyne Jitter measurement algorithm using locally in-order strobes
JP2007157303A (ja) 2005-12-08 2007-06-21 Advantest Corp 試験装置および試験方法
JP2009544012A (ja) * 2006-07-10 2009-12-10 アステリオン・インコーポレイテッド 試験システムで処理を実行するシステムおよび方法
TW200824693A (en) 2006-08-28 2008-06-16 Jazz Pharmaceuticals Inc Pharmaceutical compositions of clonazepam and methods of use thereof
US7528623B2 (en) 2007-02-02 2009-05-05 Teradyne, Inc. Distributing data among test boards to determine test parameters
US7673084B2 (en) 2007-02-20 2010-03-02 Infineon Technologies Ag Bus system and methods of operation using a combined data and synchronization line to communicate between bus master and slaves
US8037355B2 (en) 2007-06-07 2011-10-11 Texas Instruments Incorporated Powering up adapter and scan test logic TAP controllers
WO2010132943A1 (en) * 2009-05-20 2010-11-25 Chronologic Pty. Ltd. Jitter reduction method and apparatus for distributed synchronised clock architecture
US8615673B2 (en) * 2009-11-18 2013-12-24 National Instruments Corporation Device synchronization using independent clocks
CN101834664B (zh) * 2010-04-29 2013-01-23 西安电子科技大学 一种sdh多域综合测试装置及测试方法
KR101742590B1 (ko) * 2010-05-05 2017-06-01 테라다인 인코퍼레이티드 반도체 장치들의 동시 시험을 위한 시스템
US8504864B2 (en) 2010-12-01 2013-08-06 GM Global Technology Operations LLC Data sensor coordination using time synchronization in a multi-bus controller area network system
CN102122995A (zh) * 2010-12-20 2011-07-13 北京航空航天大学 一种无线分布式自动测试系统
US9946679B2 (en) * 2011-10-05 2018-04-17 Analog Devices, Inc. Distributed audio coordination over a two-wire communication bus
US8914563B2 (en) 2012-02-28 2014-12-16 Silicon Laboratories Inc. Integrated circuit, system, and method including a shared synchronization bus
AU2013270397B2 (en) 2012-06-01 2015-11-12 Blackberry Limited Universal synchronization engine based on probabilistic methods for guarantee of lock in multiformat audio systems
US8850258B2 (en) 2012-06-20 2014-09-30 Intel Corporation Calibration for source-synchronous high frequency bus synchronization schemes
US8947537B2 (en) 2013-02-25 2015-02-03 Teradyne, Inc. Rotatable camera module testing system
CN103257910B (zh) * 2013-04-26 2016-08-03 北京航空航天大学 可用于现场测试的lxi嵌入式可重配置通用测试平台
US9830298B2 (en) 2013-05-15 2017-11-28 Qualcomm Incorporated Media time based USB frame counter synchronization for Wi-Fi serial bus
EP2984780A4 (en) 2014-06-10 2016-10-05 Halliburton Energy Services Inc SYNCHRONIZATION OF RECEIVING UNITS ON A CONTROL BUS AREA NETWORK
US9397670B2 (en) * 2014-07-02 2016-07-19 Teradyne, Inc. Edge generator-based phase locked loop reference clock generator for automated test system
WO2016018236A1 (en) * 2014-07-28 2016-02-04 Intel Corporation Semiconductor device tester with dut data streaming
US9577818B2 (en) 2015-02-04 2017-02-21 Teradyne, Inc. High speed data transfer using calibrated, single-clock source synchronous serializer-deserializer protocol
CN105242160A (zh) * 2015-10-20 2016-01-13 珠海格力电器股份有限公司 多个家用电器的同步测试方法及其测试系统
US10345418B2 (en) 2015-11-20 2019-07-09 Teradyne, Inc. Calibration device for automatic test equipment
US9917667B2 (en) 2015-12-21 2018-03-13 Hamilton Sundstrand Corporation Host-to-host test scheme for periodic parameters transmission in synchronized TTP systems
US10128783B2 (en) 2016-05-31 2018-11-13 Infineon Technologies Ag Synchronization of internal oscillators of components sharing a communications bus
CN106130680B (zh) 2016-06-23 2018-03-27 北京东土科技股份有限公司 工业互联网现场层宽带总线时钟同步实现方法
CN107332749B (zh) 2017-07-05 2020-09-22 北京东土科技股份有限公司 基于工业互联网现场层宽带总线架构的同步方法及装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001522049A (ja) 1997-10-31 2001-11-13 クリーダンス システムズ コーポレイション 分散式の同期と制御を具有するモジュラー化された集積回路テスタ
JP2002055145A (ja) 2000-06-16 2002-02-20 Agilent Technol Inc マルチポート試験機能を持つ集積回路テスタおよび被験デバイスの試験方法
JP2002342108A (ja) 2001-05-15 2002-11-29 Mitsubishi Electric Corp 試験環境構築システム
US20050102592A1 (en) 2001-08-17 2005-05-12 Credence Systems Corporation Circuit testing with ring-connected test instrument modules
JP2007502434A (ja) 2003-05-22 2007-02-08 テセダ コーポレーション 半導体集積回路を試験するための試験機アーキテクチャ
JP2005316679A (ja) 2004-04-28 2005-11-10 Nec Corp 並列演算処理装置
JP2008525761A (ja) 2004-11-22 2008-07-17 テラダイン・インコーポレーテッド 自動試験装置における同期用インターフェースを有する機器
JP2009176116A (ja) 2008-01-25 2009-08-06 Univ Waseda マルチプロセッサシステムおよびマルチプロセッサシステムの同期方法
JP2011059112A (ja) 2009-09-10 2011-03-24 Advantest Corp 試験装置および試験方法
US20130007521A1 (en) 2011-06-28 2013-01-03 Hon Hai Precision Industry Co., Ltd. Synchronous test control system and method using testing device
JP2015501428A (ja) 2011-10-25 2015-01-15 テラダイン・インコーポレーテッドＴｅｒａｄｙｎｅ Ｉｎｃｏｒｐｏｒａｔｅｄ 試験ブロックの並行性を制御するための簡略化された構成をサポートする試験システム
JP2018509593A (ja) 2015-02-19 2018-04-05 テラダイン、 インコーポレイテッド レーダー応用のための仮想距離試験技術

Also Published As

Publication number Publication date
EP3791197B1 (en) 2022-09-21
CN112074747B (zh) 2024-10-25
US20190347175A1 (en) 2019-11-14
TW201947400A (zh) 2019-12-16
EP3791197A4 (en) 2021-06-30
CN112074747A (zh) 2020-12-11
WO2019217056A1 (en) 2019-11-14
EP3791197A1 (en) 2021-03-17
TWI834661B (zh) 2024-03-11
JP2021523438A (ja) 2021-09-02
KR102793567B1 (ko) 2025-04-11
US10896106B2 (en) 2021-01-19
JP2024073458A (ja) 2024-05-29
SG11202010328YA (en) 2020-11-27
KR20200142090A (ko) 2020-12-21

Similar Documents

Publication Publication Date Title
JP7720432B2 (ja) バス同期システム
US7043390B2 (en) Circuit testing with ring-connected test instruments modules
US10176281B2 (en) Generating clock signals for a cycle accurate, cycle reproducible FPGA based hardware accelerator
EP2218005B1 (en) A method for testing in a reconfigurable tester
US7685325B2 (en) Synchronous bus controller system
US20090113245A1 (en) Protocol aware digital channel apparatus
US20110276820A1 (en) Cross Controller Clock Synchronization
JP2007212453A (ja) トリガ分配装置
US20250067804A1 (en) Automated test equipment and method using a trigger generation
US9208008B2 (en) Method and apparatus for multi-chip reduced pin cross triggering to enhance debug experience
US11042500B1 (en) Systems and methods for high-speed data transfer over a communication interface
KR20120070188A (ko) 모듈 간의 타이밍 정보를 이용하는 멀티코어 시스템의 시뮬레이터, 및 그 시뮬레이션 방법
GB2493405A (en) Integrated circuit debugging using barrier transactions and debug access port circuitry
CN115529623B (zh) 一种基带单元测试装置、方法、终端设备以及存储介质
US11301414B1 (en) Systems and methods for communicating with clients with non-deterministic response delay over a communication interface
JP2006170761A (ja) 半導体集積回路テストシステム
TWI245912B (en) Circuit testing with ring-connected test instrument modules
JPH04368035A (ja) グループ通信方法
JP2001051022A (ja) 半導体集積回路試験システム及び半導体集積回路試験方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240321

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240321

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250625

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250728

R150 Certificate of patent or registration of utility model

Ref document number: 7720432

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150