JPH02105961A

JPH02105961A - マルチプロセッサ同期方式

Info

Publication number: JPH02105961A
Application number: JP63258575A
Authority: JP
Inventors: Takashi Yugawa; 湯川　高志
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1988-10-14
Filing date: 1988-10-14
Publication date: 1990-04-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数のプロセッシングエレメントおよび任意
のプロセッシングエレメント相互の通信手段を有するマ
ルチプロセッサシステムにおける同期方式に関する。

〔従来の技術〕

マルチプロセッサシステムは、複数のプロセッシングエ
レメント（以下、ＰＥという）、および。

その任意のＰＥ間で相互にデータおよびメツセージを転
送する通信手段から構成され、ひとつの仕事を複数に分
割して各ＰＥに割当て、各ＰＥは他のＰＥと通信手段を
用いてデータやメツセージの交換を行いつＮ割当てられ
た仕事を処理することにより、全体として一つの仕事を
処理するシステムである。こ＼で、任意の１）　Ｅ間の
通信手段を実現するために、ＰＥは相互にバスや通信線
等によって接続されているが、必ずしも全てのＰＥ同士
が完全に接続されているわけではなく、いくつかのＰＥ
を中継してデータやメツセージを転送する構造になって
いるものもある。なお、各ＰＥは、一般に少なくとも論
理演算ユニット、制御ユニット、主記憶ユニットを備え
た中央処理装置（ｃｐＵ）と外部とデータを交換するた
めのインタフェースユニットから構成される。

このようなマルチプロセッサシステムにおいて。

処理が複数のフェーズから構成され、各フェーズを全て
のＰＥが歩調をとって処理しなければならない場合があ
る。この場合、フェーズの処理が早く終了したＰＥは他
ＰＥのフェーズ処理終了を待ちあわせ、全ＰＥが該フェ
ーズの処理を終了したことを検出して、全ＰＥが次フェ
ーズの処理に移行する動作が必要となる。この動作が、
マルチプロセッサシステムの同期動作と呼ばれるもので
ある。

この同期動作の実現のために、従来、以下のような方式
が用いられている。

（１）同期監視用プロセッサを用いた同期方式これはマ
ルチプロセッサシステム内に同期監視用プロセッサを設
け、該同期監視用プロセッサが各ＰＥの処理進行状況を
監視する事により、全ＰＥのフェーズ処理の終了を検知
して、次フェーズへの処理移行指示を発する方式である
。

第５図はその構成図で、５０１はＰＥであり、５０２は
同期監視用プロセッサである。５ｏ３は該同期監視用プ
ロセッサ５０２内に設けられたＰＥ状態フラグであり、
フラグの数はＰＥ数に等しい、５ｏ４はＰＥ５０１と同
期監視用プロセッサ５０２を接続する同期制御線であり
、同期監視用プロセッサ５０２は該制御１！５０４によ
り全てのＰＥ５０１と接続されている。

第６図はＰＥ台数が３の場合の動作概要図である。一般
に本発明が対象としている処理ではいくつものフェーズ
があり、何回も同期がとられるが。

各同期とも同様の動作であるため、第６図では、そのう
ち−回の同期動作を抜きだし、ｊ番目のフェーズからｊ
＋１番目のフェーズに移行する時点の同期動作を示して
いる。二Ｎで、仕事の全フェーズ数をＭとしたときに、
ｊに１からＭ−１の間の任意の整数値を代入することに
よって、ひとつの仕事の中のあらゆる同期動作を説明す
ることができる。また、以後に示されるあらゆる動作概
要図においても、この第６図が示すと同様に、仕事の中
のｊ番目のフェーズからｊ＋１番目のフェーズへ移行す
る時点の同期動作を抜きだして示すものとする。

第６図において、６０１は各ＰＥ５０１　（ＰＥ１、Ｐ
Ｅ２．ＰＥ３）の動作を示しており、６０２は同期監視
用プロセッサ５０２の動作を示している。６０３はｊ番
目のフェーズの処理であり、６０４は同期監視用プロセ
ッサ５０２からのフェーズ移行指示を待ち合せる同期待
ち状態である。

６０５はｊ＋１番目のフェーズ処理、すなわちｊ番目の
フェーズ処理６０３の次のフェーズの処理である。６０
６はＰＥ状態フラグの更新処理であり、６０７はフェー
ズ移行指示発信処理である。

６０８はＰＥ状態フラグの内容であり、ＰＥ状態フラグ
の更新処理６０６によるＰＥ状態フラグ内容の変化を示
している。

同期監視用プロセッサ５０２は、常に各ＰＥ５０１の状
態を監視しており、全てのＰＥがフェーズ処理を行って
いる場合には、該同期監視用プロセッサ５０２内のＰＥ
状態フラグ５０３は全てクリアしてお−く、あるＰＥが
フェーズ処理を終了すると、該ＰＥは同期監視用プロセ
ッサ５０２からのフェーズ移行指示を待つ同期待ち状態
６０４となるが、同期監視用プロセッサ５０２はこの状
態を検知し、ＰＥ状態フラグ更新処理６０６を行って、
該ＰＥに対応するＰＥ状態フラグをセットする。更に、
フラグ更新後、全てのフラグがセットされているどうか
をチエツクし、セットされていないフラグが一つでもあ
ればＰＥの監視を続け。

全てがセットされていればフェーズ移行指示発信処理６
０７を行い、全ＰＥ５０１に対してフェーズ移行の指示
を発行する。フェーズ移行指示を受信した各ＰＥ５０１
は同期待ち状態を解除して。

次のフェーズの処理を開始する。

この様に、同期監視用プロセッサ５０２を設けて、これ
と全てのＰＥ５０１とを同期制御線５０４により接続し
、該同期監視用プロセッサ５０２が各ＰＥ５０１の状態
を常に監視し、全ＰＥがフェーズの処理を終了したこと
を確認した後、フェーズ移行指示を全ＰＥに同時に発信
することにより、同期をとることができる６（２）同期専用線を用いた同期方式これはＰＥ台数分の入力を待ち、入力の論理積を計算し
て出力する回路を設けるとへもに、同期要求出力と同期
検出入力を持った同期制御回路を各ＰＥ内に設け、各Ｐ
Ｅの同期要求出力を同期要求線により論理積計算回路の
入力に接続すると＼もに該論理積計算回路の出力を同期
検出線により全ＰＥの同期検出入力に接続し、同期制御
回路は自ＰＥがフェーズ処理を終了した時に、自ＰＥの
ＣＰＵをホールドするとへもに同期要求線にフェーズ処
理終了を示す信号を出力し、その後、同期検出線を監視
して、全ＰＥのフェーズ処理が終了して同期検出線がア
クティブになった時点でＣＰＵのホールドを解除するこ
とにより、ＰＥを同期させて次のフェーズの処理に移行
させる方式である。

第７図はその構成図で、７０１はＰＥであり、中央処理
装置（ＣＰＵ）７０２、同期制御回路７０３およびホー
ルド制御線７０４から構成される。

こＮで、ＣＰＵ７０２は、外部からの信号により一時的
に処理を停止するためのホールド信号入力を備えている
。ホールド制御線７０４は同期制御回路７０３のホール
ド信号出力とＣ：ＰＵ７０２のホールド入力とを接続し
ており、同期制御回路７０３が該同期制御線７０４をア
クティブにする事により自ＰＥ内のＣＰＵ７０２をホー
ルド状態にする事ができる。７０５は同期要求線であり
、７０６は論理積計算回路である。同期要求線７０５は
、同期制御回路７０３の同期要求信号出力と論理積計算
回路７０６の入力とを接続している。７０７は同期検出
線であり、論理積計算回路７０６の出力と同期制御回路
７０３の同期検出信号入力とを接続している。各ＰＥ７
０１の同期制御回路７０３から出力された同期要求信号
は、同期要求線７０５により論理積計算回路７０６に入
力され、該論理積計算回路７０６により全ＰＥの同期要
求信号の論理積が計算され、計算結果にあたる出力信号
が同期検出線７０７により各ＰＥ７０１の同期制御回路
７０３に入力される。

第８図はＰＥ台数が３の場合を例とした動作概要図であ
り、時刻とへもに動作が左から右へと推移する。第８図
において、８０１は各ＰＥの動作であり、８０２はｊ番
目のフェーズの処理、８０３はフェーズ処理終了を同期
制御回路７０３に通知する同期要求処理、８０４は同期
制御回路７０３によってＣＰＵ７０２がホールドされて
いるホールド状態、８０５は次のフェーズの処理である
。

８０６は同期要求線７０５および同期検出線７゜７の信
号レベルを示しており、８０７は各ＰＥの同期要求［７
０５の信号レベル、８０８は同期検出線７０７の信号レ
ベルを示している。

いま、ｊ番目のフェーズ処理が終了すると、該ＰＥ７０
１のＣＰＵ７０２は同期制御回路７０３に対して処理終
了を通知する。該通知を受取った同期制御回路７０３は
、自ＰＥの同期要求線７０５をアクテ、イブにするとへ
もにホールド制御線７０４をアクティブにしてＣＰＵ７
０２をホールド状態にし、その後、同期検出線７０７を
監視する。

同期検出線７０７は、全ＰＥ７０１の同期要求信号の論
Ｍｉ積にあたるため、全ＰＥ７０１の同期要求線７０５
がアクティブになったときにのみアクティブとなり、そ
れ以外の場合は非アクティブとなる。すなわち、全ての
ＰＥ７０１がｊ番目のフェーズ処理を終了した時点で、
同期検出線７０７はアクティブになる。該同期検出線７
０７がアクティブになると、各ＰＥ７０１の同期制御回
路７０３は同期要求ｌＸ７０５を非アクティブに戻すと
＼もにホールド制御、１７．７０４を非アクティブにし
てＣＰＵ７０２のホールド状態を解除する。ホールドが
解除されたＣＰＵ７０２は、次のフェーズの処理を開始
する。

このように、各ＰＥ７０１内の同期制御回路７０３が、
フェーズ処理終了時点でＣＰＵ７０２をホールドすると
＼もに同期要求線７０５を介して処理終了を通知し合い
、その後、同期検出線７０７を監視することにより全Ｐ
Ｅのフェーズ処理終了を検出し、その時点でＣＰＵホー
ルドを解除してＰＥ７０１を次のフェーズ処理に移行さ
せることにより、同期をとることができる。

〔発明が解決しようとする課題〕

従来技術において、同期監視プロセッサを用いる方式で
は、同期監視用プロセッサや同期制御線を設ける必要が
あるため、ハードウェア量が増大するという問題がある
。また、同期監視用プロセッサはその機能上、構成や接
続インタフェースが他のＰＥと異なったものとするため
、別途に設計する必要があり、システムの設計に要する
時間が増大するという問題がある。

また、同期専用線を用いる方式では、同期要求線および
同期検出線を別途に設ける必要があるため、ＰＥ間の接
続が複雑になるという問題がある。

また、同期待ち時にＣＰＵをホールドするため、より優
先的に処理されるべき緊急の仕事、例えば電源異常時の
レジスタ待避処理やタイマ割込みによる内部時計の更新
処理等が発生しても、これを処理できないという問題が
ある。

本発明の目的は、マルチプロセッサシステムにおいて、
同期監視プロセッサ等、大規模なハードウェアや同期専
用の信号線の追加を必要とする事なく、かつ、同期待ち
期間にもＰＥ内のＣＰＵをホールドせず、より緊急度の
高い仕事が発生した時にその仕事を処理することが可能
な同期方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため１本発明においては、各ＰＥ内
に、ＰＥが同期待ち状態にあるか否かを示すＰＥ状態フ
ラグを全ＰＥについて設け、各ＰＥでは、その全ＰＥの
ＰＥ状態フラグをフェーズ処理の初期化でリセットして
おき、該フェーズの処理を終了すると、自ＰＥ内の自Ｐ
Ｅに対応するＰＥ状態フラグをセットすると共に通信手
段を介して全ＰＥに該フェーズ処理終了を通知し、且つ
、他ＰＥからフェーズ処理終了を受信すると、自ＰＥ内
の当該ＰＥに対応するＰＥ状態フラグをセットシ、全Ｐ
Ｅに対応するＰＥ状態フラグが全てセット状態をとると
次のフェーズの処理に移行することを特徴とする。

〔作　用〕

各ＰＥ内に同期用レジスタを設け、該レジスタの各ビッ
トを各ＰＥに対応させてＰＥ状態フラグとする。各ＰＥ
はフェーズ処理の初期化時に該ＰＥ状態フラグを全てリ
セットでおく、あるＰＥにおいて該フェーズの処理を終
了すると、該ＰＥは自問期用レジスタ内の自ＰＥに対応
するＰＥ状態フラグをセットすると共に全ＰＥにフェー
ズ処理終了を通知する。該終了通知を受信したＰＥは。

自問期用レジスタ内の通知元に対応するＰＥ状態フラグ
をセットする。同時に各ＰＥでは自問期用レジスタ内の
全てのＰＥ状態フラグがセットされているか否かをチエ
ツクして、セットされていないフラグが一つでもあれば
、直前の処理（同期待ち状態を含む）を継続し、すべて
のフラグがセットされていれば、全ＰＥのフェーズ処理
が終了したとみなして、次のフェーズの処理に移行する
。

これにより、各ＰＥがおのおの独立に全ＰＥの処理進行
状況を把握し、全ＰＥのフェーズ処理終了を各ＰＥが各
々独立に検出して次のフェーズ処理に移行することがで
きる。また、全てのＰＥ状態フラグがセットされていな
ければ、該ＰＥが同期待ち期間であってもＣＰＵをホー
ルドせず、より緊急度の高い仕事が発生したときにそれ
を処理することが可能となる。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明の第１の実施例の構成図で、任意のＰＥ
から全ＰＥに同一のデータを同時に転送できる放送機能
を備えたバス結合型マルチプロセッサシステムを対象と
した場合を示したものである０図中、１０１はＰＥであ
り、少なくともｃｐＵ１０２．同期用レジスタ１ｏ３．
バス・インタフェース１０４から構成される。１０５は
システム・バスであり、あるＰＥから全ＰＨに対して同
一のデータを同時に転送する事ができる放送機能を備え
ている。ＣＰＵ１０２は、バス・インタフェース１０４
を経由してシステム・バス１０５に対する読出しおよび
書込みを行うことにより、他のＰＥとデータを交換する
事ができる。

同期用レジスタ１０３の各ビットはシステムを構成する
各ＰＥが同期待ち状態にあるか否かを示すＰＥ状態フラ
グとして用いられる。こ〜では、同期用レジスタ１０１
は独立したモジュールとして表されているが、このこと
は本発明において本質的に規定されるものではなく、バ
ス・インタフェース１０４内に設けても良いし、ＣＰＵ
１０２の内部レジスタやメモリの一部を該ＰＥ状態レジ
スタとして用いても良い。

第２図は本実施例においてＰＥ台数が３の場合の動作概
要図である。図中、２０１は各ＰＥｌ０１　（ＰＥＩ、
ＰＥ２．ＰＥ３）の動作を示し１時間と＼もに図の左か
ら右へ推移する。２０２はｊ番目のフェーズ処理であり
、２０３はフェーズ処理２０２が終了した直後に実行さ
れるフェーズ処理終了通知処理である。このフェーズ処
理終了通知処理２０３は、フェーズ処理が終了したこと
を全ＰＥに通知する処理であり、放送機能を利用して処
理終了メツセージを全ＰＥに転送する。２０４は自ＰＥ
を含むいずれかのＰＥがフェーズ処理終了通知を発行し
た直後に実行されるＰＥ状態フラグ更新・チエツク処理
であり、処理終了通知を発行したＰＥに対応するＰＥ状
態フラグをセットしく図では′１”）、その後、全ての
ＰＥ状態フラグがセットされているか否かをチエツクし
、ＰＥ状態フラグが全てセットされていれば自ＰＥを次
のフェーズの処理に移行させる。２０５は、自ＰＥがフ
ェーズ処理を終了した後、他の全てのＰＥがフェーズ処
理を終了するまで、すなわちＰＥ状態フラグが全てセッ
トされるまで、待ち合わせる同期待ち状態であり、該同
期待ち状態時に、より緊急度の高い仕事の発生を監視す
る様にプログラムを構成すれば、緊急の仕事が発生した
時点で、該仕事を処理することができる。２０６はｊ＋
１番目のフェーズの処理であり、ＰＥ状態フラグ更新・
チエツク処理２０４において、全てのＰＥ状態フラグが
セットされた状態が検出された後、実行される。２ｏ７
は同期用レジスタ１０３の内容を表しており、各ビット
が、左から順にＰＥＩ。

ＰＥ２．ＰＥ３に対応するＰＥ状態フラグになっている
。ニーで、“０′″はフラグがクリアされた状態、すな
わち対応するＰＥがフェーズ処理中であることを表して
おり、′１”はフラグがセットされた状態、すなわち対
応するＰＥのフェーズ処理が終了した状態であることを
表している。

各ＰＥｌ０Ｉは、ｊ番目のフェーズ処理２０２が終了す
るとフェーズ処理終了通知処理２０３を実行し、バス・
インタフェース１０２を介し、フェーズ処理終了のメツ
セージをシステム・バス１０５の放送機能を用いて全Ｐ
Ｅに転送する。こ−で、該メツセージは少なくとも、メ
ツセージがフェーズ処理終了通知であるという印とＰＥ
の番号から構成される。その後、ＰＥ状態フラグ更新・
チエツク処理２０４を実行して、同期用レジスタ１０３
の自ＰＥに対応するＰＥ状態フラグをセットし、次に全
てのＰＥ状態フラグをチエツクする。

こ〜で、もし同期用レジスタ１０３の全てのフラグがセ
ットされていれば、全ＰＥがｊ番目のフェーズ処理を終
了したことになるため、ｊ＋１番目のフェーズ、すなわ
ち次のフェーズの処理２０６を開始する。全てのフラグ
がセットされていない時には、未だｊ番目のフェーズの
処理を終了していないＰＥが存在していることになり、
同期待ち状態２０５にはいる。また、フェーズ処理終了
通知が発行されると１発信元ＰＥ以外のＰＥもフラグ更
新・チエツク処理２０４を実行し、同期用レジスタ１０
３の発信元ＰＥに対応するＰＥ状態フラグをたて、全て
のＰＥ状態フラグがセットされているか否かをチエツク
し、全てのフラグがセットされていれば次のフェーズの
処理に移行する。

こＮで、第２図かられかるように、フラグ更新・チエツ
ク処理２０４は、ＰＥ　１０１がフェーズ処理中であっ
ても、同期待状態であっても実行される必要がある。こ
れを実現するための方法は本発明では特に規定しないが
、バス・インタフェース１０４にＣＰＵ１０２への割込
み機能を持たせ。

バス・インタフェース１０４がメツセージを受信すると
同時にＣＰＵＯ２に割込みをかけ、ＣＰＵ１０２は割込
み処理として該処理を実行する方法。

あるいは、メツセージを分析してフラグをセットする回
路および全フラグがセットされているか否かをチエツク
する回路をバス・インタフェース１０４内に設け、ＣＰ
Ｕ１０２が関与せずにフラグ更新・チエツクを行う方法
などが考えられる。

この様に、各ＰＥ１０１がフェーズの処理を終了した時
に処理終了通知を放送機能を用いて全ＰＥに通知し、処
理終了通知を受信したＰＥは、通知発信元に対応するＰ
Ｅ状態フラグをセットするとへもに全てのＰＥ状態フラ
グがセットされているか否かをチエツクすることにより
、各ＰＥが独立に全ＰＥの処理終了を検出して同期をと
ることができる。

第３図は本発明の第２の実施例の構成図で、ネットワー
ク結合がリング結合型のマルチプロセッサシステムを対
象とした場合を示したものである。

図中、３０１はＰＥであり、少なくもＣＰＵ３０２、同
期レジスタ３０３、ネットワーク・インタフェース３０
４から構成される。こへでも、同期用レジスタ３０３の
各ビットは、システムを構成する各ＰＥが同期待ち状態
にあるか否かを示すＰＥ状態フラグとして用いられる。

ネットワーク・インタフェース３０５は１通信入力と通
信出力をおのおの一つずつ持ち、各ＰＥの通信出力は他
のＰＥの通信入力と通信線３０５により接続されて、シ
ステム全体としてリングを形成している。したがって、
各ＰＥ３０１は通信線３０５により接続されたＰＥ（こ
れを隣接ＰＥと呼ぶ）に対して直接データを転送するこ
とができる。また、隣接ＰＥ以外のあらゆるＰＥに対し
ても、いくつかのＰＥを中継機として用いることで、デ
ータを転送することができる。二Ｎで、中継機能の実現
方法は本発明で本質的に規定されるものではなく、ネッ
トワーク・インタフェース内に中継機を組込む方法、あ
るいはＣＰＵにプログラムとして中継制御ルーチンを組
込む方法等が考えられる。また、同期用レジスタ３０３
は第１図のバス結合型の場合と同様に、独立したモジュ
ールである必要はなく、バス・インタフェース内に設け
ても良いし、ＣＰＵ内部のレジスタやメモリの一部を該
ＰＥ状態レジスタとして用いても良い。

第４図は本実施例のＰＥ台数が３の場合の動作概要図で
ある０図中、４０１は各ＰＥ３０１の動作を示し、時間
とへもに図の左から右へ推移する。

４０２はｊ番目のフェーズ処理であり、４０３はフェー
ズ処理４０２が終了した直後に実行されるフェーズ処理
終了通知処理である。４０４はＰＥ状態フラグ更新・チ
エツク処理であり、処理終了通知を発行したＰＥに対応
するＰＥ状態フラグをセットし、その後、全てのＰＥ状
態フラグがセットされている否かをチエツクし、ＰＥ状
態フラグが全てセットされていれば自ＰＥを次のフェー
ズの処理に移行させる。４０５は自ＰＥがフェーズ処理
を終了した後、他の全てのＰＥがフェーズ処理を終了す
るまで待ち合わせる同期待ち状態である。４０６はｊ＋
１番目のフェーズの処理であり。

ＰＥ状態フラグ更新・チエツク処理４０４において、全
てのＰＥ状態フラグがセットされた状態が検出された後
、実行される。４０７は同期用レジスタ３０３の内容を
表しており、各ビットが左から順にＰＥＩ、ＰＥ２．Ｐ
Ｅ３に対応するＰＥ状態フラグになっている。こ＼で、
パ０”はフラグがクリアされた状態、すなわち対応する
ＰＥがフェーズ処理中であることを表しており　１１１
　Ｉ＋はフラグがセットされた状態、すなわち対応する
ＰＥのフェーズ処理が終了した状態であることを表して
いる。

本実施例の動作は、前述の第１の実施例のバス結合型の
場合と本質的に同一であるが、放送機能を持たないため
、フェーズ処理終了通知を全ＰＥに転送するのに前述の
中継機能を利用している。

すなわち、フェーズ処理終了通知を受信したＰＥ３０１
は、ＰＥ状態フラグ更新・チエツク処理を実行すると−
もに、隣接ＰＥに対して同一のフェーズ処理終了メツセ
ージを中継する。この様にする事で、リング状に接続さ
れたネットワークを通知メツセージが順次転送され、全
てのＰＥ３０１にフェーズ処理の終了を通知することが
できる。

このように、ネットワーク結合を対象とした場合には、
放送機能を備えたマルチプロセッサシステムの場合と異
なり、フェーズ処理の終了を各ＰＥが中継して順次通知
するため、各フェーズの処理の開始は完全には同時にな
らない。しかし、どのＰＥも、最後にフェーズ処理が終
了したＰＥの発した通知を受信してから次フェーズの処
理に移行するため、全てのＰＥでのフェーズ処理が終了
したのちに次フェーズの処理に移行するという同期動作
は保証されている。

以上、放送機能を備えたバス結合型マルチプロセッサシ
ステムおよびリング結合型マルチプロセッサシステムを
対象として本発明の詳細な説明したが、本発明の実施対
象となるマルチプロセッサシステムは１本質的に、以上
の２例に制限されるものではなく、任意のＰＥ間の通信
手段を備えていれば、いかなる結合形態のシステムでも
良い。

〔発明の効果〕

以上説明したように１本発明によれば、各ＰＥ内に同期
用レジスタを設けて、それぞれ全ＰＥのＰＥ状態フラグ
として用い、フェーズ処理の終了通知を既設の通信手段
を利用して行い、フェーズ処理終了が通知されたときに
通知元ＰＥに対応するＰＥ状態フラグを更新した後、全
ＰＥ状態フラグがセットされているかチエツクすること
により各ＰＥが独立に全ＰＥのフェーズ処理終了を検出
するため、ＰＥの処理状況を監視する同期用プロセッサ
等の大規模な専用ハードウェアや同期専用の制御線を必
要とせず、かつ、同期待ち時にＣＰＵをホールドする必
要もないため、より緊急度の高い仕事が発生した場合に
、該緊急の仕事の処理が可能な同期方式を提供すること
ができる。

【図面の簡単な説明】

第１図は放送機能を備えたバス結合型マルチプロセッサ
システムを対象とした本発明の第１の実施例における構
成図、第２図は該実施例における動作概要図、第３図は
リング結合型マルチプロセッサシステムを対象とした本
発明の第二の実施例における構成図、第４図は該実施例
における動作概要図、第５図は従来の同期監視用プロセ
ッサを用いた同期方式における構成図、第６図は該同期
方式における動作概要図、第７図は従来の同期専用線を
用いた同期方式における構成図、第８図は該方式におけ
る動作概要図である。１０１．１０３・・プロセッシングエレメント（ＰＥ）
。１０２．３０２・・・ＣＰＵ、１０３．３０３・・・同期用レジスタ、１０４．３０４
・・・バス／ネットワーク・インタフェース、１０５．
３０５・・・システム・バス／通信線。第５図

Claims

【特許請求の範囲】

（１）複数のプロセッシングエレメント（以下、ＰＥと
いう）およびＰＥ相互の通信手段から構成され、複数の
フェーズからなる処理を各ＰＥが同期をとって実行する
マルチプロセッサシステムにおいて、各ＰＥ内に、ＰＥが同期待ち状態にあるか否かを示すＰ
Ｅ状態フラグを全ＰＥについて設け、各ＰＥは、全ＰＥ
のＰＥ状態フラグをフェーズ処理の初期化でリセットし
ておき、該フェーズの処理を終了すると、自ＰＥ内の自
ＰＥに対応するＰＥ状態フラグをセットすると共に通信
手段を介して全ＰＥに該フェーズ処理終了を通知し、且
つ、他ＰＥからフェーズ処理終了を受信すると、自ＰＥ
内の当該ＰＥに対応するＰＥ状態フラグをセットし、全
ＰＥに対応するＰＥ状態フラグが全てセット状態をとる
と次のフェーズの処理に移行することを特徴とするマル
チプロセッサ同期方式。