JP7732280B2 - 半導体モジュール - Google Patents

Description

本発明は、半導体モジュールに関する。

トランジスタと、トランジスタを過電流から保護する保護回路と、を含む半導体モジュールが知られている（例えば、特許文献１参照）。

特許第２５２３６７８号公報

一般的な保護回路は、トランジスタに過電流が流れると、トランジスタを保護すべく、トランジスタをオフする。しかしながら、保護回路は、例えばトランジスタがオンされる際に、トランジスタに過渡的に流れる電流等に基づいて、誤ってトランジスタをオフしてしまうことがある。

本発明は、上記のような従来の問題に鑑みてなされたものであって、トランジスタに流れる電流を制限することが可能な半導体モジュールを提供することを目的とする。

上記課題を解決するために、本発明においては、電源電圧が印可される第１ラインに接続された第１トランジスタと、前記第１トランジスタと並列となり、前記第１ラインに接続された第２トランジスタと、入力信号に応じて、前記第１トランジスタおよび前記第２トランジスタをオンするための第１電圧を第２ラインに印可する駆動回路と、一端が前記第２ラインに接続され、他端が前記トランジスタの制御電極に接続された第１抵抗と、一端が前記第１抵抗の他端に接続され、他端が前記トランジスタの制御電極に接続された第２抵抗と、前記第２トランジスタに接続されるとともに、前記第２トランジスタに流れる電流に応じた第２電圧が生じる第３抵抗と、前記第２抵抗の他端に接続されるとともに、制御電極に前記第２電圧が印可される第３トランジスタと、前記第１～第３トランジスタと、前記第３抵抗と、前記第１トランジスタからの電流が供給される負荷と、が接続される端子と、を備える、半導体モジュールを提供する。

トランジスタに流れる電流を制限することが可能な半導体モジュールを提供できる。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体モジュール１０ａの構成の一例を示す。 昇圧回路３２の構成の一例を示す。 半導体モジュール１０ａに実装したダイオード２７の断面図の一例を示す。 通常動作時における半導体モジュール１０ａ内の信号、電圧、および電流の時間変化の一例を示す。 過電流検出時における半導体モジュール１０ａ内の信号、電圧、および電流の時間変化の一例を示す。 半導体モジュール１０ｂの構成の一例を示す。 通常動作時における駆動回路２２ｂおよび判定回路７２に係る電圧および信号の一例を示す。 過電流検出時における半導体モジュール１０ａ内の信号、電圧、および電流の時間変化の一例を示す。 端子ＶＯにおける電圧Ｖｏｕｔ、電流Ｉｄｓ、および判定回路７２から出力される電圧Ｖｃｍｐの概略の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書においては、「接続」の語を用いるが、特に断りのない場合には「接続」とは「電気的に接続」することを意味するものとする。本明細書においては、電圧または信号について、論理レベルがロー（Ｌｏ）レベルである場合をＬｏレベルと称し、論理レベルがハイ（Ｈｉ）レベルである場合はＨｉレベルと称する。

本明細書において、半導体モジュールの深さ方向と平行な方向における一方の側を「おもて」または「上」方、他方の側を「裏」、「下」方と称する。さらに、基板、層またはその他の部材の２つの主面を「おもて面」、「裏面」と称する。ここで、「おもて」または「上」方、および「裏」または「下」方の方向は、重力方向または半導体モジュールの実装時における各部材の基板等への取り付け方向に限定されない。

本明細書において、接地電位は、半導体モジュールを含むシステム全体が構成する基準電位であり、０Ｖである。

＝＝＝実施例１＝＝＝
＜＜半導体モジュール１０ａの構成例＞＞
図１は、半導体モジュール１０ａの構成の一例を示す。半導体モジュール１０ａは、マイコン１１から入力される信号Ｓ１に基づいて、負荷１３を駆動するインテリジェントパワースイッチ（ＩＰＳ）である。半導体モジュール１０ａは、電源１２から供給される電源電圧Ｖｄｄによって負荷１３が駆動できるよう、負荷１３に対して、より電源１２側に、即ちハイサイド側に設けられる。

マイコン１１は、半導体モジュール１０ａの端子ＳＩＮに信号Ｓ１を出力する。一例として、マイコン１１は、自動車のエレクトリックコントロールユニット（ＥＣＵ）に含まれる。

電源１２は、電源電圧Ｖｄｄを半導体モジュール１０ａの端子ＶＤＤに印加する。端子ＶＤＤは、半導体モジュール１０ａのラインＬ１に接続されているため、ラインＬ１には電源電圧Ｖｄｄが印加される。一例として、電源１２は、自動車のバッテリーである。

負荷１３は、一例として、オートマチックトランスミッションの自動車の変速システムに用いられるソレノイドバルブである。ソレノイドバルブは、電磁石を構成するソレノイドとバルブ（不図示）とを含み、ソレノイドが導通する場合に、バルブが閉じ、ソレノイドが非導通となる場合に、バルブが開く。ここで、負荷１３は、インダクタ４１および抵抗４２を含む。

インダクタ４１は、一例として、ソレノイドバルブにおけるソレノイドである。抵抗４２は、インダクタ４１に印可される電圧を調整する。抵抗４２は、インダクタ４１および接地の間に設けられる。

＜＜半導体モジュール１０ａの構成例＞＞
半導体モジュール１０ａは、電圧生成回路２１、駆動回路２２ａ、ＭＯＳトランジスタ２３，２４，２９、端子ＳＩＮ，ＶＤＤ，ＶＧ，ＶＯ、抵抗２５，２６，２８、ダイオード２７を備える。

＝＝電圧生成回路２１＝＝
電圧生成回路２１は、駆動回路２２ａの接地側の電圧となる電圧Ｖｇｎｄを生成し、電圧ＶｇｎｄをラインＬ３に印可する。電圧Ｖｇｎｄは、電源電圧Ｖｄｄに対し、所定の電圧（一例として、５Ｖ）低下した電圧である。電圧生成回路２１は、電源電圧Ｖｄｄが印加されたラインＬ１と、接地された端子ＶＧとの間に設けられる。

＝＝駆動回路２２ａの概要＝＝
駆動回路２２ａは、入力される信号Ｓ１に応じて、ＭＯＳトランジスタ２３，２４をオンするための電圧ＶｄｒｖをラインＬ２に印可する。

例えば、信号Ｓ１がＨｉレベルを示す場合には、駆動回路２２ａは、ＭＯＳトランジスタ２３をオンするための電圧ＶｄｒｖをラインＬ２に印加し、信号Ｓ１がＬｏレベルを示す場合には、ＭＯＳトランジスタ２３をオフするための電圧ＶｄｒｖをラインＬ２に印加する。

＝＝ＭＯＳトランジスタ２３＝＝
ＭＯＳトランジスタ２３は、電圧Ｖｄｒｖに基づいて、オンオフし、負荷１３へと電圧Ｖｏｕｔおよび電流Ｉｄｒｖを供給する。詳細は後述するが、ＭＯＳトランジスタ２９がオフ状態である場合には、ＭＯＳトランジスタ２３の制御電極に電圧Ｖｄｒｖが印加される。

ＭＯＳトランジスタ２３は、基板の裏面にドレイン電極が形成され、おもて面にソース電極が構成される縦型のトレンチ構造を有するＮ型のＭＯＳトランジスタ（ＶＭＯＳトランジスタ）である。本実施形態のＭＯＳトランジスタ２３は、（例えばオン抵抗１００ｍΩを有し、）数十Ｖの耐圧を有するパワー半導体素子である。

ただし、ＭＯＳトランジスタ２３はＶＭＯＳトランジスタに限定されず、プレーナ型のＭＯＳトランジスタであってよく、ＩＧＢＴ（Insulated Gate Bipolar Transistor; 絶縁ゲート型バイポーラトランジスタ）等のバイポーラ素子であってもよい。

ＭＯＳトランジスタ２３のゲート電極は、抵抗２５，２６を介してラインＬ２に接続され、ソース電極は、端子ＶＯに接続される。また、ＭＯＳトランジスタ２３のドレイン電極は電源電圧Ｖｄｄが印加されるラインＬ１に接続される。従って、端子ＶＯを介して、負荷１３にはＭＯＳトランジスタ２３に流れる電流Ｉｄｓが供給される。なお、ＭＯＳトランジスタ２３のゲート電極は、「制御電極」に相当する。

端子ＶＯには、ＭＯＳトランジスタ２３，２９と、抵抗２８と、ＭＯＳトランジスタ２３からの電流Ｉｄｓが供給される負荷１３と、が接続される。

＝＝ＭＯＳトランジスタ２４＝＝
ＭＯＳトランジスタ２４は、ＭＯＳトランジスタ２３に流れる電流Ｉｄｓに応じた電流Ｉｓｎｓを流すセンスＭＯＳトランジスタである。このため、ＭＯＳトランジスタ２３のドレイン電極と、ＭＯＳトランジスタ２４のドレイン電極とが、並列にラインＬ１に接続される。

ＭＯＳトランジスタ２４は、ＭＯＳトランジスタ２３に相似の構造である。また、ＭＯＳトランジスタ２４は、例えば、電流Ｉｄｓに対し、０．２５％の電流Ｉｓｎｓを流し、電流Ｉｓｎｓが、電流Ｉｄｓに対し０．１～１％の電流になるよう、設計されている。

＝＝抵抗２５，２６＝＝
抵抗２５，２６は、ＭＯＳトランジスタ２３に流れる電流Ｉｄｓが増加した際に、電流Ｉｄｓを減少させるべく、ＭＯＳトランジスタ２３，２４のゲート電極の電圧を低下させるための抵抗である。詳細は後述するが、本実施形態では、ＭＯＳトランジスタ２９がオン状態である場合に、ＭＯＳトランジスタ２３に印加される電圧Ｖｄｒｖを分圧する。抵抗Ｒ１，Ｒ２により分圧された電圧が、ＭＯＳトランジスタ２３，２４の制御電極に印加される。

一例として、抵抗２５は抵抗値Ｒ１を有し、抵抗２６は抵抗値Ｒ２を有する。この場合に、ラインＬ２に流れる電流Ｉｇとすると、ＭＯＳトランジスタ２４の制御電極には、Ｖｇ２＝Ｖｄｒｖ―Ｒ１＊Ｉｇの電圧が印加され、ＭＯＳトランジスタ２３の制御電極には、Ｖｇ１＝Ｖｄｒｖ―Ｖｇ２－Ｒ２＊Ｉｇの電圧が印加される。

このように、抵抗２５，２６は、ＭＯＳトランジスタ２９がオン状態である場合に、ＭＯＳトランジスタ２３の制御電極に印加される電圧Ｖｇ１と、ＭＯＳトランジスタ２４の制御電極に印加される電圧Ｖｇ２との比を調整する。特に、抵抗２５，２６は、電圧Ｖｇ１を調整して、ＭＯＳトランジスタ２３に流れる電流Ｉｄｓを後述の電流値Ｉｏｃ１以下とする抵抗値に設定される。

抵抗２５の一端は、ラインＬ２に接続され、抵抗２５の他端は、ＭＯＳトランジスタ２４の制御電極に接続される。また、抵抗２６の一端は、抵抗２５のＭＯＳトランジスタ２４が接続される側に接続され、抵抗２６の他端は、ＭＯＳトランジスタ２３の制御電極に接続される。

＝＝ダイオード２７＝＝
ダイオード２７は、電圧ＶｄｒｖがラインＬ２に印加された際に、ＭＯＳトランジスタ２４の制御電極に印加される電圧Ｖｇ２と、ＭＯＳトランジスタ２３の制御電極に印加される電圧Ｖｇ１と、の電位差を一定以下に保つ。

ダイオード２７のアノードは抵抗２５に接続され、ダイオード２７のカソードは、ＭＯＳトランジスタ２３の制御電極に接続される。即ち、ダイオード２７は、抵抗２６に対して並列に設けられる。

従って、ダイオード２７に印加される電圧が、ダイオード２７の順方向電圧を超えようとする場合には、抵抗２６の経路より優先してダイオード２７の経路を通じて、電圧Ｖｇ１，Ｖｇ２の電位差を小さくする電圧がかかる。即ち、ダイオード２７を設けたことにより、電圧Ｖｇ１，Ｖｇ２との電位差は、ダイオード２７の順方向電圧以下に維持される。

ところで、上述したように、ＭＯＳトランジスタ２３のサイズは、ＭＯＳトランジスタ２４のサイズより大きい。従って、駆動回路２２ａがＭＯＳトランジスタ２３，２４をオンするための電圧Ｖｄｒｖを出力した際、ＭＯＳトランジスタ２４の電圧Ｖｇ２と、ＭＯＳトランジスタ２３の電圧Ｖｇ１とに差が生じる。仮に、ダイオード２７がない場合には、電圧Ｖｇ２と、電圧Ｖｇ１との差が大きくなり、ＭＯＳトランジスタ２４がオンしても、ＭＯＳトランジスタ２３がオンしない状況が続くことがある。

しかしながら、本実施形態では、ダイオード２７を設けることにより、電圧Ｖｇ１，Ｖｇ２の電位差が一定以下に保たれるので、ＭＯＳトランジスタ２４がオンし、ＭＯＳトランジスタ２３が長時間オンしないような状態を避けることができる。

ただし、例えば、駆動回路２２ａの駆動能力が高く、ＭＯＳトランジスタ２３，２４の制御電極の寄生抵抗や容量が小さい場合、電圧Ｖｇ１，Ｖｇ２の電位差が大きくならないこともある。このような場合、ＭＯＳトランジスタ２３，２４は同様のタイミングでオンするので、ダイオード２７は省略できる。

＝＝抵抗２８＝＝
抵抗２８は、ＭＯＳトランジスタ２３の過電流状態を検出するための抵抗（例えば、２０Ω）であり、ＭＯＳトランジスタ２４と端子ＶＯとの間に接続される。抵抗２８には、電流Ｉｓｎｓに応じた電圧Ｖｓｎｓが生じる。なお、詳細は後述するが、「ＭＯＳトランジスタ２３が過電流状態」とは、ＭＯＳトランジスタ２３の電流Ｉｄｓの電流値が、所定値以上となる状態である。

＝＝ＭＯＳトランジスタ２９＝＝
ＭＯＳトランジスタ２９は、ＭＯＳトランジスタ２３が過電流状態となった際に、電圧Ｖｓｎｓに応じてオンすることにより、電圧Ｖｇ１，Ｖｇ２を調整する。

ＭＯＳトランジスタ２９の制御電極は、ＭＯＳトランジスタ２４と、抵抗２８とが接続されたノードに接続される。これにより、ＭＯＳトランジスタ２９の制御電極には電圧Ｖｓｎｓが生じる。電圧Ｖｓｎｓが上昇し、電圧ＶｓｎｓがＭＯＳトランジスタ２９の閾値電圧を超えた場合に、ＭＯＳトランジスタ２９がオンする。

ＭＯＳトランジスタ２９のドレイン電極は、抵抗２６の他端に接続される。ＭＯＳトランジスタ２９がオンすると、駆動回路２２ａから出力される電流は、ラインＬ２、抵抗２５，２６、ＭＯＳトランジスタ２９、および端子ＶＯを介して、負荷１３へと流れる。これにより、ＭＯＳトランジスタ２３の制御電極に印加される電圧Ｖｇ１と、ＭＯＳトランジスタ２４の制御電極に印加される電圧Ｖｇ２とは、ともに低下する。

従って、ＭＯＳトランジスタ２９がオンすると、ＭＯＳトランジスタ２３の電流Ｉｄｓと、ＭＯＳトランジスタ２４を流れる電流Ｉｓｎｓとを低減させることができる。

また、ＭＯＳトランジスタ２４の電流Ｉｓｎｓが減少すると、電圧Ｖｓｎｓが低下するため、ＭＯＳトランジスタ２９のゲート電圧が低下する。この結果、ＭＯＳトランジスタ２９を流れる電流は低減する。これにより、ＭＯＳトランジスタ２９が電圧Ｖｇ１，Ｖｇ２、電流Ｉｄｓ，Ｉｓｎｓを低下させる効果は徐々に弱くなる。

以上により、電圧Ｖｇ１，Ｖｇ２，Ｖｓｎｓ、電流Ｉｄｓ，Ｉｓｎｓは、それぞれ一定の値へと漸近する。この場合、電流Ｉｄｓは、後述する電流Ｉｏｃ１に近づくことになる。

このように、本実施形態の抵抗２５，２６、およびＭＯＳトランジスタ２９は、ＭＯＳトランジスタ２３が過電流状態となった際に、電圧Ｖｇ１，Ｖｇ２を低下させることができる。従って、本実施形態では、電流Ｉｄｓ，Ｉｓｎｓが、一定の値（電流Ｉｏｃ１）より大きくなることを防ぐことができる。

＜＜駆動回路２２ａの詳細＞＞
駆動回路２２ａは、制御回路３１、昇圧回路３２、およびＭＯＳトランジスタ３３を含む。

＝＝＝制御回路３１＝＝＝
制御回路３１は、入力される信号Ｓ１に応じて、信号Ｓ２を出力する。入力される信号Ｓ１がＨｉレベルの場合、制御回路３１はＬｏレベルの信号Ｓ２を出力する。一方、信号Ｓ１がＬｏレベルの場合、制御回路３１はＨｉレベルの信号Ｓ２を出力する。

＝＝＝昇圧回路３２＝＝＝
昇圧回路３２は、入力される信号Ｓ２の論理レベルに応じて、電源電圧Ｖｄｄを昇圧して、ラインＬ２に電圧Ｖｄｒｖを印加する。本実施形態においては、信号Ｓ２がＬｏレベルの場合に、昇圧回路３２は電源電圧Ｖｄｄを昇圧する。一方、信号Ｓ２がＨｉレベルの場合に、昇圧回路３２は電源電圧Ｖｄｄの昇圧を停止する。

即ち、昇圧回路３２は、ＭＯＳトランジスタ２３，２４をオンするためのＬｏレベルの信号Ｓ２に応じて、電源電圧Ｖｄｄを昇圧して、ラインＬ２に電圧Ｖｄｒｖを印可する。

＝＝＝ＭＯＳトランジスタ３３＝＝＝
ＭＯＳトランジスタ３３は、入力される信号Ｓ２の論理レベルに応じて、ＭＯＳトランジスタ２３をオフするための遮断素子である。

本実施形態においては、信号Ｓ２がＨｉレベルとなった場合に、ＭＯＳトランジスタ３３は、オンする。これにより、ラインＬ２からＭＯＳトランジスタ３３を通じて電流が端子ＶＯへと流れる。この際、ＭＯＳトランジスタ３３は、ラインＬ２に印加される電圧Ｖｄｒｖを低下させ、電圧Ｖｇ１，Ｖｇ２を低下させる。この結果、ＭＯＳトランジスタ２３，２４はオフすることになる。

一方、信号Ｓ２がＬｏレベルの場合に、ＭＯＳトランジスタ３３はオフする。この場合、ラインＬ２には、昇圧回路３２から電圧Ｖｄｒｖが印加される。なお、本実施形態では、Ｎ型のＭＯＳトランジスタ２３，２４をオフするための遮断素子として、ＮＭＯＳトランジスタ３３を用いることとしたがこれに限られず、例えば、バイポーラトランジスタ等であっても良い。

信号Ｓ１は、「入力信号」に相当し、電圧Ｖｄｒｖは「第１電圧」に相当する。信号Ｓ２は「駆動信号」に相当する。ＭＯＳトランジスタ２３は「第１トランジスタ」に相当し、ＭＯＳトランジスタ２４は「第２トランジスタ」に相当し、ＭＯＳトランジスタ２９は、「第３トランジスタ」に相当する。

抵抗２５は「第１抵抗」に相当し、抵抗２６は「第２抵抗」に相当する。また、抵抗２８は「第３抵抗」に相当する。電圧Ｖｓｎｓは「第２電圧」に相当する。また、電流値Ｉｏｃ１は「第１電流値」に相当する。

ラインＬ１は、「第１ライン」に相当し、ラインＬ２は「第２ライン」に相当する。

＜＜昇圧回路３２の構成＞＞
図２は、昇圧回路３２の構成の一例を示す。昇圧回路３２は、いわゆるチャージポンプ回路であり、発振回路５０、ダイオード５１，５４，５６，５８、インバータ５３、およびキャパシタ５２，５７を含む。なお、ここでは、ダイオード５１，５４，５６，５８の順方向電圧を、“Ｖｆ”とする。

発振回路５０は、ＭＯＳトランジスタ２３，２４をオンするための信号Ｓ２に基づいて、所定の周波数のクロック信号ＣＬＫを出力する回路である。発振回路５０は、信号Ｓ２がＬｏレベルになった場合、クロック信号ＣＬＫを出力し、信号Ｓ２がＨｉレベルになった場合、クロック信号ＣＬＫの出力を停止する。なお、クロック信号ＣＬＫは、電圧Ｖｇｎｄ（Ｌｏレベル）と、電源電圧Ｖｄｄ（Ｈｉレベル）との間で変化する。

ダイオード５１、キャパシタ５２は、チャージポンプ回路における１段目の昇圧回路を構成する。ダイオード５１のアノードには、電源電圧Ｖｄｄが印加され、カソードは、キャパシタ５２の一端に接続される。また、キャパシタ５２の他端には、発振回路５０の出力が接続される。

インバータ５３、ダイオード５４，５６、キャパシタ５７は、チャージポンプ回路の２段目の昇圧回路を構成する。なお、インバータ５３は、ＶｇｎｄとＶｄｄとの間に接続される。

ダイオード５４のアノードは、キャパシタ５２の一端に接続され、カソードは、キャパシタ５７の一端に接続される。ダイオード５６のアノードには、電源電圧Ｖｄｄが印加され、カソードは、キャパシタ５７の一端に接続される。また、キャパシタ５７の他端には、インバータ５３の出力が接続される。

そして、２段目の昇圧回路のキャパシタ５７の一端の電圧Ｖｃ２は、ダイオード５８を介して、電圧Ｖｄｒｖとして出力される。

＜＜昇圧回路３２の動作＞＞
上述のように、クロック信号ＣＬＫは、電圧Ｖｇｎｄ（Ｌｏレベル）と、電源電圧Ｖｄｄ（Ｈｉレベル）の間で変化する。ただし、ここでは、昇圧回路３２の各ノードの電圧の表現が煩雑になるため、便宜上、クロック信号ＣＬＫのＬｏレベルを、０Ｖとして説明する。

まず、クロック信号ＣＬＫがＬｏレベルであると、キャパシタ５２の一端の電圧Ｖｃ１は、ダイオード５１を介して充電される。この結果、キャパシタ５２の一端の電圧Ｖｃ１の電圧は、式（１）で表される。

Ｖｃ１＝Ｖｄｄ－Ｖｆ・・・（１）
そして、クロック信号ＣＬＫがＨｉレベル（電源電圧Ｖｄｄのレベル）になると、キャパシタ５２の一端の電圧Ｖｃ１は、式（２）で表される。

Ｖｃ１＝２×Ｖｄｄ－Ｖｆ・・・（２）
また、このタイミングにおいて、インバータ５３の出力はＬｏレベルであるため、キャパシタ５７は充電され、キャパシタ５７の電圧Ｖｃ２は、式（３）で表される。

Ｖｃ２＝２×Ｖｄｄ－２×Ｖｆ・・・（３）
さらに、クロック信号ＣＬＫがＨｉレベルになると、キャパシタ５７の一端の電圧Ｖｃ２は、式（４）で表される。

Ｖｃ２＝３×Ｖｄｄ－２×Ｖｆ・・・（４）
この結果、ダイオード５８から出力される電圧Ｖｄｒｖは、式（５）で表される。

Ｖｃ２＝３×Ｖｄｄ－３×Ｖｆ・・・（５）
なお、本実施形態の昇圧回路３２は、２段の昇圧部分を含むこととしたが、これに限られず、電圧ＶｄｒｖがＭＯＳトランジスタ２３，２４をオンできる電圧であれば、どのような構成であっても良い。

＜＜ダイオード２７の構成＞＞
図３は、半導体モジュール１０ａに実装したダイオード２７の断面図の一例を示す。ダイオード２７は、基板６１、エピタキシャル層６２、酸化膜６３，６７、ドーパント拡散領域６４，６５，６６、アノード６８、カソード６９により構成される。

なお、各導電型の冠記された領域において、「＋」の記載は「＋」が冠記されていない領域よりドーピング濃度が高いことを意味し、「－」の記載は「－」が冠記されていない領域よりドーピング濃度が低いことを意味する。

本実施形態の基板６１は、ＭＯＳトランジスタ２３，２４が設けられる基板である。即ち、本実施形態においては、ＭＯＳトランジスタ２３，２４と、ダイオード２７とは同一の半導体チップに設けられる。基板６１は、Ｎ＋型の導電型を有する。

エピタキシャル層６２は、基板６１の上方に設けられる層である。エピタキシャル層６２は、基板６１をエピタキシャル成長させることにより設けられた層である。本実施形態のエピタキシャル層６２は、Ｎ型の導電型を有する。

酸化膜６３は、エピタキシャル層６２の上方を覆って設けられる。一例として、酸化膜６３は、ＳｉＯ_２膜である。

ドーパント拡散領域６４は、酸化膜６３の上方に設けられたポリシリコンの領域である。ドーパント拡散領域６４には、Ｐ型のドーパント（例えばボロン（Ｂ））が拡散される。一例として、ドーパントの拡散は、イオン注入により行われる。本実施形態のドーパント拡散領域６４は、Ｐ＋型の導電型を有する。

ドーパント拡散領域６５は、酸化膜６３の上方に設けられたポリシリコンの領域である。ドーパント拡散領域６５には、Ｎ型のドーパント（例えばリン（Ｐ））が拡散される。一例として、ドーパントの拡散は、イオン注入により行われる。本実施形態のドーパント拡散領域６５は、Ｎ＋型の導電型を有する。

ドーパント拡散領域６６は、ドーパント拡散領域６４，６５の間に、それらに接して設けられた領域である。本実施形態のドーパント拡散領域６６は、ダイオードのＰ＋型の領域と、Ｎ＋型の領域との間に設けられた空乏層に相当する。従って、本実施形態のドーパント拡散領域６６は、基板濃度であるＮ型のドーピング濃度より低いＮ－型の導電型を有する。

酸化膜６７は、ドーパント拡散領域６４～６６の上方に、それらを覆うように設けられた酸化膜である。一例として、酸化膜６７は、酸化膜６３と同一の材料で設けられる。

アノード６８は、ドーパント拡散領域６４の上面に、ドーパント拡散領域６４に接して設けられた端子である。アノード６８は、ドーパント拡散領域６４の上方に設けられた酸化膜６７に対し、エッチングを行い、ドーパント拡散領域６４を露出した後に設けられる。一例として、アノード６８は、金属（例えば、アルミニウムシリコン合金、以降ＡｌＳｉと記述する）で設けられる。

カソード６９は、ドーパント拡散領域６５の上面に、ドーパント拡散領域６５に接して設けられた端子である。カソード６９は、ドーパント拡散領域６５の上方に設けられた酸化膜６７に対し、エッチングを行い、ドーパント拡散領域６５を露出した後に設けられる。一例として、カソード６９は、アノード６８と同じ材料で設けられる。本実施形態のカソード６９は、金属（例えば、ＡｌＳｉ）で設けられる。

ここで、Ｐ型の導電型は「第１導電型」に相当し、Ｎ型の導電型は「第２導電型」に相当する。ドーパント拡散領域６４は、「第１ドーパント拡散領域」に相当し、ドーパント拡散領域６５は、「第２ドーパント拡散領域」に相当する。

＜＜半導体モジュール１０ａの通常動作時のタイミング図＞＞
図４は、通常動作時における半導体モジュール１０ａ内の信号、電圧、および電流の時間変化の一例を示す。

なお、本明細書において、半導体モジュール１０ａ、または後述の半導体モジュール１０ｂの「通常動作」とは、負荷１３で短絡等が生じておらず、ＭＯＳトランジスタ２３が過電流状態にない場合を指す。特に、半導体モジュール１０ａ，１０ｂが「通常動作」している場合には、ＭＯＳトランジスタ２３を流れるドレイン－ソース電流Ｉｄｓは、後述の電流値Ｉｏｃ２より小さい電流が流れる。

図中、論理レベルがロー（Ｌｏ）レベルである場合をＬｏ、論理レベルがハイ（Ｈｉ）レベルである場合にはＨｉとした電圧および信号の概略が示される。

時刻ｔ１に至るまで、マイコン１１は、Ｌｏレベルの信号Ｓ１を出力する。時刻ｔ１において、マイコン１１は、ＭＯＳトランジスタ２３をオンすべく、信号Ｓ１のレベルをＬｏレベルからＨｉレベルに切り替える。

時刻ｔ１に駆動回路２２ａに入力される信号Ｓ１がＨｉレベルに切り替わると、駆動回路２２ａは、電源電圧Ｖｄｄに基づいて、電圧Ｖｄｒｖの昇圧を始める。これに応じて、ＭＯＳトランジスタ２３の制御電極に印加される電圧Ｖｇ１が上昇する。

そして、ＭＯＳトランジスタ２３のオン抵抗が徐々に小さくなることにより、ＭＯＳトランジスタ２３に接続された端子ＶＯに印加される電圧Ｖｏｕｔは上昇する。ＭＯＳトランジスタ２３がオンすると、電圧Ｖｏｕｔは電源電圧Ｖｄｄとなる。従って、ＭＯＳトランジスタ２３がオンする際には、電圧Ｖｏｕｔは、電源電圧Ｖｄｄに漸近する。

ＭＯＳトランジスタ２３がオンする際、ＭＯＳトランジスタ２３に流れる電流Ｉｄｓは、増大する。本実施形態では、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓが増大しても、電流Ｉｄｓは、電流値Ｉｏｃ１より十分に小さい（例えば、過電流状態を示す電流値Ｉｏｃ１の５０％以下）。

ＭＯＳトランジスタ２３に流れる電流Ｉｄｓが電流値Ｉｏｃ１より十分に小さい場合には、ＭＯＳトランジスタ２４に流れる電流Ｉｓｎｓ、および電流Ｉｓｎｓに比例した抵抗２８に生じる電圧Ｖｓｎｓも小さくなる。この場合、ＭＯＳトランジスタ２９はオンしない。

このように、通常動作時では、ＭＯＳトランジスタ２９がオンしないので、ラインＬ２において、ＭＯＳトランジスタ２３の制御電極に印加される電圧Ｖｇ１、およびＭＯＳトランジスタ２４の制御電極に印加される電圧Ｖｇ２は、電圧Ｖｄｒｖと等しくなる。従って、ＭＯＳトランジスタ２３は所望の電圧Ｖｄｒｖで駆動されることになる。

＜＜半導体モジュール１０ａの過電流検出時のタイミング図＞＞
図５は、過電流検出時における半導体モジュール１０ａ内の信号、電圧、および電流の時間変化の一例を示す。上述のように、本実施形態において過電流状態とは、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓが増大し、所定の電流値Ｉｏｃ１となる状態である。

時刻ｔ２に至るまで、マイコン１１は、Ｌｏレベルの信号Ｓ１を出力する。時刻ｔ２において、マイコン１１は、ＭＯＳトランジスタ２３をオンすべく、信号Ｓ１のレベルをＬｏレベルからＨｉレベルに切り替える。

なお、過電流が発生する際には、例えば、端子ＶＯから接地までの経路が短絡している。このような場合、端子ＶＯと、接地との間に生じる抵抗値は、ＭＯＳトランジスタ２３のオン抵抗の抵抗値より十分小さくなる。従って、端子ＶＯにおける電圧Ｖｏｕｔは、ＭＯＳトランジスタ２３がオンしても、ほとんど上昇しない。

時刻ｔ２になると、ＭＯＳトランジスタ２３がオンし、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓが増大する。電流Ｉｄｓが増大すると、ＭＯＳトランジスタ２４に流れる電流Ｉｓｎｓも増大し、電圧Ｖｓｎｓも上昇する。

従って、時刻ｔ３に近づく（例えば、電流Ｉｄｓが電流Ｉｏｃの５０％より上になったタイミング）とＭＯＳトランジスタ２９がオンする。ＭＯＳトランジスタ２９がオンすると、昇圧回路３２から、ラインＬ２、抵抗２５，２６、ＭＯＳトランジスタ２９、および端子ＶＯを介して電流が流れることになる。この結果、電圧Ｖｇ１，Ｖｇ２の上昇が緩やかになる。

従って、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓと、ＭＯＳトランジスタ２４を流れる電流Ｉｓｎｓとの上昇も緩やかになる。この結果、電流Ｉｓｎｓに比例して抵抗２８に生じる電圧Ｖｓｎｓの上昇も緩やかにある。

また、時刻ｔ３になると、電圧Ｖｇ１，Ｖｇ２，Ｖｓｎｓ、電流Ｉｄｓ，Ｉｓｎｓが均衡し、一定値となる。

そして、時刻ｔ３において、ＭＯＳトランジスタ２３に流れる電流Ｉｄｓは、電流値Ｉｏｃ１を示すようになる。

駆動回路２２ａがラインＬ２に印加する電圧Ｖｄｒｖは、時刻ｔ２から徐々に増大する。時刻ｔ３になると、駆動回路２２ａは、一定値Ｖｄｄ－２Ｖｆとなった電圧ＶｄｒｖをラインＬ２に印加する。

ＭＯＳトランジスタ２９がオンすると、駆動回路２２ａから出力される電圧Ｖｄｒｖは、抵抗２５，２６により分圧される。ＭＯＳトランジスタ２４の制御電極に印加される電圧Ｖｇ２は、時刻ｔ２から上昇しはじめ、時刻ｔ３から一定値Ｖｄｄ－Ｉｇ×Ｒ１を示す。

同様に、ＭＯＳトランジスタ２３の制御電極に印加される電圧Ｖｇ１は、時刻ｔ２から上昇しはじめ、時刻ｔ３から一定値Ｖｄｄ－Ｉｇ×（Ｒ１＋Ｒ２）を示す。

以上の通り、ＭＯＳトランジスタ２９がオンするより大きな電圧Ｖｓｎｓが抵抗２８に生じる場合に、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓは、電流Ｉｏｃ１に調整され、電流Ｉｏｃ１以下の電流が流れるよう調整される。

電圧Ｖｓｎｓは、ＭＯＳトランジスタ２４を流れる電流Ｉｓｎｓに比例し、電流Ｉｓｎｓは、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓに比例する。

即ち、半導体モジュール１０ａでは、端子ＶＯと接地との間の経路において負荷１３以外の経路が短絡し、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓが大きくなり、過電流状態となる場合に、ＭＯＳトランジスタ２９がオンし、電流Ｉｄｓが電流値Ｉｏｃ１以下となるように調整される。

これによって、半導体モジュール１０ａは、負荷短絡等により過電流が生じる場合の電流を制限し、素子を適切に保護できる。

＝＝＝実施例２＝＝＝
＜＜半導体モジュール１０ｂの構成例＞＞
図６は、半導体モジュール１０ｂの構成の一例を示す。図１と、図６とで、同じ符号の付された構成は同じである。従って、以下では、主に半導体モジュール１０ａとの相違点について述べる。

半導体モジュール１０ｂは、駆動回路２２ｂ、基準電圧回路７１、および判定回路７２を備える点で、半導体モジュール１０ａと相違する。

＝＝基準電圧回路７１＝＝
基準電圧回路７１は、判定回路７２が過電流を検出するための基準となる所定の基準電圧Ｖｒｅｆを生成し、判定回路７２に接続されたラインの一つへと印可する。

基準電圧Ｖｒｅｆは、端子ＶＯに生じる電圧ＶＯに対して一定の電位差（例えば１００ｍＶ）の電圧として設定される。例えば、抵抗２８が２０Ωであり、ＭＯＳトランジスタ２３に流れる電流Ｉｄｓが２Ａの場合に過電流検出がされ、この場合の電流Ｉｓｎｓが５ｍＡとなる場合には、基準電圧Ｖｒｅｆ＝２０×０．００５（Ｖ）＝１００（ｍＶ）に設定される。

＝＝判定回路７２＝＝
判定回路７２は、抵抗２８に生じる電圧Ｖｓｎｓと、基準電圧回路７１が生成する基準電圧Ｖｒｅｆとの比較に基づいて、ＭＯＳトランジスタ２３が過電流状態にあるか否かを判定する。判定回路７２は、判定結果に応じて、異なる論理レベルの電圧Ｖｃｍｐを出力するコンパレータである。

本実施形態においては、電圧Ｖｃｍｐは、後述のフィルタ回路８２に入力される。

なお、判定回路７２は、電圧Ｖｓｎｓが電圧Ｖｒｅｆに達した場合に、ＭＯＳトランジスタ２３が過電流状態にあることを判定する。この場合、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓは、電流値Ｉｏｃ２に達する。本実施形態において、電流値Ｉｏｃ２は、電流値Ｉｏｃ１より小さくなるよう設定される。

即ち、本実施形態の電圧Ｖｒｅｆは、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓが電流値Ｉｏｃ１より小さい電流値Ｉｏｃ２を示す電圧である。本実施形態では、電流値Ｉｏｃ１は、ＭＯＳトランジスタ２３をオンする際にＭＯＳトランジスタ２３が過電流状態であるか否かを検出するための値である。

一方、電流値Ｉｏｃ２は、ＭＯＳトランジスタ２３がオンした後、ＭＯＳトランジスタ２３が過電流状態であるか否かを検出するための値である。一般に、ＭＯＳトランジスタ２３をオンする際には、ＭＯＳトランジスタ２３がオンした後より、大きな電流が流れる。従って、本実施形態では、ＭＯＳトランジスタ２３がオンした後の電流値Ｉｏｃ２を、電流値Ｉｏｃ１より小さく設定している。

判定回路７２の接続される一方のラインには基準電圧Ｖｒｅｆが印可され、判定回路７２の接続される他方のラインには電圧Ｖｓｎｓが印可される。ＭＯＳトランジスタ２３，２４がオンする前の期間であって、信号Ｓ１がＬｏレベルを示す期間においては、これらのラインに印可される電圧はいずれも低値となる。この場合には、本実施形態の判定回路７２は、フィルタ回路８２に対し、Ｌｏレベルの電圧Ｖｃｍｐを出力する。

また、本実施形態の判定回路７２はラインＬ１および電圧生成回路２１に接続され、電源電圧Ｖｄｄおよび電圧Ｖｇｎｄの差の電圧が、バイアス電圧として用いられる。

＝＝駆動回路２２ｂ＝＝
駆動回路２２ｂは、入力される信号Ｓ１と、判定回路７２の判定結果とに基づいて、ＭＯＳトランジスタ２３をオンオフする。具体的には、本実施形態の駆動回路２２ｂは、ＭＯＳトランジスタ２３がオンする際のフィルタ期間Ｔｆｌｔ、判定回路７２の判定結果に関わらず、ＭＯＳトランジスタ２３をオンし、フィルタ期間Ｔｆｌｔの経過後、ＭＯＳトランジスタ２３が過電流状態にあると判定回路７２が判定すると、ＭＯＳトランジスタ２３をオフする。

駆動回路２２ｂは、昇圧回路３２、ＭＯＳトランジスタ３３、および駆動信号出力回路３４を含む。昇圧回路３２およびＭＯＳトランジスタ３３は、信号Ｓ２に応じて、半導体モジュール１０ａの昇圧回路３２およびＭＯＳトランジスタ３３と同様の動作を行う。駆動回路２２ｂは、駆動信号出力回路３４を含む点において、駆動回路２２ａと相違する。

＝＝＝駆動信号出力回路３４＝＝＝
駆動信号出力回路３４は、入力される信号Ｓ１および判定回路７２の判定結果に基づいて、ＭＯＳトランジスタ２３をオンオフするための信号Ｓ２を出力する。駆動信号出力回路３４は、制御回路８１およびフィルタ回路８２を含む。

＝＝＝＝制御回路８１＝＝＝＝
制御回路８１は、入力される信号Ｓ１およびフィルタ回路８２から入力される電圧Ｖｆｌｔの論理レベルに基づいて、信号Ｓ２を出力する。

制御回路８１は、フィルタ回路８２から入力される電圧ＶｆｌｔがＬｏレベルである場合には、Ｈｉレベルの信号Ｓ２を出力する。一方、制御回路８１は、電圧ＶｆｌｔがＨｉレベルである場合で、かつ信号Ｓ１がＨｉレベルの場合に、Ｌｏレベルの信号Ｓ２を出力し、電圧ＶｆｌｔがＨｉレベルである場合で、かつ信号Ｓ１がＬｏレベルの場合に、Ｈｉレベルの信号Ｓ２を出力する。

＝＝＝＝フィルタ回路８２＝＝＝＝
フィルタ回路８２は、ＭＯＳトランジスタ２３がオンする際の所定のフィルタ期間Ｔｆｌｔ（例えば、１０μ秒）の間、制御回路８１の動作に対してマスクを設定する。なお、ここで、「ＭＯＳトランジスタ２３がオンする際の所定のフィルタ期間Ｔｆｌｔ」とは、ＭＯＳトランジスタ２３をオンするためのＨｉレベルの信号Ｓ１がフィルタ回路８２に入力されてから、フィルタ期間Ｔｆｌｔが経過するまでをいう。

具体的には、フィルタ回路８２は、期間Ｔｆｌｔになる前には、入力されるＬｏレベルの信号Ｓ１に応じて、制御回路８１へとＨｉレベルの電圧Ｖｆｌｔを出力する。また、フィルタ回路８２は、期間Ｔｆｌｔの間、判定回路７２の判定結果に関わらず、制御回路８１にＨｉレベルの電圧Ｖｆｌｔを出力する。この場合、制御回路８１は、信号Ｓ１に応じて、信号Ｓ２を出力する。一方で、期間Ｔｆｌｔの経過後には、判定回路７２は、制御回路８１に、判定回路７２から入力される電圧Ｖｃｍｐの論理レベルと等しい論理レベルの電圧Ｖｆｌｔを出力する。

ところで、判定回路７２は、制御回路８１に信号Ｓ１が入力されてから半導体モジュール１０ｂ内の各回路が安定するまでの間（例えば、数μ秒）に、瞬間的にＭＯＳトランジスタ２３の過電流状態を示す論理レベルを示すことがある。フィルタ回路８２は、判定回路７２の判定結果にマスクを設定することにより、安定して回路を駆動させることができる。

また、本実施形態のフィルタ回路８２は、端子ＳＩＮに接続される。これにより、フィルタ回路８２に信号Ｓ１が入力され、フィルタ回路８２は、制御回路８１がＭＯＳトランジスタ２３をオンさせる動作に入るタイミングを検出できる。

本実施形態では、判定回路７２がフィルタ回路８２を介して制御回路８１に接続されるので、制御回路８１が電圧Ｖｆｌｔに基づいて動作することにより、判定回路７２を制御回路８１に接続せずに、制御回路８１は、間接的に電圧Ｖｃｍｐに基づいて動作することができる。

＝＝フィルタ期間Ｔｆｌｔと過電流検出＝＝
本実施形態の半導体モジュール１０ｂは、（ｉ）ＭＯＳトランジスタ２３を流れる電流Ｉｄｓが、電流値Ｉｏｃ１，Ｉｏｃ２のいずれよりも小さい場合には、通常動作する。

（ｉｉ）フィルタ期間Ｔｆｌｔに負荷の短絡が生じた場合には、抵抗２５，２６，２８、およびＭＯＳトランジスタ２４，２９により、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓが、電流値Ｉｏｃ１以下に制限される。（ｉｉ）の場合には、フィルタ期間Ｔｆｌｔには、電流Ｉｏｃ２に基づいた判定回路７２による判定は行われないので、電流Ｉｏｃ１を基準とした保護が行われる。

この場合、フィルタ期間Ｔｆｌｔ経過後に、判定回路７２により、ＭＯＳトランジスタ２３が過電流状態にあると判定され、駆動回路２２ｂは、判定結果に基づいて、ＭＯＳトランジスタ２３をオフする。

（ｉｉｉ）フィルタ期間Ｔｆｌｔ後に電流Ｉｄｓが電流値Ｉｏｃ２より大きくなった場合には、判定回路７２により、ＭＯＳトランジスタ２３が過電流状態になったものと判定され、判定回路７２の判定結果に基づいて、駆動回路２２ｂは、ＭＯＳトランジスタ２３をオフする。

以上の通り、判定回路７２は、半導体モジュール１０ｂの立ち上がりの際に誤って過電流を検出してしまうことを防ぐために、フィルタ期間Ｔｆｌｔにおいては判定を行わない。一方で、（ｉｉ）の場合に、フィルタ期間Ｔｆｌｔ内においても、なんら過電流からＭＯＳトランジスタ２３を保護しない場合には、フィルタ期間Ｔｆｌｔにおける過電流によって回路内の素子が損傷を受けることがある。

従って、半導体モジュール１０ｂにおいては、抵抗２５，２６、ＭＯＳトランジスタ２９等を設けることによって、フィルタ期間Ｔｆｌｔ内においても、ＭＯＳトランジスタ２３のドレイン－ソース電流Ｉｄｓを電流値Ｉｏｃ１以下に制限できる。これによって、半導体モジュール１０ｂは、フィルタ期間Ｔｆｌｔ内の過電流からもＭＯＳトランジスタ２３を保護できる。以下、半導体モジュール１０ｂの通常時、および過電流検出時のそれぞれの動作の詳細について説明する。

電圧Ｖｒｅｆは、「第３電圧」に相当する。また、電流値Ｉｏｃ２は、「第２電流値」に相当する。

＜＜半導体モジュール１０ｂの通常動作時のタイミング図＞＞
図７は、通常動作時における駆動回路２２ｂおよび判定回路７２に係る電圧および信号の一例を示す。

時刻ｔ４において、ＭＯＳトランジスタ２３を駆動すべく、マイコン１１は、端子ＳＩＮに入力する信号Ｓ１をＬｏレベルからＨｉレベルに上昇させる。また、ＭＯＳトランジスタ２３を駆動し続けるべく、マイコン１１は、Ｈｉレベルに上昇した信号Ｓ１をＨｉレベルに維持する。

ＭＯＳトランジスタ２３がオンすると、ＭＯＳトランジスタ２４もオンする。これにより、ＭＯＳトランジスタ２４のドレイン－ソース電流Ｉｓｎｓが増大する。ＭＯＳトランジスタ２４のドレイン－ソース電流Ｉｓｎｓの増大に伴って、抵抗２８に生じる電圧Ｖｓｎｓも上昇する。

さらに、時刻ｔ６において、電圧Ｖｓｎｓは、定常値を示す。本実施形態において、半導体モジュール１０ｂは通常動作するので、電圧Ｖｓｎｓは、ＭＯＳトランジスタ２３が過電流状態となる基準電圧Ｖｒｅｆには達しない。

判定回路７２が有する端子の入力端子の一つには、電圧Ｖｓｎｓが入力され、他の入力端子の一つには、基準電圧回路７１から電圧Ｖｒｅｆが入力される。本実施形態においては、半導体モジュール１０ｂが通常動作をしている場合、判定回路７２は、Ｈｉレベルの電圧Ｖｃｍｐを出力する

なお、判定回路７２は、ラインＬ１，Ｌ３の間に設けられているので、判定回路７２から出力される電圧ＶｃｍｐがＨｉレベルであるとは、電圧Ｖｃｍｐが電源電圧Ｖｄｄにあることを指す。一方、電圧ＶｃｍｐがＬｏレベルであるとは、電圧Ｖｃｍｐが電圧Ｖｇｎｄにあることを指す。

本実施形態のフィルタ回路８２には、端子ＳＩＮに接続されることにより、信号Ｓ１が入力される。また、フィルタ回路８２には、電圧Ｖｃｍｐが入力される。

時刻ｔ４より前の期間において、基準電圧回路７１から判定回路７２へ入力されるラインにおける電圧は低値となる。また、この期間には、ＭＯＳトランジスタ２４もオンしないので、抵抗２８に生じる電圧も低値となり、ＭＯＳトランジスタ２４と抵抗２８との間のノードから判定回路７２のラインに入力される電圧Ｖｓｎｓも低値となる。この場合、本実施形態の判定回路７２は、Ｌｏレベルの電圧Ｖｃｍｐを出力する。

一方、時刻ｔ４より後の期間では、判定回路７２のラインには、基準電圧回路７１から電圧Ｖｒｅｆが印可される。本実施形態の半導体モジュール１０ｂは通常動作を行い、電圧Ｖｓｎｓが電圧Ｖｒｅｆに達しないので、時刻ｔ４より後の期間では、判定回路７２は、Ｈｉレベルの電圧Ｖｃｍｐを出力する。

時刻ｔ４において、信号Ｓ１がＬｏレベルからＨｉレベルに切り替わったことに応じて、時刻ｔ４から期間Ｔｆｌｔ経過後の時刻ｔ５の間、フィルタ回路８２は、判定回路７２から出力される電圧Ｖｃｍｐに対して、マスクを設定する。

具体的には、フィルタ回路８２は、時刻ｔ４から時刻ｔ５の間、制御回路８１に対し、電圧Ｖｃｍｐの論理レベルによらずＨｉレベルの電圧Ｖｆｌｔを出力する。これにより、時刻ｔ４から時刻ｔ５の間、制御回路８１に対して、電圧Ｖｃｍｐの論理レベルがマスクされる。時刻ｔ５より後の期間においては、フィルタ回路８２は、電圧Ｖｃｍｐと等しい論理レベルの電圧ｆｌｔを出力する。また、フィルタ回路８２は、時刻ｔ４より前の期間において、Ｌｏレベルの信号Ｓ１に応じて、Ｈｉレベルの電圧Ｖｆｌｔを出力する。

なお、半導体モジュール１０ｂの過電流検出は、ＭＯＳトランジスタ２３よりオン時間が短いＭＯＳトランジスタ２４に流れる、電流Ｉｓｎｓに応じた電圧Ｖｓｎｓを用いて行われる。従って、期間Ｔｆｌｔは、短い時間（例えば１０μ秒）に設定される。

制御回路８１には、マイコン１１から端子ＳＩＮを介して、信号Ｓ１が入力される。時刻ｔ４の前の期間には、ＭＯＳトランジスタ２３をオフ状態とすべく、制御回路８１にはＬｏレベルの信号Ｓ１が入力される。Ｌｏレベルの信号Ｓ１に応じて、制御回路８１は、Ｈｉレベルの信号Ｓ２を出力する。信号Ｓ２がＨｉレベルの間は、昇圧回路３２は、電源電圧Ｖｄｄを昇圧せず、ＭＯＳトランジスタ３３はオン状態となる。

時刻ｔ４において、ＭＯＳトランジスタ２３をオンすべく制御回路８１に入力される信号Ｓ１がＨｉレベルになると、制御回路８１は、ＨｉレベルからＬｏレベルに低下した信号Ｓ２を出力する。信号Ｓ２がＬｏレベルになると、昇圧回路３２は電源電圧Ｖｄｄを昇圧して駆動電圧Ｖｄｒｖの生成を開始し、ＭＯＳトランジスタ２３に印可する。さらに、ＭＯＳトランジスタ３３はオフ状態となる。

本実施形態では、半導体モジュール１０ｂは、通常動作を行い、過電流状態は検出されない。従って、時刻ｔ４より後の期間において、ＭＯＳトランジスタ２３のオン状態を維持すべく、制御回路８１は、Ｌｏレベルの信号Ｓ２を出力し続ける。

＜＜半導体モジュール１０ｂの過電流検出時のタイミング図＞＞
図８は、過電流検出時における半導体モジュール１０ｂ内の信号、電圧、および電流の時間変化の一例を示す。

時刻ｔ７において、通常動作時と同様、ＭＯＳトランジスタ２３を駆動すべく、マイコン１１は、信号Ｓ１をＬｏレベルからＨｉレベルに上昇させる。また、ＭＯＳトランジスタ２３を駆動し続けるべく、マイコン１１は、Ｈｉレベルに上昇した信号Ｓ１をＨｉレベルに維持する。

時刻ｔ７において、ＭＯＳトランジスタ２３，２４がオンする。これに伴い、ＭＯＳトランジスタ２３，２４の電流Ｉｓｎｓが増大する。本実施形態において、電流Ｖｓｎｓの増大に伴って電圧Ｖｓｎｓが上昇し、時刻ｔ９において基準電圧Ｖｒｅｆに達すると、判定回路７２は、ＭＯＳトランジスタ２３が過電流状態にあると判定する。

判定回路７２がＭＯＳトランジスタ２３の過電流状態を検出すると、駆動回路２２ｂは、ＭＯＳトランジスタ２３をオフする。この場合、ＭＯＳトランジスタ２３がオフ状態になることに伴い、ＭＯＳトランジスタ２４もオフ状態となる。従って、抵抗２８に生じる電圧Ｖｓｎｓは、基準電圧Ｖｒｅｆに達した後低下する。

本実施形態においては、ＭＯＳトランジスタ２３を過電流状態から保護すべく、駆動回路２２ｂは、時刻ｔ９から所定の期間、ＭＯＳトランジスタ２３をオフする。これに伴って、ＭＯＳトランジスタ２４もオフし、抵抗２８に生じる電圧Ｖｓｎｓは、電圧Ｖｏｕｔまで低下した値に維持される。

時刻ｔ７より前の期間において、基準電圧回路７１から判定回路７２へのラインに供給される電圧と、ＭＯＳトランジスタ２４と抵抗２８との間のノードから判定回路７２へのラインに供給される電圧とがいずれも低値となる。この場合、判定回路７２は、Ｌｏレベルの電圧Ｖｃｍｐを出力する。

時刻ｔ７から時刻ｔ９の間の期間において、基準電圧回路７１から判定回路７２へのラインには電圧Ｖｒｅｆが供給されるとともに、ＭＯＳトランジスタ２４と抵抗２８との間のノードから判定回路７２へのラインには抵抗２８に生じる電圧Ｖｓｎｓが供給され、抵抗２８に生じる電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより低くなる。この場合、判定回路７２は、フィルタ回路８２に対し、Ｈｉレベルの電圧Ｖｃｍｐを出力する。

一方、時刻ｔ９において電圧Ｖｓｎｓが基準電圧Ｖｒｅｆに達し、判定回路７２は、ＭＯＳトランジスタ２３が過電流状態になったと判定する。これにより、判定回路７２は、フィルタ回路８２に対し、Ｌｏレベルの電圧Ｖｃｍｐを出力する。さらに、判定回路７２は、時刻ｔ９から所定の期間、Ｌｏレベルの電圧Ｖｃｍｐを出力し続ける。

また、時刻ｔ７より前の期間において、入力されるＬｏレベルの信号Ｓ１に応じて、フィルタ回路８２は、Ｈｉレベルの電圧Ｖｆｌｔを出力する。

フィルタ回路８２は、時刻ｔ７から時刻ｔ８の間の期間Ｔｆｌｔにおいて、電圧Ｖｃｍｐの論理レベルに関わらず、Ｈｉレベルの電圧Ｖｆｌｔを出力する。これにより、制御回路８１に対して、電圧Ｖｃｍｐの論理レベルがマスクされる。

本実施形態では、時刻ｔ７から時刻ｔ８の間の期間Ｔｆｌｔにおいて、判定回路７２がＨｉレベルの電圧Ｖｃｍｐを出力している。時刻ｔ７から時刻ｔ８において、仮に半導体モジュール１０中の回路動作が安定せず、判定回路７２がＬｏレベルの電圧Ｖｃｍｐが出力される場合であっても、フィルタ回路８２は、この期間にＨｉレベルの電圧Ｖｆｌｔを出力する。

一方、時刻ｔ８を過ぎると、フィルタ回路８２は、制御回路８１に対し、電圧Ｖｃｍｐと同様の論理レベルの電圧Ｖｆｌｔを出力する。

従って、本実施形態では、時刻ｔ７より前の期間と、時刻ｔ７からｔ９までの期間とでは、フィルタ回路８２は、Ｈｉレベルの電圧Ｖｆｌｔを出力する。時刻ｔ９より後の所定の期間には、フィルタ回路８２は、Ｌｏレベルの電圧ｆｌｔを出力する。

時刻ｔ７の前の期間には、ＭＯＳトランジスタ２３をオフ状態とすべく、制御回路８１にはＬｏレベルの信号Ｓ１が入力される。Ｌｏレベルの信号Ｓ１に応じて、制御回路８１は、Ｈｉレベルの信号Ｓ２を出力する。信号Ｓ２がＨｉレベルの間は、昇圧回路３２は、電源電圧Ｖｄｄを昇圧せず、ＭＯＳトランジスタ３３はオン状態となる。

時刻ｔ７において、ＭＯＳトランジスタ２３をオンすべく信号Ｓ１がＨｉレベルになると、制御回路８１は、ＨｉレベルからＬｏレベルに低下した信号Ｓ２を出力する。信号Ｓ２がＬｏレベルになると、昇圧回路３２は電源電圧Ｖｄｄに対し、電圧Ｖｄｒｖへの昇圧を開始し、昇圧した電圧ＶｄｒｖをＭＯＳトランジスタ２３に印可する。さらに、ＭＯＳトランジスタ３３はオフ状態となる。

一方で、時刻ｔ９になると、制御回路８１には、フィルタ回路８２からＬｏレベルの電圧Ｖｆｌｔが入力される。これにより、制御回路８１に対し、Ｌｏレベルの電圧ＶｆｌｔによりＭＯＳトランジスタ２３が過電流状態となったことが示される。

従って、時刻ｔ９より後の期間において、フィルタ回路８２から入力されるＬｏレベルの電圧Ｖｆｌｔに応じて、制御回路８１は、Ｈｉレベルの信号Ｓ２を出力する。信号Ｓ２の論理レベルがＨｉレベルとなったことに応じて、昇圧回路３２は電源電圧Ｖｄｄの昇圧を停止し、ＭＯＳトランジスタ３３がオンし、ＭＯＳトランジスタ２３がオフする。

＜＜実施例２の期間Ｔｆｌｔ経過後の期間における電圧および電流の関係＞＞
図９は、端子ＶＯにおける電圧Ｖｏｕｔ、電流Ｉｄｓ、および判定回路７２から出力される電圧Ｖｃｍｐの概略の一例を示す。信号Ｓ１がＬｏレベルからＨＩレベルに切り替えられ、期間Ｔｆｌｔ経過後の期間において、ＭＯＳトランジスタ２３がオン状態におけるグラフが示される。

電圧Ｖｏｕｔおよび電流Ｉｄｓの関係が示される。ＭＯＳトランジスタ２３がオン状態である場合、半導体モジュール１０ｂが通常動作している場合には、端子ＶＯに印可される電圧Ｖｏｕｔは、電源電圧Ｖｄｄを示す。

ＭＯＳトランジスタ２３のドレイン－ソース電流Ｉｄｓが過電流状態を示す電流Ｉｏｃ２（例えば、２Ａ）に達した場合、端子ＶＯに印可される電圧Ｖｏｕｔは、過電流を示す電圧Ｖｏｃ２に達するものとしたグラフが示される。

本実施形態では、端子ＶＯに印可される電圧Ｖｏｕｔが電圧Ｖｏｃ２に達した場合、抵抗２８に生じる電圧Ｖｓｎｓは、基準電圧回路７１が出力する基準電圧Ｖｒｅｆに達する。即ち、端子ＶＯに印可される電圧Ｖｏｕｔが、電圧Ｖｏｃより大きく電源電圧Ｖｄｄ以下である範囲で、半導体モジュール１０ｂは、通常動作する。

電圧Ｖｏｕｔが電圧Ｖｏｃより高く電源電圧Ｖｄｄより低い範囲、即ち電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより低い範囲で、判定回路７２は、Ｈｉレベルの電圧Ｖｃｍｐを出力する。一方、電圧Ｖｏｕｔが電圧Ｖｏｃより低い範囲、即ち電圧Ｖｓｎｓが基準電圧Ｖｒｅｆより高い範囲では、判定回路７２は、Ｌｏレベルの電圧Ｖｃｍｐを出力する。

電圧ｆｌｔは、電圧Ｖｃｍｐと同様の論理レベルを示す。

＝＝＝まとめ＝＝＝
以上、本実施形態の半導体モジュール１０ａ，１０ｂについて説明した。

本実施形態においては、電源電圧Ｖｄｄが印可されるラインＬ１に接続されたＭＯＳトランジスタ２３と、ＭＯＳトランジスタ２３と並列となり、ラインＬ１に接続されたＭＯＳトランジスタ２４と、信号Ｓ１に応じて、ＭＯＳトランジスタ２３，２４をオンするための電圧ＶｄｒｖをラインＬ２に印可する駆動回路２２ａ、２２ｂと、一端がラインＬ２に接続され、他端がＭＯＳトランジスタ２４の制御電極に接続された抵抗２５と、一端が抵抗２５の他端に接続され、他端がＭＯＳトランジスタ２３の制御電極に接続された抵抗２６と、ＭＯＳトランジスタ２４に接続されるとともに、ＭＯＳトランジスタ２４に流れる電流Ｉｓｎｓに応じた電圧Ｖｓｎｓが生じる抵抗２８と、抵抗２６の他端に接続されるとともに、制御電極に電圧Ｖｓｎｓが印可される、ＭＯＳトランジスタ２９と、ＭＯＳトランジスタ２３，２４，２９と、抵抗２８と、電流Ｉｄｓが供給される負荷１３と、が接続される端子ＶＯと、を備える、半導体モジュール１０ａまたは１０ｂを提供する。

これにより、端子ＶＯと接地との間の負荷１３とは別の経路の短絡等により、ＭＯＳトランジスタ２３に過電流が生じ、ＭＯＳトランジスタ２９がオンするより大きな電流Ｉｄｓが流れた場合、電流Ｉｄｓを電流Ｉｏｃ１以下に制限できる。

また、半導体モジュール１０ａ，１０ｂは、抵抗２５にアノードが接続され、ＭＯＳトランジスタ２３の制御電極にカソードが接続されたダイオード２７を備える。

これにより、ＭＯＳトランジスタ２３，２４の制御電極に印可される電圧Ｖｇ１，Ｖｇ２との電位差を、ダイオード２７の順方向電圧以下に維持し、半導体モジュール１０ａ，１０ｂがオンする際の動作を安定化する。

また、半導体モジュール１０ａ，１０ｂは、ＭＯＳトランジスタ２３およびＭＯＳトランジスタ２４が設けられる基板６１と、基板６１の上方に設けられた酸化膜６３と、を備え、ダイオード２７は、酸化膜６３の上方に設けられたＰ＋型のドーパント拡散領域６４と、ドーパント拡散領域６４に接続して酸化膜６３の上方に設けられた、Ｎ＋型のドーパント拡散領域６５と、を含む。

このように、半導体モジュール１０ａ，１０ｂでは、酸化膜６３を基板６１の上方に配置することにより、ダイオード２７をＭＯＳトランジスタ２３，２４等と同一の半導体チップ上に集積できる。

また、半導体モジュール１０ｂは、所定の電圧Ｖｒｅｆを生成する基準電圧回路７１と、電圧Ｖｓｎｓおよび電圧Ｖｒｅｆの比較に基づいて、ＭＯＳトランジスタ２３が過電流状態にあるか否かを判定する判定回路７２と、を備え、駆動回路２２ｂは、信号Ｓ１と、判定回路７２の判定結果とに基づいて、ＭＯＳトランジスタ２３をオンオフする。

これにより、半導体モジュール１０ｂにおいては、負荷短絡に対する過電流からより手厚く素子を保護できる。

また、抵抗２５，２６は、ＭＯＳトランジスタ２３に流れる電流Ｉｄｓを電流値Ｉｏｃ１以下とする抵抗値を有し、電圧Ｖｒｅｆは、ＭＯＳトランジスタ２３に流れる電流Ｉｄｓが、電流値Ｉｏｃ１より小さい電流値Ｉｏｃ２を示す電圧である。

即ち、本実施形態の半導体モジュール１０ｂにおいて、判定回路７２が過電流保護を行う電流値Ｉｏｃ２は、抵抗２５，２６およびＭＯＳトランジスタ２９等により過電流制限を行う電流値Ｉｏｃ１より低い。従って、半導体モジュール１０ｂでは、判定回路７２による過電流保護ができる期間には、電流値Ｉｏｃ２に基づく保護を行い、判定回路７２が保護できない期間において、電流Ｉｄｓを電流Ｉｏｃ１以下に制限し、半導体モジュール１０ｂの素子を過電流から保護できる。

また、駆動回路２２ｂは、ＭＯＳトランジスタ２３がオンする際の所定期間Ｔｆｌｔの間、判定回路７２の判定結果に関わらず、ＭＯＳトランジスタ２３をオンし、所定期間Ｔｆｌｔの経過後、ＭＯＳトランジスタ２３が過電流状態にあると判定回路７２が判定すると、ＭＯＳトランジスタをオフする。

即ち、半導体モジュール１０ｂにおいては、期間Ｔｆｌｔ以外の場合では、電流Ｉｄｓが電流値Ｉｏｃ１を超えると、ＭＯＳトランジスタ２３をオフする過電流保護が行われ、期間Ｔｆｌｔの間には、ＭＯＳトランジスタ２３を流れる電流Ｉｄｓを電流Ｉｏｃ１以下に制限する過電流保護が行われる。

これにより、半導体モジュール１０ｂは、フィルタ期間Ｔｆｌｔ内の過電流からもＭＯＳトランジスタ２３を保護できる。

駆動回路２２ｂは、信号Ｓ１および判定回路７２の判定結果に基づいて、ＭＯＳトランジスタ２３をオンオフするための信号Ｓ２を出力する駆動信号出力回路３４と、ＭＯＳトランジスタ２３をオンするための信号Ｓ２に応じて、電源電圧Ｖｄｄを昇圧して、ラインＬ２に電圧Ｖｄｒｖを印可する昇圧回路３２と、ＭＯＳトランジスタ２３をオフするための信号Ｓ２に応じて、ラインＬ２の電圧Ｖｄｒｖを低下させるＭＯＳトランジスタ３３と、を含む。

このように、半導体モジュール１０ｂは、信号Ｓ２に基づいて動作する、昇圧回路３２およびＭＯＳトランジスタ３３を有し、適切にＭＯＳトランジスタ２３をオンオフするための電圧Ｖｄｒｖを供給できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。本発明の技術的範囲には、その趣旨を逸脱することなく、その様な変更または改良を加えた形態およびその均等物も含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ａ、１０ｂ 半導体モジュール
１１ マイコン
１２ 電源
１３ 負荷
２１ 電圧生成回路
２２ａ、２２ｂ 駆動回路
２３，２４，２９ ＭＯＳトランジスタ
２５，２６，２８ 抵抗
２７ ダイオード
３１ 制御回路
３２ 昇圧回路
３３ ＭＯＳトランジスタ
３４ 駆動信号出力回路
４１ インダクタ
４２ 抵抗
５０ 発振回路
５１，５４，５６，５８ ダイオード
５２，５７ キャパシタ
５３ インバータ
６１ 基板
６２ エピタキシャル層
６３，６７ 酸化膜
６４，６５，６６ ドーパント拡散領域
６８ アノード
６９ カソード
７１ 基準電圧回路
７２ 判定回路
８１ 制御回路
８２ フィルタ回路

Claims (6)

1. 電源電圧が印可される第１ラインに電源側電極が接続された第１トランジスタと、
   前記第１トランジスタと並列となり、前記第１ラインに電源側電極が接続された第２トランジスタと、
   入力信号に応じて、前記第１トランジスタおよび前記第２トランジスタをオンするための第１電圧を第２ラインに印可する駆動回路と、
   一端が前記第２ラインに接続され、他端が前記第２トランジスタの制御電極に接続された第１抵抗と、
   一端が前記第１抵抗の他端に接続され、他端が前記第１トランジスタの制御電極に接続された第２抵抗と、
   前記第２トランジスタの接地側電極に接続されるとともに、前記第２トランジスタに流れる電流に応じた第２電圧が生じる第３抵抗と、
   前記第２抵抗の他端に電源側電極が接続されるとともに、制御電極に前記第２電圧が印可される第３トランジスタと、
   前記第１及び第３トランジスタと、前記第３抵抗と、負荷と、が接続される端子と、
   前記第１抵抗にアノードが接続され、前記第１トランジスタの前記制御電極にカソードが接続されたダイオードと、
   を備え、
   前記負荷は、前記第１トランジスタからの電流が供給され、
   前記第２トランジスタは、前記第３抵抗を介して前記端子に接続される、
   半導体モジュール。
2. 請求項１に記載の半導体モジュールであって、
   前記第１トランジスタおよび前記第２トランジスタが設けられる基板と、
   前記基板の上方に設けられた酸化膜と、
   を備え、
   前記ダイオードは、前記酸化膜の上方に設けられた第１導電型の第１ドーパント拡散領域と、前記第１ドーパント拡散領域に接続して前記酸化膜の上方に設けられた、第２導電型の第２ドーパント拡散領域と、を含む、
   半導体モジュール。
3. 請求項１から２のいずれか一項に記載の半導体モジュールであって、
   所定の第３電圧を生成する基準電圧回路と、
   前記第２電圧および前記第３電圧の比較に基づいて、前記第１トランジスタが過電流状態にあるか否かを判定する判定回路と、
   を備え、
   前記駆動回路は、
   前記入力信号と、前記判定回路の判定結果とに基づいて、前記第１トランジスタをオンオフする、
   半導体モジュール。
4. 請求項３に記載の半導体モジュールであって、
   前記第１および第２抵抗は、前記第１トランジスタに流れる電流を、過電流状態を示す第１電流値以下とする抵抗値を有し、
   前記第３電圧は、前記第１トランジスタに流れる電流が、前記第１電流値より小さい第２電流値を示す電圧である、
   半導体モジュール。
5. 請求項３または４に記載の半導体モジュールであって、
   前記駆動回路は、
   前記第１トランジスタがオンする際の所定期間、前記判定回路の前記判定結果に関わらず、前記第１トランジスタをオンし、前記所定期間の経過後、前記第１トランジスタが過電流状態にあると前記判定回路が判定すると、前記第１トランジスタをオフする、
   半導体モジュール。
6. 請求項３から５のいずれか一項に記載の半導体モジュールであって、
   前記駆動回路は、
   前記入力信号および前記判定回路の前記判定結果に基づいて、前記第１トランジスタをオンオフするための駆動信号を出力する駆動信号出力回路と、
   前記第１トランジスタをオンするための前記駆動信号に応じて、前記電源電圧を昇圧して、前記第２ラインに前記第１電圧を印可する昇圧回路と、
   前記第１トランジスタをオフするための前記駆動信号に応じて、前記第２ラインの電圧を低下させる遮断素子と、
   を含む、
   半導体モジュール。