JP7738441B2 - チップ部品 - Google Patents

Description

本開示は、チップ部品に関する。

特許文献１は、基板と、基板上に形成された第１導電体膜および第１パッド膜と、第１導電体膜上および第１パッド膜上に形成された誘電体膜と、誘電体膜上に形成され、第２接続領域および第２コンデンサ形成領域を含む第２導電体膜とを備える、チップコンデンサを開示している。第１導電体膜は、第１接続領域および第１コンデンサ形成領域を含む。第１導電体膜の第１接続領域には、第１外部電極が接合されており、第２導電体膜の第２接続領域には、第２外部電極が接合されている。

特開２０１７－１９５３２２号公報

本開示の一実施形態は、半導体基板の第１主面のスペースを有効活用でき、小型な複合素子（キャパシタおよび抵抗素子）を含むチップ部品を提供する。

本開示の一実施形態に係るチップ部品は、第１主面およびその反対側の第２主面を有する半導体基板と、前記第１主面に形成された容量膜と、前記容量膜上に形成され、互いに分離された複数の第１電極と、前記第２主面に形成された第２電極と、前記容量膜と前記複数の第１電極との間に形成され、前記複数の第１電極に跨って形成された抵抗層とを含む。

本開示の一実施形態に係るチップ部品によれば、容量膜を挟んで第１電極と半導体基板（第２電極）とが対向している。これにより、半導体基板の厚さ方向に沿う縦方向に上部電極－容量膜－下部電極の積層構造を有する縦型のキャパシタが形成されている。一方、第１電極は、互いに分離された複数の第１電極であり、当該複数の第１電極に抵抗層が跨っている。これにより、複数の第１電極の間に抵抗層が直列に接続されており、半導体基板の第１主面に沿う横方向に電流が流れる横型の抵抗素子が形成されている。つまり、本開示の一実施形態に係るチップ部品は、縦型のキャパシタおよび横型の抵抗素子を共通の半導体基板に備える（縦型のキャパシタおよび横型の抵抗素子が１つの半導体基板に集約された）複合素子である。縦型のキャパシタの第１電極が横型の抵抗素子の端子として使用されるので、半導体基板の第１主面に、キャパシタ用の領域と抵抗素子用の領域とを重複して形成することができる。これにより、半導体基板の第１主面のスペースを有効活用できるので、小型な複合素子を含むチップ部品を提供することができる。

図１は、本開示の一実施形態に係るチップ部品の模式的な斜視図である。 図２は、前記チップ部品の模式的な平面図である。 図３は、前記チップ部品の模式的な底面図である。 図４は、前記チップ部品の模式的な断面図である。 図５は、前記チップ部品の電気的構成を示す回路図である。 図６Ａは、前記チップ部品の製造工程の一部を示す模式的な断面図である。 図６Ｂは、図６Ａの次の工程を示す図である。 図６Ｃは、図６Ｂの次の工程を示す図である。 図６Ｄは、図６Ｃの次の工程を示す図である。 図６Ｅは、図６Ｄの次の工程を示す図である。 図６Ｆは、図６Ｅの次の工程を示す図である。 図６Ｇは、図６Ｆの次の工程を示す図である。 図６Ｈは、図６Ｇの次の工程を示す図である。 図６Ｉは、図６Ｈの次の工程を示す図である。 図６Ｊは、図６Ｉの次の工程を示す図である。 図６Ｋは、図６Ｊの次の工程を示す図である。 図６Ｌは、図６Ｋの次の工程を示す図である。 図６Ｍは、図６Ｌの次の工程を示す図である。 図７は、前記チップ部品の模式的な断面図である。 図８は、前記チップ部品の模式的な断面図である。 図９は、前記チップ部品の模式的な平面図である。 図１０は、前記チップ部品の模式的な平面図である。 図１１は、前記チップ部品の模式的な平面図である。 図１２は、前記チップ部品の模式的な平面図である。 図１３は、前記チップ部品の模式的な平面図である。 図１４は、前記チップ部品の模式的な平面図である。

次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
［チップ部品１の外観］
図１は、本開示の一実施形態に係るチップ部品１の模式的な斜視図である。図２は、チップ部品１の模式的な平面図である。図３は、チップ部品１の模式的な底面図である。図１～図３では、直方体形状を有するチップ部品１の長手方向が第１方向Ｘと定義され、チップ部品１の幅方向が第２方向Ｙと定義され、チップ部品１の厚さ方向が第３方向Ｚと定義されている。また、図２および図３では、明瞭化のため、第１外部電極３および第２外部電極４にハッチングを付している。

チップ部品１は、直方体形状に形成されており、第１方向Ｘに沿う長さＬ、第２方向Ｙに沿う幅Ｗおよび第３方向Ｚに沿う厚さＴを有している。長さＬは、たとえば０．４ｍｍ以上２ｍｍ以下であってもよい。幅Ｗは、たとえば、０．２ｍｍ以上２ｍｍ以下であってもよい。厚さＴは、たとえば、０．１ｍｍ以上０．５ｍｍ以下であってもよい。

チップ部品１は、サイズ呼称（長さＬ（ｍｍ）×幅Ｗ（ｍｍ））を用いて、たとえば、１６０８（１．６ｍｍ×０．８ｍｍ）チップ、１００５（１．０ｍｍ×０．５ｍｍ）チップ、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称される小型の電子部品であってもよい。

チップ部品１は、基板２と、第１外部電極３と、第２外部電極４とを含む。

基板２は、チップ部品１の土台を形成している。互いに積層された複数の絶縁膜および金属膜等が基板２に支持されることによって、チップ部品１が構成されている。基板２は、チップ部品１と略同じサイズを有する直方体形状である。基板２は、この実施形態では、シリコン基板等の半導体基板であってもよい。基板２の厚さは、たとえば、２００μｍ以上６００μｍ以下であってもよい。

基板２は、第１主面５、第２主面６および４つの側面７～１０を有している。第１主面５は、いわゆるチップ部品１の表面であり、第２主面６がチップ部品１の裏面である。４つの側面７～１０は、第１主面５の法線方向ｎから見た平面視（以下、単に「平面視」と呼ぶ）において、第１主面５を取り囲んでいる。４つの側面７～１０は、第１方向Ｘにおいて互いに対向する一対の第１側面７および第２側面８、ならびに第２方向Ｙにおいて互いに対向する一対の第３側面９および第４側面１０を含んでいてもよい。他の言い方では、第２方向Ｙに沿って互いに平行に延びる側面が、基板２の短辺側の第１側面７および第２側面８であり、第１方向Ｘに沿って互いに平行に延びる側面が、基板２の長辺側の第３側面９および第４側面１０であってもよい。第１側面７、第２側面８、第３側面９および第４側面１０は、それぞれ、第１端面、第２端面、第３端面および第４端面と言い換えてもよい。

第１外部電極３は、第１主面５側に形成されている。第１外部電極３は、複数の電極に物理的に分離されていてもよい。この実施形態では、第１外部電極３は、第１－１外部電極３１および第１－２外部電極３２を１つずつ含む。第１外部電極３は、互いに物理的に分離された一対の電極３１，３２を含むと言い換えてもよい。

第１－１外部電極３１および第１－２外部電極３２は、平面視において、基板２の短手方向（この実施形態では、第２方向Ｙ）に沿って分断され、基板２の長手方向（この実施形態では、第１方向Ｘ）に並んで配置されている。具体的には、第１－１外部電極３１および第１－２外部電極３２は、基板２の第１方向Ｘの中央部において、第３側面９から第４側面１０に向かって第２方向Ｙに延びる直線状の隙間１１を隔てて配置されている。

第１－１外部電極３１は、第１－２外部電極３２と略同じ大きさの平面視四角形に形成されている。第１－１外部電極３１の４つの側面３１１～３１４は、第１方向Ｘにおいて互いに対向する一対の第１側面３１１および第２側面３１２、ならびに第２方向Ｙにおいて互いに対向する一対の第３側面３１３および第４側面３１４を含んでいてもよい。第１－１外部電極３１は、第１－１外部電極３１の各側面３１１～３１４が、それぞれ基板２の各側面７～１０に平行となるように配置されている。第１－１外部電極３１は、隙間１１に対して第１側面７側の第１主面５の半面の略全体を覆っている。

第１－１外部電極３１の周縁部には、切り欠き部１２が形成されている。切り欠き部１２は、チップ部品１を実装基板等に実装するときに、チップ部品１の向きを確認する目印として機能してもよい。第１－２外部電極３２には、切り欠き部１２と同様の切り欠き部が形成されていない。したがって、たとえば切り欠き部１２の位置を視認することによって、チップ部品１の長手方向（第１方向Ｘ）および短手方向（第２方向Ｙ）が、どこに向いているかをチップ部品１の外側から認識することができる。この実施形態では、切り欠き部１２は、基板２の角部に対向する第１－１外部電極３１の角部を選択的に除去することによって形成されている。切り欠き部１２は、基板２の第１方向Ｘにおける第１側面７側の一対の角部のそれぞれに対応して合計２つ形成されていてもよいが、チップ部品１の向きの指標である観点から、図１および図２に示すように、１つの角部に対応して形成することが好ましい。これにより、平面視長方形状のチップ部品１に対して、線対称（たとえば、第１方向Ｘおよび第２方向Ｙに沿う直線を対称軸とする線対称）および点対称のいずれに関しても非対称性を持たせることができる。

第１－２外部電極３２は、平面視四角形に形成されている。第１－２外部電極３２の４つの側面３２１～３２４は、第１方向Ｘにおいて互いに対向する一対の第１側面３２１および第２側面３２２、ならびに第２方向Ｙにおいて互いに対向する一対の第３側面３２３および第４側面３２４を含んでいてもよい。第１－２外部電極３２は、第１－２外部電極３２の各側面３２１～３２４が、それぞれ基板２の各側面７～１０に平行となるように配置されている。第１－２外部電極３２は、隙間１１に対して第２側面８側の第１主面５の半面の略全体を覆っている。

第１－１外部電極３１と第１－２外部電極３２との間の隙間１１は、第１－１外部電極３１の第２側面３１２と第１－２外部電極３２の第２側面３２２とで挟まれた領域である。第１外部電極３は、隙間１１によって、第１－１外部電極３１および第１－２外部電極３２の２つに分断されている。第１－１外部電極３１および第１－２外部電極３２の周囲には、第１外部電極３と基板２とのサイズ差に起因する周縁スペース１３が形成されている。周縁スペース１３は、たとえば、第２側面３１２，３２２を除く第１－１外部電極３１および第１－２外部電極３２の各側面３１１～３１４，３２１～３２４と、基板２の各側面７～１０との間の領域であってもよい。この実施形態では、周縁スペース１３は、基板２の第１主面５上の絶縁性部分が四角環状に露出した部分であってもよい。

隙間１１は、第２方向Ｙにおける第１端部１４およびその反対側の第２端部１５を有している。隙間１１の第１端部１４および第２端部１５は、周縁スペース１３の第１方向Ｘの途中部で開放されている。したがって、隙間１１は、両端部１４，１５において周縁スペース１３に一体的に接続されている。また、隙間１１は、第１端部１４と第２端部１５とが互いに対称位置となる対称性を有している。たとえば、図２を参照して、長方形状の基板２の重心に位置する対象の中心Ｃのまわりに基板２を１８０°回転させると、第１端部１４が第２端部１５に一致する。また、基板２の重心を通る第１方向Ｘに平行な対称軸Ａを軸として基板２を反転させると、第１端部１４が第２端部１５に一致する。つまり、この実施形態では、直線状の隙間１１は、点対称かつ線対称な平面形状を有している。

第２外部電極４は、第２主面６側に形成されている。第２外部電極４は、第２主面６の全体を覆うように形成されている。第２外部電極４は、第２主面６の形状と一致する形状であり、基板２の側面７～１０に一致する側面１６～１９を有している。４つの側面１６～１９は、第１方向Ｘにおいて互いに対向し、一対の第１側面７および第２側面８に一致する一対の第１側面１６および第２側面１７、ならびに第２方向Ｙにおいて互いに対向し、一対の第３側面９および第４側面１０に一致する一対の第３側面１８および第４側面１９であってもよい。第２外部電極４は、基板２に直接的に接しており、基板２に電気的かつ機械的に接続されている。第１外部電極３および第２外部電極４は、それぞれ、基板２の第１主面５側および第２主面６側に選択的に形成されている。したがって、この実施形態では、基板２の側面７～１０は、第１外部電極３および第２外部電極４等の電極膜に覆われず、基板２の半導体表面が露出した露出面であってもよい。
［チップ部品１の断面構造］
図４は、チップ部品１の模式的な断面図である。図５は、チップ部品１の電気的構成を示す回路図である。なお、図４は、チップ部品１の第１主面５上の層構造を模式的に示す図であり、図２における特定の切断線における断面を示すものではない。

図４を参照して、基板２の第１主面５には、容量膜２０、抵抗層２１、表面絶縁膜２２が積層されている。

容量膜２０は、基板２の平坦な第１主面５の全体を覆うように形成されている。したがって、容量膜２０は、基板２の側面７～１０に一致する端面を有している。第１主面５が平坦であるとは、たとえば、第１主面５にトレンチ等の凹部がエッチングによって意図的に形成されておらず、半導体ウエハのデバイス形成面の表面状態が平坦な面として維持されていることと定義してもよい。容量膜２０の厚さは、たとえば、１００Å以上１０００Å以下（１０ｎｍ以上１００ｎｍ以下）であってもよい。

容量膜２０は、たとえば、ＳｉＯ_２膜やＳｉＮ膜であってもよいし、これらの積層膜であってもよい。たとえば、ＳｉＯ_２／ＳｉＮ積層膜、ＳｉＯ_２／ＳｉＮ／ＳｉＯ_２積層膜であってもよい。また、容量膜２０は、ＯＮ膜やＯＮＯ膜であってもよいし、これらの積層膜であってもよい。さらに、容量膜２０は、高誘電材料（Ｈｉｇｈ－ｋ材料）からなる絶縁膜であってもよい。高誘電材料としては、たとえば、酸化アルミニウム（Ａｌ_２Ｏ_３）、五酸化タンタル（Ｔａ_２Ｏ_５）、五酸化チタン（Ｔｉ_３Ｏ_５）、酸化ハフニウム（ＨｆＯ_２）の他、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、チタン酸バリウムストロンチウム（Ｂａ_ｘＳｒ_１－ｘ）ＴｉＯ_３等のペロブスカイト化合物が挙げられる。この実施形態では、容量膜２０は、ＳｉＯ_２膜で形成されている。

容量膜２０は、第１部分２３および第２部分２４を含んでいてもよい。第１部分２３および第２部分２４は、どちらも容量膜２０の一部ではあるが、互いに異なる製造方法によって形成された部分である。たとえば、第１部分２３は、基板２の第１主面５に直接接する部分であり、基板２の第１主面５の熱酸化によって形成されていてもよい。第２部分２４は、第１部分２３上に形成され、容量膜２０の表面を形成する部分であり、ＣＶＤ法等によって第１部分２３上に絶縁材料を堆積することによって形成されていてもよい。第１部分２３および第２部分２４との間には、図４に示すように境界部２５が形成されていてもよいし、境界部２５が形成されていなくてもよい（境界部２５を視認できなくてもよい）。境界部２５が形成されていない場合、容量膜２０は、単一層からなる絶縁膜と定義されてもよい。一方、境界部２５が形成されている場合、第１部分２３は、第１主面５に形成された下層膜であり、第２部分２４は、第１部分２３（下層膜）上に形成された上層膜であってもよい。

抵抗層２１は、第１外部電極３と容量膜２０との間に形成されている。抵抗層２１は、容量膜２０に直接的に接するように、容量膜２０上に形成されている。抵抗層２１は、隙間１１を介して隣り合う第１－１外部電極３１と第１－２外部電極３２との間に跨って形成されている。これにより、抵抗層２１は、第１外部電極３に被覆された被覆領域２６と、第１－１外部電極３１と第１－２外部電極３２との間の隙間１１から露出する露出領域２７とを含む。

図１、図２および図４を参照して、この実施形態では、抵抗層２１は、平面視四角形状に形成されている。平面視四角形状の抵抗層２１では、第１方向Ｘにおいて、露出領域２７が、第１－１外部電極３１に被覆された被覆領域２６と、第１－２外部電極３２に被覆された被覆領域２６とで挟まれている。これにより、抵抗層２１には、第２方向Ｙに沿ってそれぞれ帯状に延びる被覆領域２６、露出領域２７および被覆領域２６が第１方向Ｘに沿って順に配列され、ストライプを形成している。

図１および図２を参照して、抵抗層２１は、平面視において、隙間１１の第１端部１４と第２端部１５との間の略中央部に配置されている。具体的には、抵抗層２１は、直線状の隙間１１の長手方向（第２方向Ｙ）において、第１端部１４および第２端部１５のそれぞれから間隔を空け、直線状の隙間１１の略中央部に配置されている。したがって、抵抗層２１は、平面視において、隙間１１の第１端部１４に対して第２方向Ｙの内側に位置する第１端部２８と、隙間１１の第２端部１５に対して第２方向Ｙの内側に位置する第２端部２９とを含んでいてもよい。

抵抗層２１は、Ｔｉを含有する抵抗体材料で形成されていてもよく、たとえば、ＴｉＮ（窒化チタン）膜、ＴｉＯＮ（酸化窒化チタン）膜またはＴｉＳｉＯＮ膜であってもよい。また、抵抗層２１は、ポリシリコン層であってもよい。抵抗層２１がＴｉを含有する抵抗体材料であれば、ポリシリコン材料の場合に比べて、抵抗層２１の抵抗値を比較的低い値に設計することができる。一方、抵抗層２１がポリシリコン材料であれば、抵抗層２１の抵抗値を比較的高い値に設計することができる。また、ポリシリコン層に含有させる不純物の濃度を調節することによって、抵抗層２１の抵抗値を簡単に調節することができる。また、抵抗層２１の厚さは、たとえば、５００Å以上２０００Å以下（５０ｎｍ以上２００ｎｍ以下）であってもよい。

表面絶縁膜２２は、容量膜２０上に形成されている。表面絶縁膜２２は、たとえば、ＳｉＯ_２膜やＳｉＮ膜であってもよいし、これらの積層膜であってもよい。表面絶縁膜２２の厚さは、たとえば、１００００Å以上１５０００Å以下（１μｍ以上１.５μｍ以下）であってもよい。表面絶縁膜２２には、容量膜２０を露出させる開口３０が形成されている。図２を参照して、開口３０は、第１－１外部電極３１および第１－２外部電極３２のそれぞれに対応して１つずつ形成されているのではなく、基板２の第１主面５の略全体にわたって容量膜２０を露出させる１つの大きな開口として形成されている。したがって、抵抗層２１は、表面絶縁膜２２に被覆されておらず、表面絶縁膜２２は、抵抗層２１から外側に間隔を空けて抵抗層２１を取り囲んでいる。

第１外部電極３は、容量膜２０上に形成されている。第１外部電極３は、開口３０内で、容量膜２０を挟んで半導体基板２に対向している。チップ部品１では、容量膜２０と、容量膜２０を挟む第１外部電極３（上部電極）および基板２（下部電極）とによってキャパシタ３３が形成されている。第１外部電極３は、複数の導電層を含む積層膜からなっていてもよい。たとえば、第１外部電極３は、基板２の側から順に積層された第１層３４および第２層３５を含んでいてもよい。第１層３４は、Ａｕを含むスパッタ層と称してもよい。第２層３５は、Ａｕを含むめっき層と称してもよい。第１層３４および第２層３５が同じ材料で形成されている場合、これらの間の境界は存在していなくてもよい。第２層３５は、第１層３４よりも厚くてもよい。たとえば、第１層３４は、３００Å以上１０００Å以下であり、第２層３５は、１μｍ以上３μｍ以下であってもよい。

この実施形態では、第１外部電極３は、容量膜２０に直接形成されておらず、第１外部電極３と容量膜２０との間に密着層３６が形成されている。密着層３６は、容量膜２０に対する第１外部電極３の密着性を向上する層である。密着層３６の材料は、使用される第１外部電極３および容量膜２０の材料に応じて適宜選択される。たとえば、容量膜２０がＳｉＯ_２膜であり、第１外部電極３がＡｕ層である場合、密着層３６は、ＴｉＷ層であってもよい。また、密着層３６の厚さは、たとえば、１０００Å以上３０００Å以下（１００ｎｍ以上３００ｎｍ以下）であってもよい。

密着層３６は、抵抗層２１の被覆領域２６を被覆し、かつ露出領域２７を被覆していない。代わりに、露出領域２７には、保護膜３７が形成されている。保護膜３７は、隙間１１の長手方向（第２方向Ｙ）の全体にわたって抵抗層２１の露出領域２７を被覆している。保護膜３７は、ＳｉＯ_２膜やＳｉＮ膜であってもよいし、これらの積層膜であってもよい。また、保護膜３７の厚さは、たとえば、３００Å以上１５００Å以下（３０ｎｍ以上１５０ｎｍ以下）であってもよい。保護膜３７は、密着層３６および第１外部電極３よりも薄くてもよい。したがって、保護膜３７は、第１外部電極３の上面３８に対して基板２側に位置する上面４０を有している。これにより、第１外部電極３の第２側面３１２，３２２が隙間１１に露出し、かつ第２側面３１２，３２２との境界部を形成する第１外部電極３の上面３８の周縁部４１が、保護膜３７の上方領域で露出している。これにより、第１外部電極３の上面３８が周縁部４１まで露出しているので、たとえば、第１外部電極３の上面３８に、ボンディングワイヤ４２等の接合部材用の接合スペースを大きく確保することができる。

第２外部電極４は、第２主面６に直接形成されている。第２外部電極４は、基板２に電気的に接続されている。したがって、互いに接続された第２外部電極４および基板２を一括して、キャパシタ３３の下部電極と定義してもよい。この場合、キャパシタ３３の下部電極が、容量膜２０に接する半導体層と、当該半導体層の容量膜２０とは反対側の面に形成された金属層とを含んでいると定義してもよい。また、第２外部電極４は、たとえば、基板２側から順に積層されたＮｉ膜と、Ｐｄ膜と、Ａｕ膜とを含むＮｉ／Ｐｄ／Ａｕ積層膜であってもよい。

この実施形態では、第１外部電極３および第２外部電極４は、キャパシタ３３の外部端子を形成している。チップ部品１は、たとえば、実装基板に対して第２外部電極４を介してボンディングし、第１外部電極３にワイヤボンディングすることによって使用することができる。また、第１外部電極３および第２外部電極４は、それぞれ、第１端子電極および第２端子電極と言い換えてもよいし、第１外部端子および第２外部端子と言い換えてもよい。

このチップ部品１によれば、容量膜２０を挟んで第１外部電極３と基板２（第２外部電極４）とが対向している。これにより、基板２の厚さ方向に沿う縦方向に上部電極－容量膜２０－下部電極の積層構造を有する縦型のキャパシタ３３が形成されている。一方、第１外部電極３は、互いに分離された第１－１外部電極３１および第１－２外部電極３２であり、第１－１外部電極３１および第１－２外部電極３２に抵抗層２１が跨っている。これにより、第１－１外部電極３１と第１－２外部電極３２との間に抵抗層２１が直列に接続されており、基板２の第１主面５に沿う横方向に電流が流れる横型の抵抗素子３９が形成されている。キャパシタ３３および抵抗素子３９の電気接続形態を示した回路図が、図５である。

このように、チップ部品１は、縦型のキャパシタ３３および横型の抵抗素子３９を共通の基板２に備える（縦型のキャパシタ３３および横型の抵抗素子３９が１つの基板２に集約された）複合素子である。縦型のキャパシタ３３の第１外部電極３が横型の抵抗素子３９の端子として使用されるので、基板２の第１主面５に、キャパシタ３３用の領域と抵抗素子３９用の領域とを重複して形成することができる。これにより、基板２の第１主面５のスペースを有効活用できるので、小型な複合素子を含むチップ部品１を提供することができる。また、第１－１外部電極３１および第１－２外部電極３２が互いに分離されているので、第１－１外部電極３１および第１－２外部電極３２を一体的な単一の電極層として形成する場合に比べて、第１外部電極３から容量膜２０へ伝わる応力を低減することができる。これにより、基板２の反りを低減することができる。
［チップ部品１の製造方法］
図６Ａ～図６Ｍは、チップ部品１の製造工程を工程順に示す図であり、前述の図４の断面に対応する。

チップ部品１を製造するには、まず、図６Ａを参照して、基板２の元となるウエハ４３が準備される。そして、ウエハ４３の第１主面５が、たとえば熱酸化されることによって、ＳｉＯ_２からなる容量膜２０の第１部分２３（熱酸化膜）が形成される。

次に、図６Ｂを参照して、たとえばＣＶＤ法によって、第１部分２３上に絶縁材料を堆積させる。これにより、第１部分２３上に容量膜２０の第２部分２４（ＣＶＤ膜）が形成される。

次に、図６Ｃを参照して、たとえばスパッタ法によって、容量膜２０の全面に抵抗層２１の材料を堆積させた後、パターニングによって不要部分が除去され、抵抗層２１が形成される。

次に、図６Ｄを参照して、たとえばＣＶＤ法によって、表面絶縁膜２２および保護膜３７の絶縁材料が抵抗層２１を覆うように形成される。その後、当該絶縁材料をパターニングすることによって、表面絶縁膜２２および保護膜３７に分離される。なお、表面絶縁膜２２および保護膜３７が互いに異なる絶縁材料で形成される場合、表面絶縁膜２２および保護膜３７は、この実施形態とは異なり、別々の工程で形成されてもよい。

次に、図６Ｅを参照して、たとえばスパッタ法によって、表面絶縁膜２２、保護膜３７および抵抗層２１を被覆するように、容量膜２０の全面に密着層３６が形成される。

次に、図６Ｆを参照して、たとえばスパッタ法によって、密着層３６の全面に第１外部電極３の第１層３４が形成される。

次に、図６Ｇを参照して、第１層３４上に、レジスト４４が選択的に形成されている。レジスト４４は、第１外部電極３を形成すべき領域に、めっき用開口４５を有している。

次に、図６Ｈを参照して、レジスト４４のめっき用開口４５から露出する第１層３４から、第２層３５の材料をめっき成長させる。めっき成長は、たとえば、電解めっきによって行われてもよい。

次に、図６Ｉを参照して、レジスト４４が除去される。これにより、互いに分離された複数の第２層３５の間の隙間１１に、密着層３６および第１層３４の積層構造が露出する。

次に、図６Ｊを参照して、第２層３５をマスクとするドライエッチングによって、第１層３４および密着層３６の不要部分が順に除去される。より具体的には、隙間１１に露出する第１層３４および密着層３６が除去される。この際、抵抗層２１が保護膜３７で覆われている。これにより、ドライエッチング時に、抵抗層２１の表面がエッチングガスに晒されることを防止することができる。その結果、抵抗層２１が意図せずに削られて薄くなることを抑制できるので、キャパシタ３３の容量値の精度の信頼性を向上することができる。このエッチングによって、互いに面一な側面を有する密着層３６と第１外部電極３との積層構造が形成される。

次に、図６Ｋを参照して、ウエハ４３が第２主面６側から研削される。これにより、ウエハ４３が薄化される。

次に、図６Ｌを参照して、たとえばスパッタ法によって、基板２の第２主面６に、第２外部電極４が形成される。

次に、図６Ｍを参照して、ウエハ４３が第２主面６側からダイシングブレードを挿入することによって、ウエハ４３が切断（分断）される。これにより、個々のチップ部品１が切り出される。以上の工程を経て、チップ部品１が得られる。
［チップ部品５１～５８に係る実施形態］
次に、図７～図１４を参照して、チップ部品５１～５８の構造について説明する。図７～図１４では、図１～図５を参照して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。また、図７～図１４では、チップ部品５１～５８の特徴部分の説明に必要な構成要素およびその参照符号を抽出して示している。
（チップ部品５１）
図７は、チップ部品５１の模式的な断面図である。チップ部品５１では、密着層３６が省略されている。これにより、第１外部電極３は、容量膜２０上に直接形成されている。第１外部電極３は、抵抗層２１の被覆領域２６を直接的に接するように被覆している。
（チップ部品５２）
図８は、チップ部品５２の模式的な断面図である。チップ部品５２では、表面絶縁膜２２および保護膜３７が省略されている。これにより、抵抗層２１は、隙間１１に露出している。また、容量膜２０の一部が周縁スペース１３として露出している。
（チップ部品５３）
図９は、チップ部品５３の模式的な平面図である。チップ部品５３では、第１外部電極３は、第１－１外部電極３１および第１－２外部電極３２に加えて、第１－３外部電極４６をさらに含む。第１－１外部電極３１、第１－２外部電極３２および第１－３外部電極４６は、平面視において、第２方向Ｙに沿って分断され、第１方向Ｘに並んで配置されている。抵抗層２１は、隙間１１を介して隣り合う第１－１外部電極３１と第１－２外部電極３２との間に跨る第１抵抗層２１１と、隙間１１を介して隣り合う第１－２外部電極３２と第１－３外部電極４６との間に跨る第２抵抗層２１２とを含んでいてもよい。第１抵抗層２１１および第２抵抗層２１２は、互いに物理的に分離されている。
（チップ部品５４）
図１０は、チップ部品５４の模式的な平面図である。チップ部品５４では、第１外部電極３は、第１－１外部電極３１および第１－２外部電極３２に加えて、第１－３外部電極４６および第１－４外部電極４７をさらに含む。第１－１外部電極３１、第１－２外部電極３２、第１－３外部電極４６および第１－４外部電極４７は、平面視において、第２方向Ｙに沿って分断され、第１方向Ｘに並んで配置されている。抵抗層２１は、隙間１１を介して隣り合う第１－１外部電極３１と第１－２外部電極３２との間に跨る第１抵抗層２１１と、隙間１１を介して隣り合う第１－２外部電極３２と第１－３外部電極４６との間に跨る第２抵抗層２１２と、隙間１１を介して隣り合う第１－３外部電極４６と第１－４外部電極４７との間に跨る第３抵抗層２１３とを含んでいてもよい。第１抵抗層２１１、第２抵抗層２１２および第３抵抗層２１３は、互いに物理的に分離されている。
（チップ部品５５）
図１１は、チップ部品５５の模式的な平面図である。チップ部品５５では、第１－１外部電極３１および第１－２外部電極３２は、平面視において、基板２の長手方向（この実施形態では、第１方向Ｘ）に沿って分断され、基板２の短手方向（この実施形態では、第２方向Ｙ）に並んで配置されている。
（チップ部品５６）
図１２は、チップ部品５６の模式的な平面図である。チップ部品５６では、第１外部電極３が第１方向Ｘおよび第２方向Ｙの両方向に分断され、複数の第１外部電極３に分離されている。具体的には、平面視において十字状の隙間１１が形成されることによって、第１外部電極３は、第１－１外部電極３１、第１－２外部電極３２、第１－３外部電極４６および第１－４外部電極４７に分離されている。これにより、隙間１１は、基板２の重心を通る第１方向Ｘに平行な対称軸Ａおよび第２方向Ｙに平行な対称軸Ｂの２つの対称軸を有する線対称な形状に形成されている。

抵抗層２１は、十字状の隙間１１の中心Ｃを含むように、第１－１外部電極３１、第１－２外部電極３２、第１－３外部電極４６および第１－４外部電極４７の全てに跨って形成されている。つまり、抵抗層２１は、平面視において、第１－１外部電極３１の角部６１、第１－２外部電極３２の角部６２、第１－３外部電極４６の角部６３および第１－４外部電極４７の角部６４に重なっている。なお、角部６１～角部６４は、それぞれ、第１－１外部電極３１、第１－２外部電極３２、第１－３外部電極４６および第１－４外部電極４７において、十字状の隙間１１の中心Ｃに対向する部分である。
（チップ部品５７）
図１３は、チップ部品５７の模式的な平面図である。チップ部品５７は、隙間１１が対称軸Ａに対して線対称という点でチップ部品１と共通しているが、チップ部品５７の隙間１１は、第２方向Ｙに延びる直線状ではない。具体的には、チップ部品５７では、隙間１１は、基板２の第３側面９側および第４側面１０側に直径の端部を有する半円状に形成されている。
（チップ部品５８）
図１４は、チップ部品５８の模式的な平面図である。チップ部品５８は、隙間１１が対称の中心Ｃに対して点対称という点でチップ部品１と共通しているが、チップ部品５８の隙間１１は、第２方向Ｙに延びる直線状ではない。具体的には、チップ部品５８では、隙間１１は、中心Ｃを通って第１方向Ｘに延びる直線状の第１部分４８と、第１部分４８の一方側端部（第１側面７側の端部）から基板２の第３側面９に向かって第２方向Ｙに延びる直線状の第２部分４９と、第１部分４８の他方側端部（第２側面８側の端部）から基板２の第４側面１０に向かって第２方向Ｙに延びる直線状の第３部分５０とを一体的に含むクランク形状に形成されている。中心Ｃのまわりに基板２を１８０°回転させると、第２部分４９が第３部分５０に一致する。

本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。

以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。

この明細書および図面の記載から以下に付記する特徴が抽出され得る。

［付記１－１］
第１主面（５）およびその反対側の第２主面（６）を有する半導体基板（２）と、
前記第１主面（５）に形成された容量膜（２０）と、
前記容量膜（２０）上に形成され、互いに分離された複数の第１電極（３）と、
前記第２主面（６）に形成された第２電極（４）と、
前記容量膜（２０）と前記複数の第１電極（３）との間に形成され、前記複数の第１電極（３）に跨って形成された抵抗層（２１）とを含む、チップ部品（１，５１～５８）。

この構成によれば、容量膜（２０）を挟んで第１電極（３）と半導体基板（２）（第２電極（４））とが対向している。これにより、半導体基板（２）の厚さ方向に沿う縦方向に上部電極－容量膜（２０）－下部電極の積層構造を有する縦型のキャパシタ（３３）が形成されている。一方、第１電極（３）は、互いに分離された複数の第１電極（３）であり、当該複数の第１電極（３）に抵抗層（２１）が跨っている。これにより、複数の第１電極（３）の間に抵抗層（２１）が直列に接続されており、半導体基板（２）の第１主面（５）に沿う横方向に電流が流れる横型の抵抗素子（３９）が形成されている。つまり、本開示の一実施形態に係るチップ部品（１，５１～５８）は、縦型のキャパシタ（３３）および横型の抵抗素子（３９）を共通の半導体基板（２）に備える（縦型のキャパシタ（３３）および横型の抵抗素子（３９）が１つの半導体基板（２）に集約された）複合素子である。縦型のキャパシタ（３３）の第１電極（３）が横型の抵抗素子（３９）の端子として使用されるので、半導体基板（２）の第１主面（５）に、キャパシタ（３３）用の領域と抵抗素子（３９）用の領域とを重複して形成することができる。これにより、半導体基板（２）の第１主面（５）のスペースを有効活用できるので、小型な複合素子を含むチップ部品（１，５１～５８）を提供することができる。

また、複数の第１電極（３）が互いに分離されているので、複数の第１電極（３）を一体的な単一の電極層として形成する場合に比べて、第１電極（３）から容量膜（２０）へ伝わる応力を低減することができる。これにより、半導体基板（２）の反りを低減することができる。

［付記１－２］
前記容量膜（２０）と前記第１電極（３）との間に形成され、前記容量膜（２０）に対する前記第１電極（３）の密着性を向上する密着層（３６）をさらに含む、付記１－１に記載のチップ部品（１，５１～５８）。

この構成によれば、容量膜（２０）に対する第１電極（３）の密着性を向上できるので、第１電極（３）が容量膜（２０）から剥離することを防止することできる。これにより、チップ部品（１，５１～５８）の強度的な信頼性を向上することができる。

［付記１－３］
前記容量膜（２０）は、ＳｉＯ_２膜を含み、
前記第１電極（３）は、Ａｕ電極を含み、
前記密着層（３６）は、ＴｉＷ層を含む、付記１－２に記載のチップ部品（１，５１～５８）。

［付記１－４］
前記第１電極（３）は、前記容量膜（２０）上に直接形成されている、付記１－１に記載のチップ部品（１，５１～５８）。

［付記１－５］
前記容量膜（２０）は、ＳｉＯ_２膜を含み、
前記第１電極（３）は、Ａｕ電極を含む、付記１－４に記載のチップ部品（１，５１～５８）。

［付記１－６］
前記抵抗層（２１）は、ＴｉＮ層を含む、付記１－２～付記１―５のいずれか一項に記載のチップ部品（１，５１～５８）。

この構成によれば、抵抗層（２１）の抵抗値を比較的低い値に設計することができる。

［付記１－７］
前記抵抗層（２１）は、ポリシリコン層を含む、付記１－２～付記１－５のいずれか一項に記載のチップ部品（１，５１～５８）。

この構成によれば、抵抗層（２１）の抵抗値を比較的高い値に設計することができる。また、ポリシリコン層に含有させる不純物の濃度を調節することによって、抵抗層（２１）の抵抗値を簡単に調節することができる。

［付記１－８］
隣り合う前記第１電極（３）の間には前記抵抗層（２１）が部分的に露出する露出領域（２７）が形成され、
前記露出領域（２７）において前記抵抗層（２１）を覆う保護膜（３７）をさらに含む、付記１－１～付記１－７に記載のチップ部品（１，５１～５８）。

この構成によれば、抵抗層（２１）が保護膜（３７）で覆われている。これにより、たとえば、抵抗層（２１）上に第１電極（３）等の電極材料を形成した後のエッチング時に、抵抗層（２１）の表面がエッチング液やエッチングガスに晒されることを防止することができる。その結果、抵抗層（２１）が意図せずに削られて薄くなることを抑制できるので、キャパシタ（３３）の容量値の精度の信頼性を向上することができる。

［付記１－９］
前記第１電極（３）は、接合部材が接続され得る上面（３８）と、前記上面（３８）に連続する側面（３１２，３２２）とを有し、
前記第１電極（３）の前記側面（３１２，３２２）との境界部を形成する前記第１電極（３）の前記上面（３８）の周縁部（４１）が、前記保護膜（３７）の上方領域で露出している、付記１－８に記載のチップ部品（１，５１～５８）。

この構成によれば、第１電極（３）の上面（３８）が周縁部（４１）まで露出しているので、たとえば、第１電極（３）の上面（３８）に、ボンディングワイヤ（４２）等の接合部材用の接合スペースを大きく確保することができる。

［付記１－１０］
前記複数の第１電極（３）のうち互いに隣り合う２つの第１電極（３）の間には、第１端部（１４）およびその反対側の第２端部（１５）がそれぞれ開放し、前記第１端部（１４）と前記第２端部（１５）とが対称位置となる対称性を有する隙間（１１）が形成されており、
前記抵抗層（２１）は、平面視において、前記隙間（１１）の前記第１端部（１４）と前記第２端部（１５）との間の略中央部に配置されている、付記１－１～付記１－９のいずれか一項に記載のチップ部品（１，５１～５８）。

［付記１－１１］
前記半導体基板（２）は、平面視において、互いに対向する一対の第１側面（９，１０）および一対の第２側面（７，８）を有する四角形状に形成されており、
前記隙間（１１）は、一方の前記第１側面（９）から他方の前記第１側面（１０）に向かって、前記第２側面（７，８）に沿って延びる直線状の隙間（１１）を含み、
前記抵抗層（２１）は、前記直線状の隙間（１１）の長手方向において、前記第１端部（１４）および前記第２端部（１５）のそれぞれから間隔を空け、前記直線状の隙間（１１）の略中央部に配置されている、付記１－１０に記載のチップ部品（１，５１～５８）。

［付記１－１２］
前記半導体基板（２）は、平面視において、互いに対向する一対の第１側面（９，１０）および一対の第２側面（７，８）を有し、前記第１側面（９，１０）が長辺側であり前記第２側面（７，８）が短辺側である長方形状に形成されており、
前記複数の第１電極（３）は、平面視において、前記半導体基板（２）の短手方向に沿って分断され、前記半導体基板（２）の長手方向に並んで配置された複数の第１電極（３）を含む、付記１－１～付記１－９のいずれか一項に記載のチップ部品（１，５１～５８）。

［付記１－１３］
前記半導体基板（２）は、平面視において、互いに対向する一対の第１側面（９，１０）および一対の第２側面（７，８）を有し、前記第１側面（９，１０）が長辺側であり前記第２側面（７，８）が短辺側である長方形状に形成されており、
前記複数の第１電極（３）は、平面視において、前記半導体基板（２）の長手方向に沿って分断され、前記半導体基板（２）の短手方向に並んで配置された複数の第１電極（３）を含む、付記１－１～付記１－９のいずれか一項に記載のチップ部品（１，５１～５８）。

［付記１－１４］
前記複数の第１電極（３）は、互いに独立した２つの第１電極（３）を含む、付記１－１２または付記１－１３に記載のチップ部品（１，５１～５８）。

［付記１－１５］
前記複数の第１電極（３）は、互いに独立した３つ以上の第１電極（３）を含む、付記１－１２または付記１－１３に記載のチップ部品（１，５１～５８）。

［付記１－１６］
前記抵抗層（２１）は、前記容量膜（２０）上に１つだけ形成されている、付記１－１～付記１－１５のいずれか一項に記載のチップ部品（１，５１～５８）。

［付記１－１７］
複数の前記抵抗層（２１）が、前記容量膜（２０）上に形成されている、付記１－１～付記１－１５のいずれか一項に記載のチップ部品（１，５１～５８）。

［付記１－１８］
前記半導体基板（２）は、２００μｍ以上６００μｍ以下の厚さを有している、付記１－１～付記１－１７のいずれか一項に記載のチップ部品（１，５１～５８）。

［付記１－１９］
前記半導体基板（２）は、シリコン基板を含む、付記１－１～付記１－１８のいずれか一項に記載のチップ部品（１，５１～５８）。

［付記１－２０］
前記容量膜（２０）は、ＳｉＯ_２膜、ＳｉＮ膜、ＯＮ膜、ＯＮＯ膜、Ａｌ_２Ｏ_３膜、およびＴｉ_３Ｏ_５膜からなる群から選択される少なくとも１つを含む、付記１－１～付記１－１９のいずれか一項に記載のチップ部品（１，５１～５８）。

１ ：チップ部品
２ ：基板
３ ：第１外部電極
４ ：第２外部電極
５ ：第１主面
６ ：第２主面
７ ：第１側面
８ ：第２側面
９ ：第３側面
１０ ：第４側面
１１ ：隙間
１２ ：切り欠き部
１３ ：周縁スペース
１４ ：第１端部
１５ ：第２端部
１６ ：第１側面
１７ ：第２側面
１８ ：第３側面
１９ ：第４側面
２０ ：容量膜
２１ ：抵抗層
２２ ：表面絶縁膜
２３ ：第１部分
２４ ：第２部分
２５ ：境界部
２６ ：被覆領域
２７ ：露出領域
２８ ：第１端部
２９ ：第２端部
３０ ：開口
３１ ：第１－１外部電極
３２ ：第１－２外部電極
３３ ：キャパシタ
３４ ：第１層
３５ ：第２層
３６ ：密着層
３７ ：保護膜
３８ ：上面
３９ ：抵抗素子
４０ ：上面
４１ ：周縁部
４２ ：ボンディングワイヤ
４３ ：ウエハ
４４ ：レジスト
４５ ：めっき用開口
４６ ：第１－３外部電極
４７ ：第１－４外部電極
４８ ：第１部分
４９ ：第２部分
５０ ：第３部分
５１ ：チップ部品
５２ ：チップ部品
５３ ：チップ部品
５４ ：チップ部品
５５ ：チップ部品
５６ ：チップ部品
５７ ：チップ部品
５８ ：チップ部品
６１ ：角部
６２ ：角部
６３ ：角部
６４ ：角部
２１１ ：第１抵抗層
２１２ ：第２抵抗層
２１３ ：第３抵抗層
３１１ ：第１側面
３１２ ：第２側面
３１３ ：第３側面
３１４ ：第４側面
３２１ ：第１側面
３２２ ：第２側面
３２３ ：第３側面
３２４ ：第４側面
Ａ ：対称軸
Ｂ ：対称軸
Ｃ ：中心
Ｔ ：厚さ
Ｗ ：幅
Ｘ ：第１方向
Ｙ ：第２方向
Ｚ ：第３方向
ｎ ：法線方向

Claims (20)

1. 第１主面およびその反対側の第２主面を有する半導体基板と、
   前記第１主面上に形成された容量膜と、
   前記容量膜上に形成され、互いに分離された複数の第１電極と、
   前記第２主面上に形成された第２電極と、
   前記容量膜と前記複数の第１電極との間に形成され、前記複数の第１電極に跨って形成された抵抗層とを含み、
   前記抵抗層は、前記第１電極と前記容量膜との間に形成されている、チップ部品。
2. 前記容量膜と前記第１電極との間に形成され、前記容量膜に対する前記第１電極の密着性を向上する密着層をさらに含む、請求項１に記載のチップ部品。
3. 前記容量膜は、ＳｉＯ_２膜を含み、
   前記第１電極は、Ａｕ電極を含み、
   前記密着層は、ＴｉＷ層を含む、請求項２に記載のチップ部品。
4. 前記第１電極は、前記容量膜上に直接形成されている、請求項１に記載のチップ部品。
5. 前記容量膜は、ＳｉＯ_２膜を含み、
   前記第１電極は、Ａｕ電極を含む、請求項４に記載のチップ部品。
6. 前記抵抗層は、ＴｉＮ層を含む、請求項２～５のいずれか一項に記載のチップ部品。
7. 前記抵抗層は、ポリシリコン層を含む、請求項２～５のいずれか一項に記載のチップ部品。
8. 隣り合う前記第１電極の間には前記抵抗層が部分的に露出する露出領域が形成され、
   前記露出領域において前記抵抗層を覆う保護膜をさらに含む、請求項１～７に記載のチップ部品。
9. 前記第１電極は、接合部材が接続され得る上面と、前記上面に連続する側面とを有し、
   前記第１電極の前記側面との境界部を形成する前記第１電極の前記上面の周縁部が、前記保護膜の上方領域で露出している、請求項８に記載のチップ部品。
10. 前記複数の第１電極のうち互いに隣り合う２つの第１電極の間には、第１端部およびその反対側の第２端部がそれぞれ開放し、前記第１端部と前記第２端部とが対称位置となる対称性を有する隙間が形成されており、
    前記抵抗層は、平面視において、前記隙間の前記第１端部と前記第２端部との間の略中央部に配置されている、請求項１～９のいずれか一項に記載のチップ部品。
11. 前記半導体基板は、平面視において、互いに対向する一対の第１側面および一対の第２側面を有する四角形状に形成されており、
    前記隙間は、一方の前記第１側面から他方の前記第１側面に向かって、前記第２側面に沿って延びる直線状の隙間を含み、
    前記抵抗層は、前記直線状の隙間の長手方向において、前記第１端部および前記第２端部のそれぞれから間隔を空け、前記直線状の隙間の略中央部に配置されている、請求項１０に記載のチップ部品。
12. 前記半導体基板は、平面視において、互いに対向する一対の第１側面および一対の第２側面を有し、前記第１側面が長辺側であり前記第２側面が短辺側である長方形状に形成されており、
    前記複数の第１電極は、平面視において、前記半導体基板の短手方向に沿って分断され、前記半導体基板の長手方向に並んで配置された複数の第１電極を含む、請求項１～９のいずれか一項に記載のチップ部品。
13. 前記半導体基板は、平面視において、互いに対向する一対の第１側面および一対の第２側面を有し、前記第１側面が長辺側であり前記第２側面が短辺側である長方形状に形成されており、
    前記複数の第１電極は、平面視において、前記半導体基板の長手方向に沿って分断され、前記半導体基板の短手方向に並んで配置された複数の第１電極を含む、請求項１～９のいずれか一項に記載のチップ部品。
14. 前記複数の第１電極は、互いに独立した２つの第１電極を含む、請求項１２または１３に記載のチップ部品。
15. 前記複数の第１電極は、互いに独立した３つ以上の第１電極を含む、請求項１２または１３に記載のチップ部品。
16. 前記抵抗層は、前記容量膜上に１つだけ形成されている、請求項１～１５のいずれか一項に記載のチップ部品。
17. 複数の前記抵抗層が、前記容量膜上に形成されている、請求項１～１５のいずれか一項に記載のチップ部品。
18. 前記半導体基板は、２００μｍ以上６００μｍ以下の厚さを有している、請求項１～１７のいずれか一項に記載のチップ部品。
19. 前記半導体基板は、シリコン基板を含む、請求項１～１８のいずれか一項に記載のチップ部品。
20. 前記容量膜は、ＳｉＯ_２膜、ＳｉＮ膜、ＯＮ膜、ＯＮＯ膜、Ａｌ_２Ｏ_３膜、およびＴｉ_３Ｏ_５膜からなる群から選択される少なくとも１つを含む、請求項１～１９のいずれか一項に記載のチップ部品。