JP7748832B2 - 半導体装置 - Google Patents

半導体装置

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Description

本発明は、半導体装置に関する。
特許文献１は、ｐ型領域、第１のｐエピタキシャル領域、ｎ型埋め込み領域、第２のｐエピタキシャル領域、および、ＤＴＩ構造（deep trench isolation structure）を含む半導体装置を開示している。第１のｐ型エピタキシャル領域は、ｐ型領域の上に形成されている。ｎ型埋め込み領域は、第１のｐエピタキシャル領域の上に形成されている。第２のｐエピタキシャル領域は、ｎ型埋め込み領域の上に形成されている。ＤＴＩ構造は、平面視において高耐圧横型ＭＯＳトランジスタの形成領域を取り囲んでいる。ＤＴＩ構造は、ｐ型領域に達するように、第２のｐエピタキシャル領域、ｎ型埋め込み領域および第１のｐエピタキシャル領域を貫通している。
特開２０１５－１２２５４３号公報
一実施形態は、耐圧を向上できる半導体装置を提供する。
一実施形態は、一方側の第１主面および他方側の第２主面を有するチップと、前記チップ内の前記第２主面側に形成された第１導電型の第１領域と、前記チップ内の前記第１主面側に形成され、前記第１領域とｐｎ接合部を形成する第２導電型の第２領域と、前記第１主面に設けられたデバイス領域と、前記第１主面から前記ｐｎ接合部を貫通する第１溝、前記第１溝の壁面から前記第１領域を露出させる第１絶縁膜、および、前記第１絶縁膜を挟んで前記第１溝に埋設された第１ポリシリコンを含み、前記デバイス領域を区画する第１溝構造と、前記第１主面から前記ｐｎ接合部を貫通する第２溝、前記第２溝の壁面から前記第１領域を露出させる第２絶縁膜、および、前記第２絶縁膜を挟んで前記第２溝に埋設された第２ポリシリコンを含み、前記第１溝構造よりも前記デバイス領域側で前記デバイス領域を区画する第２溝構造と、を含む、半導体装置を提供する。
一実施形態は、主面を有するチップと、前記主面に沿って延びるように前記チップ内に形成された第１ｐｎ接合部と、前記主面に設けられたデバイス領域と、前記主面から前記第１ｐｎ接合部を貫通する溝、前記溝内で前記溝の底壁を露出させる絶縁膜、および、前記絶縁膜を挟んで前記溝に埋設されたポリシリコンを含み、前記デバイス領域を他の領域から区画する溝構造と、前記ポリシリコン内に形成された第２ｐｎ接合部と、を含む、半導体装置を提供する。
上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示す領域IIの拡大図である。 図３は、図２に示すIII-III線に沿う断面図である。 図４は、図３に示す構造の要部を拡大した断面図である。 図５は、参考形態に係る半導体装置の電界分布を示す要部拡大図である。 図６は、図１に示す半導体装置の電界分布を示す要部拡大図である。 図７Ａは、図１に示す半導体装置の製造方法の一例を示す断面図である。 図７Ｂは、図７Ａに示す工程の後の工程を示す断面図である。 図７Ｃは、図７Ｂに示す工程の後の工程を示す断面図である。 図７Ｄは、図７Ｃに示す工程の後の工程を示す断面図である。 図７Ｅは、図７Ｄに示す工程の後の工程を示す断面図である。 図７Ｆは、図７Ｅに示す工程の後の工程を示す断面図である。 図７Ｇは、図７Ｆに示す工程の後の工程を示す断面図である。 図７Ｈは、図７Ｇに示す工程の後の工程を示す断面図である。 図７Ｉは、図７Ｈに示す工程の後の工程を示す断面図である。 図７Ｊは、図７Ｉに示す工程の後の工程を示す断面図である。 図７Ｋは、図７Ｊに示す工程の後の工程を示す断面図である。 図７Ｌは、図７Ｋに示す工程の後の工程を示す断面図である。 図７Ｍは、図７Ｌに示す工程の後の工程を示す断面図である。 図７Ｎは、図７Ｍに示す工程の後の工程を示す断面図である。 図８は、第２実施形態に係る半導体装置を示す断面図である。 図９は、第３実施形態に係る半導体装置を示す断面図である。 図１０は、第１変形例に係る第２領域を示す断面図である。 図１１は、第２変形例に係る第２領域を示す断面図である。 図１２は、第３変形例に係る第２領域を示す断面図である。 図１３は、変形例に係る第１領域を示す断面図である。 図１４は、変形例に係る第１除去部および第２除去部を示す断面図である。
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図３に示す構造の要部を拡大した断面図である。図１～図４を参照して、半導体装置１Ａは、直方体形状のチップ２（半導体チップ）を含む。チップ２は、この形態では、Ｓｉ（シリコン）チップからなる。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
半導体装置１Ａは、チップ２内において第２主面４側の領域に形成されたｐ型（第１導電型）の第１領域６を含む。第１領域６は、「ベース領域」と称されてもよい。第１領域６は、チップ２の構成要素とみなされてもよい。第１領域６は、第２主面４に沿って層状に延び、第２主面４および第１～第４側面５Ａ～５Ｄの一部から露出している。第１領域６は、第１主面３側のｐ型不純物濃度が第２主面４側のｐ型不純物濃度よりも低い濃度勾配を有している。第１領域６は、具体的には、第２主面４側からこの順に積層されたｐ型の第１高濃度領域６ａおよびｐ型の第１低濃度領域６ｂを含む積層構造を有している。
第１高濃度領域６ａは、比較的高いｐ型不純物濃度を有している。第１高濃度領域６ａのｐ型不純物濃度は、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。第１高濃度領域６ａは、ｐ型不純物としてのホウ素（Ｂ）を含んでいてもよい。第１高濃度領域６ａは、５０μｍ以上５００μｍ以下の厚さを有していてもよい。第１高濃度領域６ａは、この形態では、ｐ型の半導体基板（Ｓｉ基板）からなる。
第１低濃度領域６ｂは、第１高濃度領域６ａよりも低いｐ型不純物濃度を有し、第１高濃度領域６ａの上に積層されている。第１低濃度領域６ｂのｐ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。第１低濃度領域６ｂは、ｐ型不純物としてのホウ素（Ｂ）を含んでいてもよい。第１低濃度領域６ｂは、第１高濃度領域６ａの厚さ未満の厚さを有している。第１低濃度領域６ｂの厚さは、１μｍ以上２０μｍ以下であってもよい。第１低濃度領域６ｂは、この形態では、ｐ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
半導体装置１Ａは、チップ２内において第１主面３側の領域に形成されたｎ型（第２導電型）の第２領域７を含む。第２領域７は、「埋設領域」と称されてもよい。第２領域７は、チップ２の構成要素とみなされてもよい。第２領域７は、第１領域６の上に積層され、第１領域６に電気的に接続されている。第２領域７は、第１領域６に沿って層状に延び、第１～第４側面５Ａ～５Ｄの一部から露出している。第２領域７は、第１主面３側のｎ型不純物濃度が第２主面４側のｎ型不純物濃度よりも高い濃度勾配を有している。第２領域７は、具体的には、第１領域６側からこの順に積層された第２低濃度領域７ａおよび第２高濃度領域７ｂを含む積層構造を有している。
第２低濃度領域７ａは、比較的低いｎ型不純物濃度を有し、第１領域６の第１低濃度領域６ｂの上に積層されている。第２低濃度領域７ａのｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。第２低濃度領域７ａは、０．１μｍ以上５μｍ以下の厚さを有していてもよい。第２低濃度領域７ａの厚さは、０．５μｍ以上２．５μｍ以下であることが好ましい。第２低濃度領域７ａは、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
第２高濃度領域７ｂは、第２低濃度領域７ａよりも高いｎ型不純物濃度を有し、第２低濃度領域７ａの上に積層されている。第２高濃度領域７ｂのｎ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２高濃度領域７ｂは、０．１μｍ以上５μｍ以下の厚さを有していてもよい。第２高濃度領域７ｂの厚さは、０．５μｍ以上２．５μｍ以下であることが好ましい。第２高濃度領域７ｂは、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
半導体装置１Ａは、チップ２内において第１主面３側の領域に形成されたｐ型またはｎ型の第３領域８を含む。第３領域８は、「ドリフト領域」と称されてもよい。第３領域８は、チップ２の構成要素とみなされてもよい。第３領域８は、第２領域７に対して第１主面３側の領域に形成されている。第３領域８の導電型（ｐ型またはｎ型）は任意であり、半導体装置１Ａの仕様に応じて選択される。この形態では、第３領域８がｎ型である例が説明されるが、第３領域８の導電型をｎ型に限定する趣旨ではない。
第３領域８は、第２領域７の上に積層され、第２領域７に電気的に接続されている。第３領域８は、第２領域７に沿って層状に延び、第１主面３および第１～第４側面５Ａ～５Ｄの一部から露出している。第３領域８は、厚さ方向に一様なｎ型不純物濃度を有していてもよいし、第１主面３に向かってｎ型不純物濃度が上昇する濃度勾配を有していてもよい。
第３領域８のｎ型不純物濃度は、第２領域７（第２高濃度領域７ｂ）よりも低いｎ型不純物濃度を有していることが好ましい。第３領域８のｎ型不純物濃度は、１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下であってもよい。第３領域８は、５μｍ以上３０μｍ以下の厚さを有していてもよい。第３領域８は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）からなる。
半導体装置１Ａは、チップ２内における第１主面３および第２主面４の間の厚さ方向の途中部に形成された第１ｐｎ接合部９（a first pn-junction portion）を含む。第１ｐｎ接合部９は、チップ２の構成要素とみなされてもよい。第１ｐｎ接合部９は、「第１ｐｎ接続部（a first pn-connection portion）」または「第１ｐｎ境界部（a first pn-boundary portion）」と称されてもよい。第１ｐｎ接合部９は、第１主面３に沿う水平方向（厚さ方向の直交方向）に延びている。
第１ｐｎ接合部９は、第１領域６（第１低濃度領域６ｂ）および第２領域７（第２低濃度領域７ａ）の間の境界部に形成されている。つまり、第２領域７は、第１領域６との間で第１ｐｎ接合部９を形成するように第１領域６の上に積層されている。これにより、半導体装置１Ａは、第１領域６および第２領域７の間においてアノードとしての第１領域６およびカソードとしての第２領域７を有する第１ダイオードＤ１を含む。
半導体装置１Ａは、第１主面３に設けられた複数のデバイス領域１０を含む。複数のデバイス領域１０は、チップ２の内外の領域を利用して種々の機能デバイスがそれぞれ形成された領域である。複数のデバイス領域１０は、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部にそれぞれ区画されている。デバイス領域１０の個数、配置および形状は任意であり、特定の個数、配置および形状に限定されない。
複数の機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つをそれぞれ含んでいてもよい。半導体スイッチングデバイスは、ＪＦＥＴ（Junction Field Effect Transistor：接合型トランジスタ）、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：絶縁ゲート型の電界効果トランジスタ）、ＢＪＴ（Bipolar Junction Transistor：バイポーラトランジスタ）、および、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor：絶縁ゲート型のバイポーラトランジスタ）のうちの少なくとも１つを含んでいてもよい。
半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。複数のデバイス領域１０は、この形態では、少なくとも１つのトランジスタ領域１１を含む。以下、トランジスタ領域１１側の構造が具体的に説明される。
図２～図４を参照して、半導体装置１Ａは、第１主面３においてトランジスタ領域１１を区画する領域分離構造（a region separation structure）の一例としてのトレンチ分離構造１２（溝構造）を含む。トレンチ分離構造１２は、少なくとも１つの第１トレンチ構造１３（第１溝構造）、および、少なくとも１つの第２トレンチ構造１４（第２溝構造）を含むマルチトレンチ構造を有している。トレンチ分離構造１２は、この形態では、単一の第１トレンチ構造１３および単一の第２トレンチ構造１４を含むダブルトレンチ構造を有している。
図２を参照して、第１トレンチ構造１３は、トランジスタ領域１１を区画するように第１主面３に形成されている。第１トレンチ構造１３は、この形態では、平面視において環状（この形態では四角環状）に形成され、所定形状（この形態では四角形状）のトランジスタ領域１１を区画している。第１トレンチ構造１３は、この形態では、平面視において円弧状に湾曲した角部（四隅）を有している。第１トレンチ構造１３の平面形状（トランジスタ領域１１の平面形状）は任意である。第１トレンチ構造１３は、平面視において多角環状、円形環状または楕円環状に形成され、平面視において多角形状、円形形状または楕円形状のトランジスタ領域１１を区画していてもよい。
第１トレンチ構造１３は、第１幅Ｗ１を有している。第１幅Ｗ１は、平面視において第１トレンチ構造１３が延びる方向に直交する方向の幅（最大値）である。第１幅Ｗ１は、０．５μｍ以上１０μｍ以下であってもよい。第１幅Ｗ１は、２μｍ以上４μｍ以下であることが好ましい。
図３および図４を参照して、第１トレンチ構造１３は、第１ｐｎ接合部９を貫通するように第１主面３に形成されている。第１トレンチ構造１３は、具体的には、第１領域６に至るように第３領域８および第２領域７を貫通し、第３領域８においてトランジスタ領域１１を区画している。第１トレンチ構造１３は、より具体的には、第１領域６の第１高濃度領域６ａに至るように第１主面３から第２主面４側に向けて延び、第３領域８、第２領域７および第１領域６の第１低濃度領域６ｂを貫通している。
第１トレンチ構造１３は、トランジスタ領域１１側の内周壁、内周壁の反対側（チップ２の周縁側）の外周壁、ならびに、内周壁および外周壁を接続する底壁を含む。第１トレンチ構造１３は、断面視において垂直形状に形成されていてもよい。第１トレンチ構造１３は、断面視において第２主面４側に向かう先細り形状に形成されていてもよい。第１トレンチ構造１３の底壁は、第２主面４に向かう湾曲形状に形成されていてもよい。第１トレンチ構造１３の底壁は、第１主面３に平行な平坦面を有していてもよい。
第１トレンチ構造１３は、第１ｐｎ接合部９から第２主面４側に向けて第１突出量Ｐ１で突出している。第１突出量Ｐ１は、１μｍ以上３０μｍ以下であってもよい。第１突出量Ｐ１は、５μｍ以上２５μｍ以下であることが好ましい。第１突出量Ｐ１は、１０μｍ以上２０μｍ以下であることが特に好ましい。第１突出量Ｐ１は、第１主面３および第１ｐｎ接合部９の間の距離Ｄを超えている（Ｄ＜Ｐ１）ことが好ましい。
第１トレンチ構造１３は、第１トレンチ１５、第１絶縁膜１６および第１ポリシリコン１７を含む。第１トレンチ１５は、第１ｐｎ接合部９を貫通するように第１主面３に形成され、第１トレンチ構造１３の壁面を区画している。第１トレンチ１５は、具体的には、第１領域６に至るように第２領域７を貫通している。第１トレンチ１５は、より具体的には、第１領域６の第１高濃度領域６ａに至るように第１主面３から第２主面４側に向けて延び、第２領域７および第１領域６の第１低濃度領域６ｂを貫通している。
第１絶縁膜１６は、第１トレンチ１５の壁面を被覆し、第１トレンチ１５から第１領域６を露出させる第１除去部１６ａを有している。第１絶縁膜１６は、具体的には、第１トレンチ１５の内周壁および外周壁において第１領域６、第２領域７および第３領域８を被覆している。第１除去部１６ａは、少なくとも第１トレンチ１５の底壁から第１領域６の第１高濃度領域６ａを露出させている。第１除去部１６ａは、この形態では、平面視において第１トレンチ１５に沿って延びる環状に形成されている。第１除去部１６ａは、平面視において第１トレンチ１５に沿って延びる有端帯状に形成されていてもよい。
第１絶縁膜１６は、この形態では、複数の絶縁膜が積層された積層構造を有している。第１絶縁膜１６は、具体的には、第１トレンチ１５の壁面側からこの順に積層された第１下側絶縁膜１８および第１上側絶縁膜１９を含む積層構造を有している（図４参照）。第１下側絶縁膜１８は、第１トレンチ１５の内周壁および外周壁を被覆し、第１トレンチ１５の底壁から第１領域６の第１高濃度領域６ａを露出させている。第１下側絶縁膜１８は、比較的高い緻密度を有する絶縁膜からなることが好ましい。第１下側絶縁膜１８は、酸化シリコン膜を含んでいてもよい。第１下側絶縁膜１８は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。
第１上側絶縁膜１９は、第１下側絶縁膜１８を挟んで第１トレンチ１５の内周壁および外周壁を被覆し、第１トレンチ１５の底壁から第１領域６の第１高濃度領域６ａを露出させている。第１上側絶縁膜１９は、第１下側絶縁膜１８よりも厚い。第１上側絶縁膜１９は、第１下側絶縁膜１８よりも低い緻密度を有する絶縁膜からなることが好ましい。第１上側絶縁膜１９は、酸化シリコン膜を含んでいてもよい。第１上側絶縁膜１９は、ＴＥＯＳ（Tetraethyl orthosilicate）膜からなることが好ましい。
第１ポリシリコン１７は、第１絶縁膜１６を挟んで第１トレンチ１５に埋設されている。第１ポリシリコン１７は、第１トレンチ１５の底壁（第１絶縁膜１６の第１除去部１６ａ）から露出した露出部を有し、当該露出部において第１領域６（第１高濃度領域６ａ）に機械的に接続されている。第１ポリシリコン１７は、第１絶縁膜１６によって第２領域７および第３領域８から電気的に絶縁されている。
第１ポリシリコン１７は、第１部分２０および第２部分２１を含む。図３および図４では、第１部分２０および第２部分２１の間の境界部が破線によって示されている。第１部分２０は、第１トレンチ１５内においてリセス空間を区画するように第１トレンチ１５の壁面（内周壁、外周壁および底壁）に沿って膜状に形成されている。第１部分２０は、第１トレンチ１５の底壁において第１領域６（第１高濃度領域６ａ）に機械的に接続されている。
第２部分２１は、第１部分２０を挟んで第１トレンチ１５に埋設されている。第２部分２１は、第１部分２０を挟んで第１トレンチ１５の底壁（第１領域６）に対向している。第２部分２１は、第１部分２０との間で第１トレンチ１５の壁面に沿って延びる境界部を形成している。第２部分２１は、境界部において第１部分２０と微細な空孔を形成していてもよい。むろん、第２部分２１は、第１部分２０との区別できない程度に第１部分２０と完全に一体的に形成されていてもよい。
第２トレンチ構造１４は、平面視において第１トレンチ構造１３よりもトランジスタ領域１１側の領域において当該トランジスタ領域１１を区画するように第１主面３に形成されている。第２トレンチ構造１４は、平面視において第１トレンチ構造１３からトランジスタ領域１１側に間隔を空けて形成され、第１トレンチ構造１３に沿って帯状に延びている。第２トレンチ構造１４は、この形態では、平面視において第１トレンチ構造１３に対してほぼ平行に延びる環状（この形態では四角環状）に形成され、所定形状（この形態では四角形状）のトランジスタ領域１１を区画している。第２トレンチ構造１４は、この形態では、平面視において第１トレンチ構造１３の角部（四隅）に沿って円弧状に湾曲した角部（四隅）を有している。
第２トレンチ構造１４の平面形状（トランジスタ領域１１の平面形状）は任意であり、第２トレンチ構造１４は、必ずしも第１トレンチ構造１３の平面形状に整合する平面形状を有している必要はない。第２トレンチ構造１４は、平面視において多角環状、円形環状または楕円環状に形成され、平面視において多角形状、円形形状または楕円形状のトランジスタ領域１１を区画していてもよい。
第２トレンチ構造１４は、第２幅Ｗ２を有している。第２幅Ｗ２は、平面視において第２トレンチ構造１４が延びる方向に直交する方向の幅（最大値）である。第２幅Ｗ２は、第１幅Ｗ１未満（Ｗ２＜Ｗ１）であることが好ましい。第２幅Ｗ２は、０．５μｍ以上１０μｍ以下であってもよい。第２幅Ｗ２は、１．５μｍ以上３．５μｍ以下であることが好ましい。
図３および図４を参照して、第２トレンチ構造１４は、第１ｐｎ接合部９を貫通するように第１主面３に形成されている。第２トレンチ構造１４は、具体的には、第１領域６に至るように第３領域８および第２領域７を貫通している。第２トレンチ構造１４は、より具体的には、第１領域６の第１高濃度領域６ａに至るように第１主面３から第２主面４側に向けて延び、第３領域８、第２領域７および第１領域６の第１低濃度領域６ｂを貫通している。
第２トレンチ構造１４は、トランジスタ領域１１側の内周壁、第１トレンチ構造１３側の外周壁、ならびに、内周壁および外周壁を接続する底壁を含む。第２トレンチ構造１４は、断面視において垂直形状に形成されていてもよい。第２トレンチ構造１４は、断面視において第１領域６側に向かう先細り形状に形成されていてもよい。第２トレンチ構造１４の底壁は、第２主面４に向かう湾曲形状に形成されていてもよい。第２トレンチ構造１４の底壁は、第１主面３に平行な平坦面を有していてもよい。
図４を参照して、第２トレンチ構造１４は、第１ｐｎ接合部９から第２主面４側に向けて第２突出量Ｐ２で突出している。第２突出量Ｐ２は、１μｍ以上３０μｍ以下であってもよい。第２突出量Ｐ２は、５μｍ以上２５μｍ以下であることが好ましい。第２突出量Ｐ２は、１０μｍ以上２０μｍ以下であることが特に好ましい。第２突出量Ｐ２は、第１突出量Ｐ１未満（Ｐ２＜Ｐ１）であってもよい。
この場合、第１突出量Ｐ１および第２突出量Ｐ２の差（Ｐ１－Ｐ２）は、５μｍ以下であることが好ましい。前記差（Ｐ１－Ｐ２）は、１μｍ以下であることが特に好ましい。むろん、第２突出量Ｐ２は、第１トレンチ構造１３の第１突出量Ｐ１とほぼ等しくてもよい（Ｐ１≒Ｐ２）。第２突出量Ｐ２は、第１主面３および第１ｐｎ接合部９の間の距離Ｄを超えている（Ｄ＜Ｐ２）ことが好ましい。
第２トレンチ構造１４は、第２トレンチ２２、第２絶縁膜２３および第２ポリシリコン２４を含む。第２トレンチ２２は、第１ｐｎ接合部９を貫通するように第１主面３に形成され、第２トレンチ構造１４の壁面を区画している。第２トレンチ２２は、具体的には、第１領域６に至るように第３領域８および第２領域７を貫通している。第２トレンチ２２は、より具体的には、第１領域６の第１高濃度領域６ａに至るように第１主面３から第２主面４側に向けて延び、第３領域８、第２領域７および第１領域６の第１低濃度領域６ｂを貫通している。
第２絶縁膜２３は、第２トレンチ２２の壁面を被覆し、第２トレンチ２２から第１領域６を露出させる第２除去部２３ａを有している。第２絶縁膜２３は、具体的には、第２トレンチ２２の内周壁および外周壁において第１領域６、第２領域７および第３領域８を被覆している。第２除去部２３ａは、少なくとも第２トレンチ２２の底壁から第１領域６の第１高濃度領域６ａを露出させている。第２除去部２３ａは、この形態では、平面視において第２トレンチ２２に沿って延びる環状に形成されている。第２除去部２３ａは、平面視において第２トレンチ２２に沿って延びる有端帯状に形成されていてもよい。
第２絶縁膜２３は、この形態では、複数の絶縁膜が積層された積層構造を有している。第２絶縁膜２３は、具体的には、第２トレンチ２２の壁面側からこの順に積層された第２下側絶縁膜２５および第２上側絶縁膜２６を含む積層構造を有している（図４参照）。第２下側絶縁膜２５は、第２トレンチ２２の内周壁および外周壁を被覆し、第２トレンチ２２の底壁から第１領域６の第１高濃度領域６ａを露出させている。
第２下側絶縁膜２５は、第１下側絶縁膜１８の厚さとほぼ等しい厚さを有していることが好ましい。第２下側絶縁膜２５は、比較的高い緻密度を有する絶縁膜からなることが好ましい。第２下側絶縁膜２５は、酸化シリコン膜を含んでいてもよい。第２下側絶縁膜２５は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。第２下側絶縁膜２５は、第１下側絶縁膜１８と同一の絶縁材料を含むことが好ましい。
第２上側絶縁膜２６は、第２下側絶縁膜２５を挟んで第２トレンチ２２の内周壁および外周壁を被覆し、第２トレンチ２２の底壁から第１領域６の第１高濃度領域６ａを露出させている。第２上側絶縁膜２６は、第２下側絶縁膜２５よりも厚い。第２下側絶縁膜２５は、第１上側絶縁膜１９の厚さとほぼ等しい厚さを有していることが好ましい。
第２上側絶縁膜２６は、第２下側絶縁膜２５よりも低い緻密度を有する絶縁膜からなることが好ましい。第２上側絶縁膜２６は、酸化シリコン膜または窒化シリコン膜を含んでいてもよい。第２上側絶縁膜２６は、ＴＥＯＳ膜からなることが好ましい。第２下側絶縁膜２５は、第１上側絶縁膜１９と同一の絶縁材料を含むことが好ましい。
第２ポリシリコン２４は、第２絶縁膜２３を挟んで第２トレンチ２２に埋設されている。第２ポリシリコン２４は、第２トレンチ２２の底壁（第２絶縁膜２３の第２除去部２３ａ）から露出した露出部を有し、当該露出部において第１領域６（第１高濃度領域６ａ）に機械的に接続されている。第２ポリシリコン２４は、第２絶縁膜２３によって第２領域７および第３領域８から電気的に絶縁されている。
半導体装置１Ａは、チップ２内において第１トレンチ構造１３および第２トレンチ構造１４の間の領域に区画されたメサ部２７を含む。メサ部２７は、第１トレンチ構造１３の内周壁および第２トレンチ構造１４の外周壁によって区画され、第１領域６の一部、第２領域７の一部および第３領域８の一部を含む。
メサ部２７は、第３幅Ｗ３を有している。第３幅Ｗ３は、平面視においてメサ部２７が延びる方向に直交する方向の幅（最大値）である。第３幅Ｗ３は、第１トレンチ構造１３および第２トレンチ構造１４の間の距離でもある。第３幅Ｗ３は、０．５μｍ以上１０μｍ以下であってもよい。第３幅Ｗ３は、１μｍ以上３μｍ以下であることが好ましい。第３幅Ｗ３は、第１幅Ｗ１未満（Ｗ１＞Ｗ３）であることが好ましい。第３幅Ｗ３は、第２幅Ｗ２未満（Ｗ３＜Ｗ２）であることが特に好ましい。むろん、第３幅Ｗ３は、第２幅Ｗ２以上（Ｗ２≦Ｗ３）であってもよいし、第１幅Ｗ１以上（Ｗ１≦Ｗ３）であってもよい。
半導体装置１Ａは、第１ポリシリコン１７内に形成されたｐ型の第１不純物領域３１（半導体領域）を含む。第１不純物領域３１は、第１トレンチ構造１３の構成要素とみなされてもよい。第１不純物領域３１は、第１領域６に電気的に接続されるように第１ポリシリコン１７内に形成されている。第１不純物領域３１は、具体的には、第１トレンチ１５の底壁（第１絶縁膜１６の第１除去部１６ａ）から露出した露出部を有し、当該露出部において第１領域６の第１高濃度領域６ａに電気的に接続されている。第１不純物領域３１は、第１領域６とオーミック接触を形成していることが好ましい。
第１不純物領域３１は、断面視において少なくとも第１トレンチ１５の底壁および第１ｐｎ接合部９の間の厚さ範囲に位置していることが好ましい。第１不純物領域３１は、断面視において第１ｐｎ接合部９の深さ位置を横切るように第１ポリシリコン１７内に形成されていることが特に好ましい。第１不純物領域３１は、この形態では、断面視において第１ポリシリコン１７の全域に形成されている。
第１不純物領域３１は、平面視において第１ポリシリコン１７に沿って延びる帯状に形成されている。第１不純物領域３１は、具体的には、平面視において第１ポリシリコン１７に沿って延びる環状（この形態では四角環状）に形成されている。つまり、第１不純物領域３１は、平面視および断面視において第１ポリシリコン１７の全域に形成されている。
第１不純物領域３１は、この形態では、断面視において第１ポリシリコン１７の内方部側から第１トレンチ１５の壁面側に向けてｐ型不純物濃度が漸減する濃度勾配を有している。換言すると、第１不純物領域３１は、第１ポリシリコン１７の周縁部側のｐ型不純物濃度が第１ポリシリコン１７の内方部側のｐ型不純物濃度よりも低い濃度勾配を有している。
第１不純物領域３１は、具体的には、第１濃度部３２および第２濃度部３３を含む。第１濃度部３２は、比較的低いｐ型不純物濃度を有する低濃度部であり、第１ポリシリコン１７の周縁部に形成されている。第１濃度部３２は、具体的には、第１トレンチ１５の壁面に沿って延びる膜状に形成され、第１トレンチ１５の底壁において第１領域６の第１高濃度領域６ａに電気的に接続されている。第１濃度部３２は、より具体的には、第１ポリシリコン１７の第１部分２０に形成されている。第１濃度部３２は、第１部分２０の全域に形成されていることが好ましい。
第１濃度部３２は、第１濃度で導入されたｎ型不純物（５価元素）、および、第１濃度を超える第２濃度で導入されたｐ型不純物（３価元素）を含む。つまり、第１濃度部３２は、ｎ型部をｐ型部に置換したｐ型のオフセット領域からなる。オフセット領域は、「相殺領域（canceling region）」または「補償領域（compensation region）」と称されてもよい。
第１濃度部３２のｐ型不純物濃度（第１濃度）は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。第１濃度部３２のｎ型不純物濃度（第２濃度）は、１×１０１２ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。第１濃度部３２は、ｐ型不純物としてのホウ素（Ｂ）を含み、ｎ型不純物としての燐（Ｐ）または砒素（Ａｓ）を含んでいてもよい。第１濃度部３２は、ｎ型不純物としての燐（Ｐ）を含むことが好ましい。
第２濃度部３３は、第１濃度部３２よりも高いｐ型不純物濃度を有する高濃度部であり、第１ポリシリコン１７の内方部に形成されている。第２濃度部３３は、具体的には、第１ポリシリコン１７内において第１濃度部３２によって取り囲まれた領域に形成されている。第２濃度部３３は、より具体的には、第１ポリシリコン１７の第２部分２１に形成されている。第２濃度部３３は、第２部分２１の全域に形成されていることが好ましい。
第２濃度部３３は、ｐ型不純物（３価元素）を含む。第２濃度部３３のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０２２ｃｍ－３以下であってもよい。第２濃度部３３のｐ型不純物濃度は、第１濃度部３２のｐ型不純物濃度（第１濃度）とほぼ等しくてもよい。第２濃度部３３は、ｐ型不純物としてのホウ素（Ｂ）を含んでいてもよい。むろん、第２濃度部３３は、第１濃度部３２から拡散した微量のｎ型不純物を含んでいてもよい。
半導体装置１Ａは、第２ポリシリコン２４内に形成されたｐ型の第２不純物領域３４（半導体領域）を含む。第２不純物領域３４は、第２トレンチ構造１４の構成要素とみなされてもよい。第２不純物領域３４は、第１領域６に電気的に接続されるように第２ポリシリコン２４内に形成されている。第２不純物領域３４は、具体的には、第２トレンチ２２の底壁（第２絶縁膜２３の第２除去部２３ａ）から露出した露出部を有し、当該露出部において第１領域６の第１高濃度領域６ａに電気的に接続されている。第２不純物領域３４は、第１領域６とオーミック接触を形成していることが好ましい。
第２不純物領域３４は、断面視において第２トレンチ２２の底壁および第１ｐｎ接合部９の間の厚さ範囲に位置していることが好ましい。第２不純物領域３４は、断面視において第２ポリシリコン２４の全域に形成されていないことが好ましい。第２不純物領域３４は、断面視において第２ポリシリコン２４の上端部から露出しないように第２ポリシリコン２４の上端部から下端部側に間隔を空けて形成されていることが好ましい。
第２不純物領域３４は、さらに、断面視において第１ｐｎ接合部９の深さ位置を横切らないように、第１ｐｎ接合部９の深さ位置から第２ポリシリコン２４の下端部側に間隔を空けて形成されていることが好ましい。第２不純物領域３４は、この形態では、第１ｐｎ接合部９および第２トレンチ２２の底壁の中間部から第２ポリシリコン２４の下端部側に間隔を空けて形成されている。
第２不純物領域３４は、第１領域６の第１高濃度領域６ａおよび第１低濃度領域６ｂの間の境界部を横切らないように、当該境界部の深さ位置から第２ポリシリコン２４の下端部側に間隔を空けて形成されている。つまり、第２不純物領域３４は、第２絶縁膜２３を挟んで第１高濃度領域６ａに対向し、第２絶縁膜２３を挟んで第１低濃度領域６ｂに対向していない。
第２不純物領域３４は、平面視において第２ポリシリコン２４に沿って延びる帯状に形成されている。第２不純物領域３４は、具体的には、平面視において第２ポリシリコン２４に沿って延びる環状（この形態では四角環状）に形成されている。つまり、第１不純物領域３１は、平面視において第１ポリシリコン１７の下端部の全域に形成されている。
第２不純物領域３４は、第３濃度で導入されたｎ型不純物、および、第３濃度を超える第４濃度で導入されたｐ型不純物を含む。つまり、第２不純物領域３４は、ｎ型部をｐ型部に置換したｐ型のオフセット領域からなる。第２不純物領域３４のｐ型不純物濃度（第３濃度）は、１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。第２不純物領域３４のｎ型不純物濃度（第４濃度）は、１×１０１２ｃｍ－３以上１×１０１６ｃｍ－３以下であってもよい。
第２不純物領域３４のｎ型不純物濃度（第３濃度）は、第１不純物領域３１の第１濃度部３２のｎ型不純物濃度（第１濃度）とほぼ等しいことが好ましい。第２不純物領域３４のｐ型不純物濃度（第４濃度）は、第１不純物領域３１の第２濃度部３３のｐ型不純物濃度（第２濃度）と異なっていることが好ましい。第２不純物領域３４は、ｐ型不純物としてのホウ素（Ｂ）を含み、ｎ型不純物としての燐（Ｐ）または砒素（Ａｓ）を含んでいてもよい。第２不純物領域３４は、第１濃度部３２は、ｎ型不純物としての燐（Ｐ）を含むことが好ましい。
半導体装置１Ａは、第２ポリシリコン２４内において第２不純物領域３４とは異なる領域に形成されたｎ型の第３不純物領域３５（半導体領域）を含む。第３不純物領域３５は、第２トレンチ構造１４の構成要素とみなされてもよい。第３不純物領域３５は、１×１０１２ｃｍ－３以上１×１０１６ｃｍ－３以下のｎ型不純物濃度を有していてもよい。
第３不純物領域３５のｎ型不純物濃度は、第１不純物領域３１の第１濃度部３２のｎ型不純物濃度（第１濃度）とほぼ等しいことが好ましい。つまり、第３不純物領域３５のｎ型不純物濃度は、第２不純物領域３４のｎ型不純物濃度（第４濃度）とほぼ等しいことが好ましい。第３不純物領域３５は、ｎ型不純物としての燐（Ｐ）または砒素（Ａｓ）を含んでいてもよい。第３不純物領域３５は、ｎ型不純物としての燐（Ｐ）を含むことが好ましい。
第３不純物領域３５は、断面視において第２不純物領域３４に対して第２ポリシリコン２４の上端部側に形成されている。第３不純物領域３５は、断面視において第２不純物領域３４および第１ｐｎ接合部９の間の厚さ範囲に位置し、第２不純物領域３４に電気的に接続されている。第３不純物領域３５は、第１ｐｎ接合部９の深さ位置に対して第２トレンチ２２の底壁側の領域（つまり第２ポリシリコン２４の下端部側の領域）で第２不純物領域３４に電気的に接続されていることが好ましい。
第３不純物領域３５は、断面視において第１ｐｎ接合部９の深さ位置を横切るように形成されていることが好ましい。第３不純物領域３５は、この形態では、断面視において第２ポリシリコン２４の上端部から露出するように第２ポリシリコン２４の上端部および第２不純物領域３４の間の厚さ範囲に形成されている。第３不純物領域３５は、第２絶縁膜２３を挟んで第１領域６、第２領域７および第３領域８に対向している。
つまり、第３不純物領域３５は、第２絶縁膜２３によって第１領域６、第２領域７および第３領域８から電気的に絶縁されている。第３不純物領域３５は、平面視において第２ポリシリコン２４に沿って延びる帯状に形成されている。第３不純物領域３５は、具体的には、平面視において第２ポリシリコン２４に沿って延びる環状（この形態では四角環状）に形成されている。つまり、第３不純物領域３５は、平面視において第２ポリシリコン２４の上端部側の領域の全域に形成されている。
半導体装置１Ａは、第２ポリシリコン２４の厚さ方向の途中部に形成された第２ｐｎ接合部３６（a second pn-junction portion）を含む。第２ｐｎ接合部３６は、第２トレンチ構造１４の構成要素とみなされてもよい。第２ｐｎ接合部３６は、「第２ｐｎ接続部（a second pn-connection portion）」または「第２ｐｎ境界部（a second pn-boundary portion）」と称されてもよい。第２ｐｎ接合部３６は、第２不純物領域３４および第３不純物領域３５の間の境界部に形成されている。
つまり、第３不純物領域３５は、第２不純物領域３４と第２ｐｎ接合部３６を形成するように第２ポリシリコン２４内に形成されている。第２ｐｎ接合部３６は、第１ｐｎ接合部９の深さ位置に対して第２トレンチ２２の底壁側の領域に位置している。また、第２ｐｎ接合部３６は、第２絶縁膜２３を挟んで第１領域６の第１高濃度領域６ａに対向する厚さ範囲に形成されている。
第２ｐｎ接合部３６および第２トレンチ２２の底壁の間の距離ＤＪ（つまり第２不純物領域３４の厚さ）は、第１主面３および第１ｐｎ接合部９の間の距離Ｄ未満（ＤＪ＜Ｄ）であることが好ましい。前記距離ＤＪは、第１ｐｎ接合部９および第２ｐｎ接合部３６の間の距離未満であることが好ましい。前記距離ＤＪは、第２トレンチ構造１４の第２突出量Ｐ２の１／２以下（ＤＪ＜１／２×Ｐ２）であることが好ましい。前記距離ＤＪは、第１トレンチ構造１３の第１突出量Ｐ１の１／２以下（ＤＪ＜１／２×Ｐ１）であることが好ましい。前記距離ＤＪは、メサ部２７の第３幅Ｗ３未満（ＤＪ＜Ｗ３）であってもよい。
このように、半導体装置１Ａは、第２トレンチ２２内においてアノードとしての第２不純物領域３４およびカソードとしての第３不純物領域３５を有する第２ダイオードＤ２を含む。つまり、第２ダイオードＤ２は、第２トレンチ２２の底壁を介して第１領域６および第３不純物領域３５の間の領域に形成されている。第２ダイオードＤ２のアノードは、第１領域６を介して第１ダイオードＤ１のアノードに電気的に接続されている。つまり、第２ダイオードＤ２（第２ｐｎ接合部３６）は、第２トレンチ２２の底壁を介して第１ダイオードＤ１（第１ｐｎ接合部９）に逆バイアス接続されている。
半導体装置１Ａは、チップ２内において第２トレンチ構造１４の側壁を被覆する少なくとも１つ（この形態では複数）のｎ型のシンカー領域３７を含む。複数のシンカー領域３７は、第２トレンチ構造１４の内周壁および外周壁のそれぞれを被覆するように第３領域８内に形成されている。複数のシンカー領域３７は、第３領域８よりも高いｎ型不純物濃度を有している。複数のシンカー領域３７のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。
複数のシンカー領域３７は、断面視において第２トレンチ構造１４の内周壁および外周壁のそれぞれに沿ってチップ２の厚さ方向に延びている。複数のシンカー領域３７の下端部は、第２領域７（第２高濃度領域７ｂ）に接続されていてもよい。複数のシンカー領域３７は、平面視において第２トレンチ２２の内周壁および外周壁に沿って延びる環状にそれぞれ形成されている。
外周壁側のシンカー領域３７は、この形態では、第１トレンチ構造１３から間隔を空けて形成され、第１トレンチ構造１３を被覆していない。むろん、第１トレンチ構造１３の内周壁を被覆するシンカー領域３７が形成されていてもよい。また、第１トレンチ構造１３の外周壁を被覆するシンカー領域３７が形成されていてもよい。
半導体装置１Ａは、チップ２内において第１トレンチ構造１３の底壁に沿う領域に形成されたｐ型の底壁領域３８を含む。底壁領域３８は、第１トレンチ構造１３の底壁を被覆するように第１領域６に形成されている。底壁領域３８は、第１領域６よりも高いｐ型不純物濃度を有している。底壁領域３８は、具体的には、第１領域６において第１高濃度領域６ａ内に形成され、第１高濃度領域６ａよりも高いｐ型不純物濃度を有している。底壁領域３８は、第１トレンチ構造１３の側壁の下端部を被覆していてもよい。
図３および図４を参照して、半導体装置１Ａは、第１主面３に形成された複数の第１トレンチ絶縁構造４１を含む。図２では、第１トレンチ絶縁構造４１の図示が省略されている。複数の第１トレンチ絶縁構造４１は、ＳＴＩ構造（shallow trench isolation structure）と称されてもよい。複数の第１トレンチ絶縁構造４１は、第１トレンチ１５の内周壁および外周壁をそれぞれ被覆し、第１ポリシリコン１７を露出させるように互いに間隔を空けて形成されている。
複数の第１トレンチ絶縁構造４１は、第１ｐｎ接合部９から第１主面３側に間隔を空けて形成されている。複数の第１トレンチ絶縁構造４１は、この形態では、第２領域７から第１主面３側に間隔を空けて形成されている。つまり、複数の第１トレンチ絶縁構造４１は、第３領域８の厚さ範囲に形成されている。複数の第１トレンチ絶縁構造４１は、平面視において第１トレンチ構造１３に沿って延びる帯状に形成されている。複数の第１トレンチ絶縁構造４１は、この形態では、平面視において第１トレンチ構造１３に沿って延びる環状（この形態では四角環状）に形成されている。
各第１トレンチ絶縁構造４１は、第１シャロートレンチ４２および第１埋設絶縁体４３を含む。第１シャロートレンチ４２は、第１トレンチ１５の側壁（内周壁または外周壁）に重なる位置に形成され、第３領域８、第１絶縁膜１６および第１ポリシリコン１７を露出させている。つまり、第１シャロートレンチ４２は、第１不純物領域３１を露出させている。
第１埋設絶縁体４３は、第１シャロートレンチ４２に埋設されている。第１埋設絶縁体４３は、第１シャロートレンチ４２内において第３領域８、第１絶縁膜１６および第１ポリシリコン１７に接している。つまり、第１埋設絶縁体４３は、第１シャロートレンチ４２内において第１不純物領域３１（第１濃度部３２および第２濃度部３３）に接している。第１埋設絶縁体４３は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。
図３および図４を参照して、半導体装置１Ａは、第１主面３に形成された複数の第２トレンチ絶縁構造４４を含む。図２では、第２トレンチ絶縁構造４４の図示が省略されている。複数の第２トレンチ絶縁構造４４は、ＳＴＩ構造と称されてもよい。複数の第２トレンチ絶縁構造４４は、第２トレンチ２２の内周壁および外周壁をそれぞれ被覆し、第２ポリシリコン２４を露出させるように互いに間隔を空けて形成されている。
複数の第２トレンチ絶縁構造４４は、第１ｐｎ接合部９から第１主面３側に間隔を空けて形成されている。複数の第２トレンチ絶縁構造４４は、この形態では、第２領域７から第１主面３側に間隔を空けて形成されている。つまり、複数の第２トレンチ絶縁構造４４は、第３領域８の厚さ範囲に形成されている。複数の第２トレンチ絶縁構造４４は、平面視において第２トレンチ構造１４に沿って延びる帯状に形成されている。複数の第２トレンチ絶縁構造４４は、この形態では、平面視において第２トレンチ構造１４に沿って延びる環状（この形態では四角環状）に形成されている。
各第２トレンチ絶縁構造４４は、第２シャロートレンチ４５および第２埋設絶縁体４６を含む。第２シャロートレンチ４５は、第２トレンチ２２の側壁（内周壁または外周壁）に重なる位置に形成され、第３領域８、第２絶縁膜２３および第２ポリシリコン２４を露出させている。第２シャロートレンチ４５は、第３不純物領域３５を露出させ、第２不純物領域３４を露出させていない。第２シャロートレンチ４５は、この形態では、複数のシンカー領域３７を露出させている。
第２埋設絶縁体４６は、第２シャロートレンチ４５に埋設されている。第２埋設絶縁体４６は、第２シャロートレンチ４５内において第３領域８、第２絶縁膜２３および第２ポリシリコン２４に接している。つまり、第２埋設絶縁体４６は、第２シャロートレンチ４５内において第３不純物領域３５に接している。第２埋設絶縁体４６は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。
図３を参照して、半導体装置１Ａは、トランジスタ領域１１に形成された機能デバイスの一例としてのプレーナゲート型のＭＩＳＦＥＴセル５０を含む。図２では、ＭＩＳＦＥＴセル５０の図示が省略されている。ＭＩＳＦＥＴセル５０は、ドレインソース電圧の大きさに応じて、ＨＶ（high voltage）－ＭＩＳＦＥＴセル（たとえば１００Ｖ以上１０００Ｖ以下）、ＭＶ（middle voltage）－ＭＩＳＦＥＴセル（たとえば３０Ｖ以上１００Ｖ以下）およびＬＶ（low voltage）－ＭＩＳＦＥＴセル（たとえば１Ｖ以上３０Ｖ以下）のうちのいずれか一つの形態を採り得る。この形態では、ＭＩＳＦＥＴセル５０がＨＶ－ＭＩＳＦＥＴセルからなる例について説明するが、ＭＩＳＦＥＴセル５０の形態をＨＶ－ＭＩＳＦＥＴセルに限定する趣旨ではない。
ＭＩＳＦＥＴセル５０は、この形態では、断面視において、少なくとも１つ（この形態では１つ）のｎ型の第１ウェル領域５１、少なくとも１つ（この形態では複数）のｐ型の第２ウェル領域５２、少なくとも１つ（この形態では複数）のｎ型のドレイン領域５３、少なくとも１つ（この形態では複数）のｎ型のソース領域５４、少なくとも１つ（この形態では複数）のｐ型のチャネル領域５５、少なくとも１つ（この形態では複数）のｐ型のコンタクト領域５６、および、少なくとも１つ（この形態では複数）のプレーナゲート構造５７を含む。
第１ウェル領域５１は、トランジスタ領域１１において第３領域８の表層部に形成されている。第１ウェル領域５１は、第３領域８よりも高いｎ型不純物濃度を有している。複数の第２ウェル領域５２は、トランジスタ領域１１において第１ウェル領域５１から間隔を空けて第３領域８の表層部に形成されている。一方の第２ウェル領域５２は第１ウェル領域５１から第１方向Ｘの一方側に間隔を空けて形成され、他方の第２ウェル領域５２は第１ウェル領域５１から第１方向Ｘの他方側に間隔を空けて形成されている。
ドレイン領域５３は、第１ウェル領域５１の周縁から内方に間隔を空けて第１ウェル領域５１の表層部に形成されている。複数のソース領域５４は、対応する第２ウェル領域５２の周縁から内方に間隔を空けて対応する第２ウェル領域５２の表層部にそれぞれ形成されている。複数のチャネル領域５５は、対応する第２ウェル領域５２の表層部において第３領域８およびソース領域５４の間にそれぞれ形成される。複数のコンタクト領域５６は、対応する第２ウェル領域５２の周縁から内方に間隔を空けて対応する第２ウェル領域５２の表層部にそれぞれ形成されている。複数のコンタクト領域５６は、対応するソース領域５４に隣り合っている。
複数のプレーナゲート構造５７は、対応するチャネル領域５５を被覆するように第１主面３の上にそれぞれ形成され、対応するチャネル領域５５のオンオフを制御する。複数のプレーナゲート構造５７は、この形態では、第１ウェル領域５１および対応するソース領域５４に跨るようにそれぞれ形成されている。
複数のプレーナゲート構造５７は、第１主面３側からこの順に積層されたゲート絶縁膜５８およびゲート電極５９を含む。ゲート絶縁膜５８は、酸化シリコン膜を含んでいてもよい。ゲート絶縁膜５８は、チップ２の酸化物からなる酸化シリコン膜を含むことが好ましい。ゲート電極５９は、ポリシリコンを含むことが好ましい。ゲート電極５９は、ポリシリコン内に形成されたｎ型領域およびｐ型領域のいずれか一方または双方を含んでいてもよい。
図３を参照して、半導体装置１Ａは、第１主面３に形成された複数の第３トレンチ絶縁構造６０を含む。図２では、第３トレンチ絶縁構造６０の図示が省略されている。複数の第３トレンチ絶縁構造６０は、ＳＴＩ構造と称されてもよい。複数の第３トレンチ絶縁構造６０は、この形態では、ドレイン領域５３を他の領域から区画し、複数の第２ウェル領域５２の外縁部を他の領域から区画するように互いに間隔を空けて形成されている。
複数の第３トレンチ絶縁構造６０は、第１ｐｎ接合部９から第１主面３側に間隔を空けて形成されている。複数の第３トレンチ絶縁構造６０は、この形態では、第２領域７から第１主面３側に間隔を空けて形成されている。つまり、複数の第３トレンチ絶縁構造６０は、第３領域８の厚さ範囲に形成されている。
各第３トレンチ絶縁構造６０は、第３シャロートレンチ６１および第３埋設絶縁体６２を含む。第３シャロートレンチ６１は、第１主面３から第２主面４に向けて掘り下がっている。第３埋設絶縁体６２は、第３シャロートレンチ６１に埋設されている。第３埋設絶縁体６２は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。
トランジスタ領域１１において、ドレイン領域５３にはドレインコンタクト電極６３を介してドレイン電位ＶＤが付与される。図３では、ドレインコンタクト電極６３が矢印によって簡略化して示されている。ドレイン電位ＶＤは、トランジスタ領域１１における最大のデバイス電位である。ソース領域５４にはソースコンタクト電極６４を介してドレイン電位ＶＤ未満のソース電位ＶＳが付与される。図３では、ソースコンタクト電極６４が矢印によって簡略化して示されている。ゲート電極５９にはゲートコンタクト電極６５を介してゲート電位ＶＧが付与される。図３では、ゲートコンタクト電極６５が矢印によって簡略化して示されている。
第１トレンチ構造１３には、第１コンタクト電極７１を介して第１電位Ｖ１が付与される。図３および図４では、第１コンタクト電極７１が矢印によって簡略化して示されている。第１電位Ｖ１は、第１不純物領域３１に付与される電位でもある。第１トレンチ構造１３に付与された第１電位Ｖ１は、第１トレンチ構造１３を介して第１領域６に付与される。
これにより、第１領域６が第１トレンチ構造１３と同電位に固定される。第１電位Ｖ１は、ドレイン電位ＶＤ以下（好ましくはドレイン電位ＶＤ未満）の電位であることが好ましい。つまり、第１電位Ｖ１は、最大のデバイス電位未満であることが好ましい。第１電位Ｖ１は、回路動作の基準となる基準電位、または、グランド電位であってもよい。第１電位Ｖ１は、グランド電位であることが好ましい。
第２トレンチ構造１４には、第２コンタクト電極７２を介して第２電位Ｖ２が付与される。図３および図４では、第２コンタクト電極７２が矢印によって簡略化して示されている。第２電位Ｖ２は、ドレイン電位ＶＤ以下（好ましくはドレイン電位ＶＤ未満）の電位であることが好ましい。つまり、第２電位Ｖ２は、最大のデバイス電位未満であることが好ましい。
第２電位Ｖ２は、第１電位Ｖ１以上（Ｖ１≦Ｖ２）であることが好ましい。第２電位Ｖ２は、第１電位Ｖ１を超えている（Ｖ１＜Ｖ２）ことが特に好ましい。第２電位Ｖ２および第１電位Ｖ１の間の電位差Ｖ２－Ｖ１は、第２ｐｎ接合部３６（第２ダイオードＤ２）に対して逆バイアス電圧になるように設定されていることが好ましい。この条件により、第２トレンチ構造１４における第２ダイオードＤ２の導通（順方向電流）が確実に抑制される。
第２電位Ｖ２は、基準電位、グランド電位またはフローティング電位であってもよい。フローティング電位は、第２トレンチ構造１４が電気的にフローティング状態に形成されていることを意味する。この場合、特定の部材や領域から特定の電位が第２トレンチ構造１４に付与されないので、第２トレンチ構造１４の周囲の電位に起因して変動する第２電位Ｖ２が第２トレンチ構造１４に付与される。
メサ部２７には、第３コンタクト電極７３を介して第３電位Ｖ３が付与される。図３および図４では、第３コンタクト電極７３が矢印によって簡略化して示されている。第３電位Ｖ３は、ドレイン電位ＶＤ以下（好ましくはドレイン電位ＶＤ未満）の電位であることが好ましい。つまり、第３電位Ｖ３は、最大のデバイス電位未満であることが好ましい。
第３電位Ｖ３は、第１電位Ｖ１以上（Ｖ１≦Ｖ３）であることが好ましい。第３電位Ｖ３は、第１電位Ｖ１を超えている（Ｖ１＜Ｖ３）ことが特に好ましい。第３電位Ｖ３は、第２電位Ｖ２以下（Ｖ３≦Ｖ２）であることが好ましい。第３電位Ｖ３は、第２電位Ｖ２未満（Ｖ３＜Ｖ２）であることが特に好ましい。この場合、第１～第３電位Ｖ１～Ｖ３は、トランジスタ領域１１から離れる方向に漸減する（ＶＤ＞Ｖ２＞Ｖ３＞Ｖ１の順になる）ように設定されることが好ましい。
第３電位Ｖ３および第１電位Ｖ１の間の電位差Ｖ３－Ｖ１は、第１ｐｎ接合部９（第１ダイオードＤ１）に対して逆バイアス電圧になるように設定されていることが好ましい。この条件により、メサ部２７における第１ダイオードＤ１の導通（順方向電流）が確実に抑制される。
第３電位Ｖ３は、基準電位、グランド電位またはフローティング電位であってもよい。フローティング電位は、メサ部２７が電気的にフローティング状態に形成されていることを意味する。この場合、メサ部２７では、特定の部材や領域から特定の電位が付与されないので、メサ部２７の周囲の電位に起因して変動する第３電位Ｖ３がメサ部２７に付与される。
以上、半導体装置１Ａは、チップ２、ｐ型（第１導電型）の第１領域６、ｎ型（第２導電型）の第２領域７、トランジスタ領域１１（デバイス領域１０）、第１トレンチ構造１３（第１溝構造）および第２トレンチ構造１４（第２溝構造）を含む。チップ２は、一方側の第１主面３および他方側の第２主面４を有している。第１領域６は、チップ２内の第２主面４側に形成されている。第２領域７は、チップ２内の第１主面３側に形成され、第１領域６と第１ｐｎ接合部９を形成している。トランジスタ領域１１は、第１主面３に設けられている。
第１トレンチ構造１３は、第１主面３においてトランジスタ領域１１を区画している。第１トレンチ構造１３は、第１トレンチ１５（第１溝）、第１絶縁膜１６および第１ポリシリコン１７を含む。第１トレンチ１５は、第１主面３から第１ｐｎ接合部９を貫通している。第１絶縁膜１６は、第１トレンチ１５の壁面から第１領域６を露出させている。第１ポリシリコン１７は、第１絶縁膜１６を挟んで第１トレンチ１５に埋設されている。
第２トレンチ構造１４は、第１主面３において第１トレンチ構造１３よりもトランジスタ領域１１側で当該トランジスタ領域１１を区画している。第２トレンチ構造１４は、第２トレンチ２２（第２溝）、第２絶縁膜２３および第２ポリシリコン２４を含む。第２トレンチ２２は、第１主面３から第１ｐｎ接合部９を貫通している。第２絶縁膜２３は、第２トレンチ２２の壁面から第１領域６を露出させている。第２ポリシリコン２４は、第２絶縁膜２３を挟んで第２トレンチ２２に埋設されている。
この構造によれば、第１領域６を露出させる第１トレンチ構造１３、および、第１領域６を露出させる第２トレンチ構造１４を含むマルチトレンチ分離構造によって、ブレークダウン電圧（耐圧）を向上できる半導体装置１Ａを提供できる。
第１ポリシリコン１７は、第１領域６に接続され、第２領域７から電気的に絶縁されるように第１絶縁膜１６を挟んで第１トレンチ１５に埋設されていることが好ましい。第２ポリシリコン２４は、第１領域６に接続され、第２領域７から電気的に絶縁されるように第２絶縁膜２３を挟んで第２トレンチ２２に埋設されていることが好ましい。
半導体装置１Ａは、第１ポリシリコン１７内に形成されたｐ型の第１不純物領域３１、および、第２ポリシリコン２４内に形成されたｐ型の第２不純物領域３４を含むことが好ましい。第１不純物領域３１は、第１領域６に電気的に接続されるように第１トレンチ１５の底壁および第１ｐｎ接合部９の間の厚さ範囲に位置していることが好ましい。第２不純物領域３４は、第１領域６に電気的に接続されるように第２トレンチ２２の底壁および第１ｐｎ接合部９の間の厚さ範囲に位置していることが好ましい。
第２不純物領域３４は、第２ポリシリコン２４の上端部から下端部側に間隔を空けて第２ポリシリコン２４の下端部側の領域に形成されていることが好ましい。第２不純物領域３４は、第２ポリシリコン２４の一部の領域に形成され、第２ポリシリコン２４の全域に形成されていないことが好ましい。第２不純物領域３４は、第１ｐｎ接合部９の深さ位置を横切らないように第２ポリシリコン２４の下端部側の領域に形成されていることが好ましい。第１不純物領域３１は、第１ｐｎ接合部９の深さ位置を横切るように第１ポリシリコン１７内に形成されていることが好ましい。第１不純物領域３１は、第１ポリシリコン１７の全域に形成されていることが好ましい。
半導体装置１Ａは、第２ポリシリコン２４の内部において第２不純物領域３４とは異なる領域に形成されたｎ型の第３不純物領域３５を含むことが好ましい。第３不純物領域３５は、第２トレンチ２２内において第２不純物領域３４と第２ｐｎ接合部３６を形成していることが好ましい。第３不純物領域３５は、第１ｐｎ接合部９の深さ位置に対して第２ポリシリコン２４の下端部側の領域で第２不純物領域３４と第２ｐｎ接合部３６を形成するように第２ポリシリコン２４の上端部側の領域に形成されていることが好ましい。
第２ｐｎ接合部３６（第２不純物領域３４および第３不純物領域３５）を有する構造によれば、次の図５および図６を用いて説明される効果が奏される。図５は、参考形態に係る半導体装置７４の電界分布（図５の太線参照）を示す要部拡大図である。参考例に係る半導体装置７４では、第２トレンチ２２の壁面の全域を被覆する第２絶縁膜２３が形成され、第２ポリシリコン２４が第１領域６から電気的に絶縁されている。
参考例に係る半導体装置７４は、第２ポリシリコン２４の内部の全域に形成されたｐ型の不純物領域７５を含む。つまり、第２ポリシリコン２４内には、第２ｐｎ接合部３６（つまり第２ダイオードＤ２）が形成されていない。参考例に係る半導体装置７４では、第２トレンチ構造１４および第１ｐｎ接合部９の交差部に電界分布が密になる領域が形成される（図５の二点鎖線の領域参照）。参考例に係る半導体装置７４では、この種の電界集中に起因してブレークダウン電圧（つまり耐圧）が低下する。
図６は、図１に示す半導体装置１Ａの電界分布（図６の太線参照）を示す要部拡大図である。図６を参照して、半導体装置１Ａは、参考例に係る半導体装置７４とは異なり、チップ２、第１ｐｎ接合部９、トランジスタ領域１１（デバイス領域１０）、第２トレンチ構造１４（溝構造）および第２ｐｎ接合部３６を含む。チップ２は、第１主面３を有している。第１ｐｎ接合部９は、第１主面３に沿って延びるようにチップ２内に形成されている。トランジスタ領域１１は、第１主面３に設けられている。
第２トレンチ構造１４は、第１主面３においてトランジスタ領域１１を区画している。第２トレンチ構造１４は、第２トレンチ２２（溝）、第２絶縁膜２３および第２ポリシリコン２４を含む。第２トレンチ２２は、第１主面３から第２ｐｎ接合部３６を貫通している。第２絶縁膜２３は、第２トレンチ２２の壁面から第１領域６を露出させている。第２ポリシリコン２４は、第２絶縁膜２３を挟んで第２トレンチ２２に埋設されている。第２ｐｎ接合部３６は、第２ポリシリコン２４内に形成されている。
この構造によれば、第２トレンチ構造１４および第１ｐｎ接合部９の交差部における電界分布を疎にすることができる。これにより、第２トレンチ構造１４に対する電界集中を抑制できるから、ブレークダウン電圧（つまり耐圧）を向上できる半導体装置１Ａを提供できる。
このような構造において、第２ｐｎ接合部３６は、第２トレンチ２２の底壁を介して第１ｐｎ接合部９に逆バイアス接続されていることが好ましい。第２ｐｎ接合部３６は、第１ｐｎ接合部９の深さ位置に対して第２トレンチ２２の底壁側の領域に位置していることが好ましい。つまり、第２不純物領域３４は第１ｐｎ接合部９の深さ位置に対して第２ポリシリコン２４の下端部側の領域に形成され、第３不純物領域３５は第１ｐｎ接合部９の深さ位置を横切るように第２ポリシリコン２４内に形成されていることが好ましい。第１ｐｎ接合部９から第２トレンチ２２の底壁までの距離は、第１ｐｎ接合部９から第１主面３までの距離よりも大きいことが好ましい。
図７Ａ～図７Ｎは、図１に示す半導体装置１Ａの製造方法の一例を示す断面図である。図７Ａ～図７Ｎは、図４に対応する部分の断面図である。以下では、トレンチ分離構造１２およびその周辺の構造についての製造工程が示される。図７Ａを参照して、円盤状のエピウエハ８０が用意される。エピウエハ８０は、ウエハ主面８１を有している。エピウエハ８０は、第１領域６、第２領域７および第３領域８を含む。第１領域６は、第１高濃度領域６ａおよび第１低濃度領域６ｂを含む。第１高濃度領域６ａはｐ型のウエハからなる。第１低濃度領域６ｂは、エピタキシャル成長法によって、ウエハの上に積層されたｐ型のエピタキシャル層からなる。
第２領域７は、第２低濃度領域７ａおよび第２高濃度領域７ｂを含む。第２低濃度領域７ａは、エピタキシャル成長法によって、第１低濃度領域６ｂの上に積層されたｎ型のエピタキシャル層からなる。第２高濃度領域７ｂは、エピタキシャル成長法によって、第２低濃度領域７ａの上に積層されたｎ型のエピタキシャル層からなる。第３領域８は、エピタキシャル成長法によって、第２高濃度領域７ｂの上に積層されたｎ型のエピタキシャル層からなる。
次に、図７Ｂを参照して、所定パターンを有する第１マスク８２がウエハ主面８１の上に形成される。第１マスク８２は、ウエハ主面８１において第１トレンチ１５および第２トレンチ２２を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、第１マスク８２を介するエッチング法によって、エピウエハ８０が選択的に除去される。エッチング法は、ドライエッチング法および／またはウエットエッチング法であってもよい。この工程では、少なくとも第３領域８を露出させ、第１領域６を露出させない第１トレンチ１５および第２トレンチ２２が形成される。第２トレンチ２２の幅は、第１トレンチ１５の幅未満である。その後、第１マスク８２は、除去される。
次に、図７Ｃを参照して、所定パターンを有する第２マスク８３がウエハ主面８１の上に形成される。第２マスク８３は、第２トレンチ２２を露出させ、それ以外の領域を被覆している。次に、第２マスク８３を介するイオン注入法によって、第２トレンチ２２の壁面にｎ型不純物が導入される。これにより、第３領域８内に第２トレンチ２２の壁面に沿うｎ型のシンカー領域３７が形成される。その後、第２マスク８３は、除去される。
次に、図７Ｄを参照して、所定パターンを有する第３マスク８４がウエハ主面８１の上に形成される。第３マスク８４は、ウエハ主面８１の上において第１トレンチ１５および第２トレンチ２２を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、第３マスク８４を介するエッチング法によって、エピウエハ８０が選択的に除去され、第１トレンチ１５および第２トレンチ２２がさらに掘り下げられる。第１トレンチ１５および第２トレンチ２２は、第３領域８および第２領域７を貫通し、第１領域６に至るまで掘り下げられる。エッチング法は、ドライエッチング法の一例としてのＲＩＥ（reactive ion etching）法であることが好ましい。その後、第３マスク８４は、除去される。
次に、図７Ｅを参照して、第１絶縁膜１６および第２絶縁膜２３のベースとなるベース絶縁膜８５がウエハ主面８１の上に形成される。この工程は、下側ベース絶縁膜８６および上側ベース絶縁膜８７をウエハ主面８１側からこの順に形成する工程を含む。下側ベース絶縁膜８６は、第１絶縁膜１６の第１下側絶縁膜１８および第２絶縁膜２３の第２下側絶縁膜２５のベースとなる。下側ベース絶縁膜８６は、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。上側ベース絶縁膜８７は、ＣＶＤ（chemical vapor deposition）法によって形成されてもよい。下側ベース絶縁膜８６、および、下側ベース絶縁膜８６とは異なる緻密度を有する上側ベース絶縁膜８７をふくむベース絶縁膜８５が形成される。
次に、図７Ｆを参照して、所定パターンを有する第４マスク８８がベース絶縁膜８５の上に形成される。第４マスク８８は、ベース絶縁膜８５において第１トレンチ１５および第２トレンチ２２を被覆する部分を露出させ、それら以外の領域を被覆している。次に、第４マスク８８を介するエッチング法によって、ベース絶縁膜８５において第１トレンチ１５の底壁および第２トレンチ２２の底壁を被覆する部分が除去される。
エッチング法は、異方性エッチング法であることが好ましい。エッチング法は、たとえば、ドライエッチング法の一例としてのＲＩＥ法であってもよい。これにより、第１トレンチ１５の底壁を露出させる第１除去部１６ａおよび第２トレンチ２２の底壁を露出させる第２除去部２３ａが形成される。この工程において、第１トレンチ１５の側壁の下端部を露出させる第１除去部１６ａが形成されてもよい。また、第２トレンチ２２の側壁の下端部を露出させる第２除去部２３ａが形成されてもよい。その後、第４マスク８８は、除去される。
次に、図７Ｇを参照して、第１ポリシリコン１７の第１部分２０および第２ポリシリコン２４のベースとなる第１ポリシリコン膜８９が、ベース絶縁膜８５の上に形成される。第１ポリシリコン膜８９は、この形態では、不純物無添加のノンドープドポリシリコンからなる。第１ポリシリコン膜８９は、ＣＶＤ法によって形成されてもよい。第１ポリシリコン膜８９は、ベース絶縁膜８５の上においてウエハ主面８１、第１トレンチ１５の壁面および第２トレンチ２２の壁面に沿うように膜状に形成される。
第１ポリシリコン膜８９は、第２トレンチ２２全体を埋め戻し、第１トレンチ１５内においてリセス空間を区画する。第１ポリシリコン膜８９は、必ずしも第２トレンチ２２を完全に埋め戻す必要はなく、リセス空間を区画するように第２トレンチ２２の壁面に膜状に形成されてもよい。
次に、図７Ｈを参照して、イオン注入法によって、第１ポリシリコン膜８９にｎ型不純物（５価元素）が導入される。これにより、第１ポリシリコン膜８９にｎ型の導電型が付与される。第１ポリシリコン膜８９が第２トレンチ２２内でリセス空間を区画している場合、ｎ型不純物の導入工程前またはｎ型不純物の導入工程後において、第２トレンチ２２内のリセス空間を埋め込むように第１ポリシリコン膜８９が再度形成されてもよい。むろん、第１ポリシリコン膜８９は、ｎ型不純物が添加されたドープドポリシリコンからなっていてもよい。この場合、図７Ｈの工程は省略されてもよい。
次に、図７Ｉを参照して、第１ポリシリコン１７の第２部分２１のベースとなる第２ポリシリコン膜９０が、第１ポリシリコン膜８９の上に形成される。第１ポリシリコン膜８９は、この形態では、ｐ型不純物（３価元素）が導入されたドープドポリシリコンからなる。第１ポリシリコン膜８９は、ＣＶＤ法によって形成されてもよい。第２ポリシリコン膜９０は、第１ポリシリコン膜８９の上においてウエハ主面８１および第１トレンチ１５の壁面に沿うように膜状に形成される。第２ポリシリコン膜９０は、第１トレンチ１５内において第１ポリシリコン膜８９によって区画されたリセス空間を埋め戻す。
次に、図７Ｊを参照して、第１ポリシリコン膜８９および第２ポリシリコン膜９０が選択的に除去される。この工程は、研削法によってエピウエハ８０（第３領域８）が露出するまで、第２ポリシリコン膜９０、第１ポリシリコン膜８９およびベース絶縁膜８５を除去する工程を含む。研削法は、ＣＭＰ（chemical mechanical polishing）法であってもよい。これにより、第１絶縁膜１６および第１ポリシリコン１７が第１トレンチ１５内に形成され、第２絶縁膜２３および第２ポリシリコン２４が第２トレンチ２２内に形成される。むろん、この工程において、研削法に代えて、エッチング法（ウエットエッチング法および／またはドライエッチング法）が採用されてもよい。
次に、図７Ｋを参照して、エピウエハ８０に対する加熱処理法（ドライブイン処理法）によって、第１ポリシリコン１７内のｐ型不純物が第１ポリシリコン１７内に拡散される。この工程により、第１ポリシリコン１７内の第１部分２０の導電型がｎ型からｐ型に置換される。これにより、第１ポリシリコン１７の内部の全域にｐ型の第１不純物領域３１が形成される。
また、この工程では、第２ポリシリコン２４内のｎ型不純物が第２ポリシリコン２４内に拡散される。また、この工程では、第１領域６（第１高濃度領域６ａ）のｐ型不純物（３価元素）が第２トレンチ２２の底壁を介して第２ポリシリコン２４の下端部に拡散する。これにより、第２ポリシリコン２４の下端部側の領域にｐ型の第２不純物領域３４が形成され、第２ポリシリコン２４の上端部側の領域にｎ型の第３不純物領域３５が形成される。さらに、この工程では、第１ポリシリコン１７内のｐ型不純物が、第１トレンチ１５の底壁を介して第１領域６に拡散する。これにより、第１領域６において第１トレンチ１５の底壁に沿う領域に第１領域６よりも高濃度なｐ型の底壁領域３８が形成される。
次に、図７Ｌを参照して、所定パターンを有する第５マスク９１がウエハ主面８１の上に形成される。第５マスク９１は、ウエハ主面８１において複数の第１シャロートレンチ４２、複数の第２シャロートレンチ４５および複数の第３シャロートレンチ６１を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、第５マスク９１を介するエッチング法（ウエットエッチング法および／またはドライエッチング法）によって、エピウエハ８０、第１絶縁膜１６、第１ポリシリコン１７、第２絶縁膜２３および第２ポリシリコン２４がそれぞれ選択的に除去される。これにより、複数の第１シャロートレンチ４２、複数の第２シャロートレンチ４５および複数の第３シャロートレンチ６１が形成される。その後、第５マスク９１は、除去される。
次に、図７Ｍを参照して、複数の第１埋設絶縁体４３、複数の第２埋設絶縁体４６および複数の第３埋設絶縁体６２のベースとなるベース埋設絶縁膜９２がウエハ主面８１の上に形成される。ベース絶縁膜８５は、ＣＶＤ法によって形成されてもよい。
次に、図７Ｎを参照して、ベース埋設絶縁膜９２の不要な部分が除去される。ベース埋設絶縁膜９２の不要な部分は、この工程では、エピウエハ８０（第３領域８）が露出するまで、研削法によって除去される。研削法は、ＣＭＰ法であってもよい。これにより、複数の第１埋設絶縁体４３、複数の第２埋設絶縁体４６および複数の第３埋設絶縁体６２が形成される。むろん、ベース埋設絶縁膜９２の不要な部分は、研削法に代えて、エッチング法（ウエットエッチング法および／またはドライエッチング法）によって除去されてもよい。以上を含む工程によって、半導体装置１Ａが形成される。
図８は、第３実施形態に係る半導体装置１Ｂを示す断面図である。図８を参照して、半導体装置１Ｂは、第１不純物領域３１において第１濃度部３２に代えて第１濃度部１０１を含む。第１濃度部１０１は、第１濃度部３２と同様、比較的低いｐ型不純物濃度を有するであり、第１ポリシリコン１７の周縁部に形成されている。第１濃度部１０１は、この形態では、ｐ型不純物（３価元素）のみを含み、ｎ型不純物（５価元素）を含まない。むろん、第１濃度部１０１は、ｎ型不純物を含んでいてもよい。
半導体装置１Ｂは、第２ポリシリコン２４内において第３不純物領域３５に代えて抵抗領域１０２を含む。抵抗領域１０２は、第２トレンチ構造１４の構成要素とみなされてもよい。抵抗領域１０２は、第２不純物領域３４よりも低い不純物濃度を有し、第２不純物領域３４よりも高い抵抗値を有している。また、抵抗領域１０２は、第１不純物領域３１よりも低い不純物濃度を有し、第１不純物領域３１よりも高い抵抗値を有している。抵抗領域１０２は、この形態では、第２ポリシリコン２４の不純物無添加領域からなる。
抵抗領域１０２は、断面視において第２不純物領域３４に対して第２ポリシリコン２４の上端部側に形成されている。抵抗領域１０２は、断面視において第２不純物領域３４および第１ｐｎ接合部９の間の厚さ範囲に位置し、第２不純物領域３４に電気的に接続されている。抵抗領域１０２は、第１ｐｎ接合部９の深さ位置に対して第２トレンチ２２の底壁側の領域（つまり第２ポリシリコン２４の下端部側の領域）で第２不純物領域３４に電気的に接続されていることが好ましい。
抵抗領域１０２は、断面視において第１ｐｎ接合部９の深さ位置を横切るように形成されていることが好ましい。抵抗領域１０２は、この形態では、断面視において第２ポリシリコン２４の上端部から露出するように第２ポリシリコン２４の上端部および第２不純物領域３４の間の厚さ範囲に形成されている。抵抗領域１０２は、第２絶縁膜２３を挟んで第１領域６、第２領域７および第３領域８に対向している。
つまり、抵抗領域１０２は、第２絶縁膜２３によって第１領域６、第２領域７および第３領域８から電気的に絶縁されている。抵抗領域１０２は、平面視において第２ポリシリコン２４に沿って延びる帯状に形成されている。抵抗領域１０２は、具体的には、平面視において第２ポリシリコン２４に沿って延びる環状（この形態では四角環状）に形成されている。つまり、抵抗領域１０２は、平面視および断面視において第２ポリシリコン２４の上端部側の領域の全域に形成されている。
半導体装置１Ｂは、第２ポリシリコン２４の厚さ方向の途中部に形成されたノード部１０３を含む。ノード部１０３は、第２トレンチ構造１４の構成要素とみなされてもよい。ノード部１０３は、第２不純物領域３４および抵抗領域１０２の間の接続部である。つまり、抵抗領域１０２は、第２不純物領域３４とノード部１０３を形成するように第２ポリシリコン２４内に形成されている。ノード部１０３は、第１ｐｎ接合部９の深さ位置に対して第２トレンチ２２の底壁側の領域に位置している。また、ノード部１０３は、第２絶縁膜２３を挟んで第１領域６の第１高濃度領域６ａに対向する厚さ範囲に形成されている。
ノード部１０３および第２トレンチ２２の底壁の間の距離ＤＮ（つまり第２不純物領域３４の厚さ）は、第１主面３および第１ｐｎ接合部９の間の距離Ｄ未満（ＤＮ＜Ｄ）であることが好ましい（図４も併せて参照）。前記距離ＤＮは、第１ｐｎ接合部９およびノード部１０３の間の距離未満であることが好ましい。前記距離ＤＮは、第２トレンチ構造１４の第２突出量Ｐ２の１／２以下（ＤＮ＜１／２×Ｐ２）であることが好ましい。前記距離ＤＮは、第１トレンチ構造１３の第１突出量Ｐ１の１／２以下（ＤＮ＜１／２×Ｐ１）であることが好ましい。前記距離ＤＮは、メサ部２７の第３幅Ｗ３未満（ＤＮ＜Ｗ３）であってもよい。
第１～第３電位Ｖ１～Ｖ３の印加条件は、第１実施形態の場合と同様である。半導体装置１Ｂに係る第１不純物領域３１、第２不純物領域３４および抵抗領域１０２は、前述の図７Ｇの工程において、比較的低い不純物濃度（ｐ型不純物濃度またはｎ型不純物濃度）を有するポリシリコン、または、不純物無添加のノンドープドポリシリコンからなる第１ポリシリコン膜８９を形成した後、図７Ｈの工程を省略することによって形成される。以上、半導体装置１Ｂによっても、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
図９は、第３実施形態に係る半導体装置１Ｃを示す断面図である。図９は、図４に対応する部分の断面図である。図９を参照して、半導体装置１Ｃは、第１ポリシリコン１７の上端部側の表層部に形成されたｐ型の第１コンタクト領域１０４を含む。第１コンタクト領域１０４は、第１不純物領域３１（第２濃度部３３）よりも高いｐ型不純物濃度を有している。第１コンタクト領域１０４は、第２領域７（第３領域８の底部）の深さ位置から第１主面３側に間隔を空けて形成されていることが好ましい。
半導体装置１Ｃは、第２ポリシリコン２４の上端部側の表層部に形成されたｎ型の第２コンタクト領域１０５を含む。第２コンタクト領域１０５は、第３不純物領域３５よりも高いｎ型不純物濃度を有している。第２コンタクト領域１０５は、第２領域７（第３領域８の底部）の深さ位置から第１主面３側に間隔を空けて形成されていることが好ましい。
半導体装置１Ｃは、メサ部２７の表層部に形成されたｎ型の第３コンタクト領域１０６を含む。第３コンタクト領域１０６は、第３領域８よりも高いｎ型不純物濃度を有している。第３コンタクト領域１０６は、第２領域７（第３領域８の底部）の深さ位置から第１主面３側に間隔を空けて形成されていることが好ましい。
以上、半導体装置１Ｃによっても半導体装置１Ａに対して述べられた効果と同様の効果が奏される。半導体装置１Ｃによれば、第１不純物領域３１に対する第１コンタクト電極７１のオーミック性を第１コンタクト領域１０４によって高めることができる。半導体装置１Ｃによれば、第３不純物領域３５に対する第２コンタクト電極７２のオーミック性を第２コンタクト領域１０５によって高めることができる。半導体装置１Ｃによれば、メサ部２７に対する第３コンタクト電極７３のオーミック性を第３コンタクト領域１０６によって高めることができる。
半導体装置１Ｃは、第１～第３コンタクト領域１０４～１０６のうちの少なくとも１つを含んでいればよく、第１～第３コンタクト領域１０４～１０６の全てを同時に含む必要はない。また、第１～第３コンタクト領域１０４～１０６のうちの少なくとも１つは、第２実施形態に適用されてもよい。
以下、図１０～図１４を参照して、前述の第１～第３実施形態に適用され得る変形例が示される。以下の変形例、または、以下の変形例の組み合わせ形態は、前述の第１～第３実施形態に適宜適用される。
図１０は、第１変形例に係る第２領域７を示す断面図である。ここでは、第１変形例に係る第２領域７が第１実施形態に適用された例が示されるが、第１変形例に係る第２領域７は第２～第３実施形態にも適用できる。図１０を参照して、第１変形例に係る第２領域７は、第２低濃度領域７ａおよび第２高濃度領域７ｂのいずれか一方のみを含む単層構造を有していてもよい。このような構造によっても、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
図１１は、第２変形例に係る第２領域７を示す断面図である。ここでは、第２変形例に係る第２領域７が第１実施形態に適用された例が示されるが、第２変形例に係る第２領域７は第２～第３実施形態にも適用できる。図１１を参照して、第２変形例に係る第２領域７は、第２トレンチ構造１４によって取り囲まれた領域内において第２トレンチ構造１４から間隔を空けて形成されている。つまり、第２領域７は、第２トレンチ構造１４との間の領域において第１領域６を露出させている。
第２領域７は、第２低濃度領域７ａおよび第２高濃度領域７ｂを含む積層構造を有していてもよいし、第２低濃度領域７ａおよび第２高濃度領域７ｂのいずれか一方のみを含む単層構造を有していてもよい。第１ｐｎ接合部９は、この形態では、第１領域６および第２領域７の間の境界部、ならびに、第１領域６および第３領域８の間の境界部に形成されている。このような構造によっても、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
図１２は、第３変形例に係る第２領域７を示す断面図である。ここでは、第３変形例に係る第２領域７が第１実施形態に適用された例が示されるが、第３変形例に係る第２領域７は第２～第３実施形態にも適用できる。図１２を参照して、第３変形例に係る第２領域７は、第３領域８の一部として形成されている。つまり、第３変形例に係る第２領域７は、第３領域８のｎ型不純物濃度で形成されている。換言すると、第３領域８が第２領域７とほぼ等しいｎ型不純物濃度で形成されている。このような構造によっても、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
図１３は、変形例に係る第１領域６を示す断面図である。ここでは、変形例に係る第１領域６が第１実施形態に適用された例が示されるが、変形例に係る第１領域６は第２～第３実施形態にも適用できる。図１３を参照して、変形例に係る第１領域６は、この形態では、ｐ型の半導体基板１０７からなる単層構造を有している。このような構造によっても、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
図１４は、変形例に係る第１除去部１６ａおよび第２除去部２３ａを示す断面図である。ここでは、変形例に係る第１除去部１６ａおよび第２除去部２３ａが第１実施形態に適用された例が示されるが、変形例に係る第１除去部１６ａおよび第２除去部２３ａは第２～第３実施形態にも適用できる。
図１４を参照して、第１除去部１６ａは、第１トレンチ１５の底壁に加えて、第１トレンチ１５の内周壁の下端部および外周壁の下端部のいずれか一方または双方から第１領域６（第１高濃度領域６ａ）を露出させていてもよい。また、第２除去部２３ａは、第２トレンチ２２の底壁に加えて、第２トレンチ２２の内周壁の下端部および外周壁の下端部のいずれか一方または双方から第１領域６（第１高濃度領域６ａ）を露出させていてもよい。
以上、実施形態および変形例が説明されたが、前述の実施形態はさらに他の形態で実施できる。たとえば、前述の各実施形態では、トレンチ分離構造１２がトランジスタ領域１１を区画している例が説明された。しかし、トレンチ分離構造１２によって区画されるデバイス領域１０は、トランジスタ領域１１に限定されない。つまり、トレンチ分離構造１２は、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つが形成されるデバイス領域１０を区画していてもよい。
前述の各実施形態において、トレンチ分離構造１２は、複数の第１トレンチ構造１３を含んでいてもよい。この場合、複数の第１トレンチ構造１３は、デバイス領域１０を取り囲むように互いに間隔（たとえば第３幅Ｗ３）を空けて形成されてもよい。つまり、複数の第１トレンチ構造１３によって複数のメサ部２７が区画されていてもよい。
複数の第１トレンチ構造１３には、同一の第１電位Ｖ１が印加されてもよいし、デバイス領域１０から離れる方向に漸減するように設定された複数の第１電位Ｖ１が印加されてもよい。また、複数のメサ部２７には、同一の第３電位Ｖ３が印加されてもよいし、デバイス領域１０から離れる方向に漸減するように設定された複数の第３電位Ｖ３が印加されてもよい。
前述の各実施形態において、トレンチ分離構造１２は、複数の第２トレンチ構造１４を含んでいてもよい。この場合、複数の第２トレンチ構造１４は、デバイス領域１０および第１トレンチ構造１３の間の領域において、デバイス領域１０を取り囲むように互いに間隔（たとえば第３幅Ｗ３）を空けて形成されてもよい。つまり、複数の第２トレンチ構造１４によって複数のメサ部２７が区画されていてもよい。
複数の第２トレンチ構造１４には、同一の第２電位Ｖ２が印加されてもよいし、デバイス領域１０から離れる方向に漸減するように設定された複数の第２電位Ｖ２が印加されてもよい。また、複数のメサ部２７には、同一の第３電位Ｖ３が印加されてもよいし、デバイス領域１０から離れる方向に漸減するように設定された複数の第３電位Ｖ３が印加されてもよい。
むろん、前述の各実施形態において、複数の第１トレンチ構造１３および単一の第２トレンチ構造１４が形成されていてもよい。また、前述の各実施形態において、単一の第１トレンチ構造１３および複数の第２トレンチ構造１４が形成されていてもよい。また、前述の各実施形態において、複数の第１トレンチ構造１３および複数の第２トレンチ構造１４が形成されていてもよい。これらの場合においても、第１～第３電位Ｖ１～Ｖ３は、デバイス領域１０から離れる方向に漸減するように設定されていてもよい。
前述の各実施形態では、第１導電型がｐ型、第２導電型がｎ型である例が説明されたが、第１導電型がｎ型、第２導電型がｐ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。「第１導電型」および「第２導電型」は、説明の順序を明確にするための表現形式に過ぎず、ｐ型が「第２導電型」と表現され、ｎ型が「第１導電型」と表現されてもよい。
前述の各実施形態では、第１方向Ｘおよび第２方向Ｙが第１～第４側面５Ａ～５Ｄの延在方向によって規定された。しかし、第１方向Ｘおよび第２方向Ｙは、互いに交差（具体的には直交）する関係を維持する限り、任意の方向であってもよい。
以下、この明細書および図面から抽出される特徴例が示される。以下、耐圧を向上できる半導体装置が提供される。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。
［Ａ１］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記チップ（２）内の前記第２主面（４）側に形成された第１導電型（ｐ型）の第１領域（６）と、前記チップ（２）内の前記第１主面（３）側に形成され、前記第１領域（６）とｐｎ接合部（９）を形成する第２導電型（ｎ型）の第２領域（７、８）と、前記第１主面（３）に設けられたデバイス領域（１０、１１）と、前記第１主面（３）から前記ｐｎ接合部（９）を貫通する第１溝（１５）、前記第１溝（１５）の壁面から前記第１領域（６）を露出させる第１絶縁膜（１６）、および、前記第１絶縁膜（１６）を挟んで前記第１溝（１５）に埋設された第１ポリシリコン（１７）を含み、前記デバイス領域（１０、１１）を区画する第１溝構造（１３）と、前記第１主面（３）から前記ｐｎ接合部（９）を貫通する第２溝（２２）、前記第２溝（２２）の壁面から前記第１領域（６）を露出させる第２絶縁膜（２３）、および、前記第２絶縁膜（２３）を挟んで前記第２溝（２２）に埋設された第２ポリシリコン（２４）を含み、前記第１溝構造（１３）よりも前記デバイス領域（１０、１１）側で前記デバイス領域（１０、１１）を区画する第２溝構造（１４）と、を含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ２］前記第１ポリシリコン（１７）は、前記第１領域（６）に接続され、前記第２領域（７、８）から電気的に絶縁されるように前記第１絶縁膜（１６）を挟んで前記第１溝（１５）に埋設され、前記第２ポリシリコン（２４）は、前記第１領域（６）に接続され、前記第２領域（７、８）から電気的に絶縁されるように前記第２絶縁膜（２３）を挟んで前記第２溝（２２）に埋設されている、Ａ１に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ３］前記第１ポリシリコン（１７）内に形成された第１導電型（ｐ型）の第１不純物領域（３１）と、前記第２ポリシリコン（２４）内に形成された第１導電型（ｐ型）の第２不純物領域（３４）と、をさらに含む、Ａ１またはＡ２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ４］前記第１不純物領域（３１）は、前記第１領域（６）に電気的に接続されるように前記第１溝（１５）の底壁および前記ｐｎ接合部（９）の間の厚さ範囲に位置し、前記第２不純物領域（３４）は、前記第１領域（６）に電気的に接続されるように前記第２溝（２２）の底壁および前記ｐｎ接合部（９）の間の厚さ範囲に位置している、Ａ３に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ５］前記第２不純物領域（３４）は、前記第２ポリシリコン（２４）の上端部から下端部側に間隔を空けて前記第２ポリシリコン（２４）の下端部側の領域に形成されている、Ａ３またはＡ４に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ６］前記第２不純物領域（３４）は、前記ｐｎ接合部（９）の深さ位置を横切らないように前記第２ポリシリコン（２４）の下端部側の領域に形成されている、Ａ３～Ａ５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ７］前記第１不純物領域（３１）は、前記ｐｎ接合部（９）の深さ位置を横切るように前記第１ポリシリコン（１７）内に形成されている、Ａ３～Ａ６のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ８］前記第１不純物領域（３１）は、前記第１ポリシリコン（１７）の全域に形成されている、Ａ３～Ａ７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ９］前記第２ポリシリコン（２４）内において前記第２不純物領域（３４）とは異なる領域に形成された第２導電型（ｎ型）の第３不純物領域（３５）をさらに含む、Ａ３～Ａ８のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１０］前記第３不純物領域（３５）は、前記第２不純物領域（３４）と第２ｐｎ接合部（３６）を形成するように前記第２ポリシリコン（２４）の内部に形成されている、Ａ９に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１１］前記第３不純物領域（３５）は、前記ｐｎ接合部（９）の深さ位置に対して前記第２ポリシリコン（２４）の下端部側の領域で前記第２不純物領域（３４）と前記第２ｐｎ接合部（３６）を形成している、Ａ１０に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１２］前記第２ポリシリコン（２４）内において前記第２不純物領域（３４）よりも低い濃度で前記第２不純物領域（３４）とは異なる領域に形成された抵抗領域（１０２）をさらに含む、Ａ３～Ａ８のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１３］前記抵抗領域（１０２）は、前記第１不純物領域（３１）よりも低い濃度で前記第２ポリシリコン（２４）の内部に形成されている、Ａ１２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１４］前記抵抗領域（１０２）は、前記第２ポリシリコン（２４）の上端部側の領域に形成されている、Ａ１３に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１５］前記抵抗領域（１０２）は、前記第２ポリシリコン（２４）の不純物無添加領域からなる、Ａ１２～Ａ１４のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ａ１６］前記第１溝構造（１３）は、第１幅（Ｗ１）を有し、前記第２溝構造（１４）は、前記第１幅（Ｗ１）未満の第２幅（Ｗ２）を有している、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｂ１］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記チップ（２）内の前記第２主面（４）側に形成された第１導電型（ｐ型）の第１領域（６）と、前記チップ（２）内の前記第１主面（３）側に形成され、前記第１領域（６）とｐｎ接合部（９）を形成する第２導電型（ｎ型）の第２領域（７、８）と、前記第１主面（３）に設けられたデバイス領域（１０、１１）と、前記第１主面（３）から前記ｐｎ接合部（９）を貫通する第１溝（１５）、前記第１溝（１５）の壁面から前記第１領域（６）を露出させる第１絶縁膜（１６）、および、前記第１絶縁膜（１６）を挟んで前記第１溝（１５）に埋設された第１ポリシリコン（１７）を含み、前記デバイス領域（１０、１１）を区画する第１溝構造（１３）と、前記第１主面（３）から前記ｐｎ接合部（９）を貫通する第２溝（２２）、前記第２溝（２２）の壁面から前記第１領域（６）を露出させる第２絶縁膜（２３）、および、前記第２絶縁膜（２３）を挟んで前記第２溝（２２）に埋設された第２ポリシリコン（２４）を含み、前記第１溝構造（１３）よりも前記デバイス領域（１０、１１）側で前記デバイス領域（１０、１１）を区画する第２溝構造（１４）と、前記第１ポリシリコン（１７）内に形成された第１導電型（ｐ型）の第１半導体領域（３１）と、前記第２ポリシリコン（２４）内に形成された第２導電型（ｎ型）の第２半導体領域（３５）と、含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｂ２］前記第１半導体領域（３１）は、前記ｐｎ接合部（９）の深さ位置を横切るように前記第１ポリシリコン（１７）内に形成され、前記第２半導体領域（３５）は、前記ｐｎ接合部（９）の深さ位置を横切るように前記第２ポリシリコン（２４）内に形成されている、Ｂ１に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｂ３］前記第２ポリシリコン（２４）内において前記第１領域（６）および前記第２半導体領域（３５）の間に形成された第２ｐｎ接合部（３６）をさらに含む、Ｂ１またはＢ２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｂ４］前記第２ｐｎ接合部（３６）は、前記ｐｎ接合部（９）に対して逆バイアス接続されている、Ｂ３に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｂ５］前記第２ｐｎ接合部（３６）は、前記第１ｐｎ接合部（９）の深さ位置に対して前記溝（２２）の底壁側の領域に位置している、Ｂ３またはＢ４に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｂ６］前記第１溝構造（１３）は、第１幅（Ｗ１）を有し、前記第２溝構造（１４）は、前記第１幅（Ｗ１）未満の第２幅（Ｗ２）を有している、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｃ１］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記チップ（２）内の前記第２主面（４）側に形成された第１導電型（ｐ型）の第１領域（６）と、前記チップ（２）内の前記第１主面（３）側に形成され、前記第１領域（６）とｐｎ接合部（９）を形成する第２導電型（ｎ型）の第２領域（７、８）と、前記第１主面（３）に設けられたデバイス領域（１０、１１）と、前記第１主面（３）から前記ｐｎ接合部（９）を貫通する第１溝（１５）、前記第１溝（１５）の壁面から前記第１領域（６）を露出させる第１絶縁膜（１６）、および、前記第１絶縁膜（１６）を挟んで前記第１溝（１５）に埋設された第１ポリシリコン（１７）を含み、前記デバイス領域（１０、１１）を区画する第１溝構造（１３）と、前記第１主面（３）から前記ｐｎ接合部（９）を貫通する第２溝（２２）、前記第２溝（２２）の壁面から前記第１領域（６）を露出させる第２絶縁膜（２３）、および、前記第２絶縁膜（２３）を挟んで前記第２溝（２２）に埋設された第２ポリシリコン（２４）を含み、前記第１溝構造（１３）よりも前記デバイス領域（１０、１１）側で前記デバイス領域（１０、１１）を区画する第２溝構造（１４）と、前記第１ポリシリコン（１７）内に形成された第１導電型（ｐ型）の第１半導体領域（３１）と、前記第１半導体領域（３１）よりも低い濃度で前記第２ポリシリコン（２４）内に形成された抵抗領域（１０２）と、含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｃ２］前記第１半導体領域（３１）は、前記ｐｎ接合部（９）の深さ位置を横切るように前記第１ポリシリコン（１７）内に形成され、前記抵抗領域（１０２）は、前記ｐｎ接合部（９）の深さ位置を横切るように前記第２ポリシリコン（２４）内に形成されている、Ｃ１に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｃ３］前記抵抗領域（１０２）は、前記第２ポリシリコン（２４）の不純物無添加領域からなる、Ｃ１またはＣ２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｃ４］前記第１溝構造（１３）は、第１幅（Ｗ１）を有し、前記第２溝構造（１４）は、前記第１幅（Ｗ１）未満の第２幅（Ｗ２）を有している、Ｃ１～Ｃ３のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｄ１］主面（３）を有するチップ（２）と、前記主面（３）に沿って延びるように前記チップ（２）内に形成された第１ｐｎ接合部（９）と、前記主面（３）に設けられたデバイス領域（１０、１１）と、前記主面（３）から前記第１ｐｎ接合部（９）を貫通する溝（２２）、前記溝（２２）内で前記溝（２２）の底壁を露出させる絶縁膜（２３）、および、前記絶縁膜（２３）を挟んで前記溝（２２）に埋設されたポリシリコン（２４）を含み、前記デバイス領域（１０、１１）を他の領域から区画する溝構造（１４）と、前記ポリシリコン（２４）内に形成された第２ｐｎ接合部（３６）と、を含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｄ２］前記第２ｐｎ接合部（３６）は、前記溝（２２）の底壁を介して前記第１ｐｎ接合部（９）に逆バイアス接続されている、Ｄ１に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｄ３］前記第２ｐｎ接合部（３６）は、前記第１ｐｎ接合部（９）の深さ位置に対して前記溝（２２）の底壁側の領域に位置している、Ｄ１またはＤ２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｄ４］前記第１ｐｎ接合部（９）から前記溝構造（１４）の底壁までの距離は、前記第１ｐｎ接合部（９）から前記主面（３）までの距離よりも大きい、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｅ１］主面（３）を有するチップ（２）と、前記主面（３）に沿って延びるように前記チップ（２）内に形成されたｐｎ接合部（９）と、前記主面（３）に設けられたデバイス領域（１０、１１）と、前記主面（３）から前記ｐｎ接合部（９）を貫通する溝（２２）、前記溝（２２）内で前記溝（２２）の底壁を露出させる絶縁膜（２３）、および、前記絶縁膜（２３）を挟んで前記溝（２２）に埋設されたポリシリコン（２４）を含み、前記デバイス領域（１０、１１）を他の領域から区画する溝構造（１４）と、前記ポリシリコン（２４）内に形成された不純物無添加の抵抗領域（１０２）と、を含む、半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｅ２］前記抵抗領域（１０２）は、前記ｐｎ接合部（９）の深さ位置を横切るように前記ポリシリコン（２４）内に形成されている、Ｅ１に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
［Ｅ３］前記ｐｎ接合部（９）から前記溝構造（１４）の底壁までの距離は、前記ｐｎ接合部（９）から前記主面（３）までの距離よりも大きい、Ｅ１またはＥ２に記載の半導体装置（１Ａ、１Ｂ、１Ｃ）。
実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ 半導体装置
１Ｂ 半導体装置
１Ｃ 半導体装置
２ チップ
３ 第１主面
４ 第２主面
６ 第１領域
７ 第２領域
８ 第３領域
９ 第１ｐｎ接合部
１０ デバイス領域
１１ トランジスタ領域（デバイス領域）
１３ 第１トレンチ構造（第１溝構造）
１４ 第２トレンチ構造（第２溝構造）
１５ 第１トレンチ（第１溝）
１６ 第１絶縁膜
１７ 第１ポリシリコン
２２ 第２トレンチ（第２溝）
２３ 第２絶縁膜
２４ 第２ポリシリコン
３１ 第１不純物領域
３４ 第２不純物領域
３５ 第３不純物領域
３６ 第２ｐｎ接合部
１０２ 抵抗領域
Ｗ１ 第１幅
Ｗ２ 第２幅

Claims (8)

  1. 一方側の第１主面および他方側の第２主面を有するチップと、
    前記チップ内の前記第２主面側に形成された第１導電型の第１領域と、
    前記チップ内の前記第１主面側に形成され、前記第１領域とｐｎ接合部を形成する第２導電型の第２領域と、
    前記第１主面に設けられたデバイス領域と、
    前記第１主面から前記ｐｎ接合部を貫通する第１溝、前記第１溝の壁面から前記第１領域を露出させる第１絶縁膜、および、前記第１絶縁膜を挟んで前記第１溝に埋設された第１ポリシリコンを含み、前記デバイス領域を区画する第１溝構造と、
    前記第１主面から前記ｐｎ接合部を貫通する第２溝、前記第２溝の壁面から前記第１領域を露出させる第２絶縁膜、および、前記第２絶縁膜を挟んで前記第２溝に埋設された第２ポリシリコンを含み、前記第１溝構造よりも前記デバイス領域側で前記デバイス領域を区画する第２溝構造と、
    前記第１ポリシリコン内に形成された第１導電型の第１不純物領域と、
    前記第２ポリシリコン内において、前記ｐｎ接合部の深さ位置を横切らないように前記第２ポリシリコンの下端部側の領域に形成された第１導電型の第２不純物領域と、
    前記第２ポリシリコン内において前記第２不純物領域とは異なる領域に形成された第２導電型の第３不純物領域とを含み、
    前記第３不純物領域は、前記第２不純物領域と第２ｐｎ接合部を形成するように前記第２ポリシリコンの内部に形成されている、半導体装置。
  2. 前記第１ポリシリコンは、前記第１領域に接続され、前記第２領域から電気的に絶縁されるように前記第１絶縁膜を挟んで前記第１溝に埋設され、
    前記第２ポリシリコンは、前記第１領域に接続され、前記第２領域から電気的に絶縁されるように前記第２絶縁膜を挟んで前記第２溝に埋設されている、請求項１に記載の半導体装置。
  3. 前記第１不純物領域は、前記第１領域に電気的に接続されるように前記第１溝の底壁および前記ｐｎ接合部の間の厚さ範囲に位置し、
    前記第２不純物領域は、前記第１領域に電気的に接続されるように前記第２溝の底壁および前記ｐｎ接合部の間の厚さ範囲に位置している、請求項１または２に記載の半導体装置。
  4. 前記第２不純物領域は、前記第２ポリシリコンの上端部から下端部側に間隔を空けて前記第２ポリシリコンの下端部側の領域に形成されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記第１不純物領域は、前記ｐｎ接合部の深さ位置を横切るように前記第１ポリシリコン内に形成されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記第１不純物領域は、前記第１ポリシリコンの全域に形成されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 前記第３不純物領域は、前記ｐｎ接合部の深さ位置に対して前記第２ポリシリコンの下端部側の領域で前記第２不純物領域と前記第２ｐｎ接合部を形成している、請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記第１溝構造は、第１幅を有し、
    前記第２溝構造は、前記第１幅未満の第２幅を有している、請求項１～７のいずれか一項に記載の半導体装置。
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