JP7760850B2 - 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Info

Publication number
JP7760850B2
JP7760850B2 JP2021117038A JP2021117038A JP7760850B2 JP 7760850 B2 JP7760850 B2 JP 7760850B2 JP 2021117038 A JP2021117038 A JP 2021117038A JP 2021117038 A JP2021117038 A JP 2021117038A JP 7760850 B2 JP7760850 B2 JP 7760850B2
Authority
JP
Japan
Prior art keywords
silicon carbide
type
carbide semiconductor
trench
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021117038A
Other languages
English (en)
Other versions
JP2023013100A (ja
Inventor
佑 栗岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2021117038A priority Critical patent/JP7760850B2/ja
Priority to US17/829,065 priority patent/US12191359B2/en
Publication of JP2023013100A publication Critical patent/JP2023013100A/ja
Application granted granted Critical
Publication of JP7760850B2 publication Critical patent/JP7760850B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01366—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the semiconductor being silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Landscapes

  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、炭化珪素半導体装置の製造方法および炭化珪素半導体装置に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。
炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。
プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
従来の炭化珪素半導体装置の構造について、トレンチ型ＳｉＣ－ＭＯＳＦＥＴを例に説明する。トレンチゲート構造は、ｎ+型炭化珪素基板１（符号は、図１参照）のおもて面にｎ-型炭化珪素エピタキシャル層２が堆積される。ｎ-型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対の表面側は、ｎ型高濃度領域５が設けられている。ｎ型高濃度領域５内には、トレンチ１６の底面全体を覆うように第２ｐ+型ベース領域４が選択的に設けられている。
トレンチゲート構造のＭＯＳゲートは、ｐ型ベース層６、ｎ+型ソース領域７、ｐ+型コンタクト領域８、トレンチ１６、ゲート絶縁膜９およびゲート電極１０で構成される。なお、ｐ+型コンタクト領域８は設けられなくてもよい。
トレンチゲート構造のＭＯＳゲートにおいて、ゲート絶縁膜９の製造方法では、まず、酸素雰囲気中において１０００℃程度の温度の熱酸化または高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応(化学気相成長法)によって酸化膜が堆積される。
トレンチ型ＳｉＣ－ＭＯＳＦＥＴでは、酸化膜（ＳｉＯ2）と炭化珪素（ＳｉＣ）界面の状態がデバイス特性に影響する。熱酸化膜はＳｉＯ2膜としては優れているが、ＳｉＣを酸化させた場合、余剰炭素（Ｃ）が発生するため、ＳｉＯ2／ＳｉＣ界面に悪影響を及ぼし、デバイス特性を悪化させる原因となる。このため、堆積ＳｉＯ2膜が使われることがある。しかし、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）や、スパッタリングで形成した堆積ＳｉＯ2膜は、膜の密度や絶縁性能が十分でなく実用上好ましくない。
また、ゲート絶縁膜９の膜厚は、トレンチ１６内のどの部分でも均一であることが好ましく、プラズマＣＶＤとかスパッタリングで形成した堆積ＳｉＯ2膜は、トレンチ１６の底と側壁で膜厚が違ったり、側壁部分でもトレンチ１６の開口部に近い方が厚くなりやすいなどの問題がある。このため、ＨＴＯで堆積したＳｉＯ2膜が、膜厚も均一で膜質も比較的良好であるため、通常、トレンチ型ＳｉＣ－ＭＯＳＦＥＴのゲート絶縁膜９に用いられる。
次に、酸化膜に対して、アニール処理を行う。熱酸化によって形成した場合、熱処理（ＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌ）処理）により、酸化膜と半導体部との界面の界面準位密度を低減させてもよい。ＨＴＯのような堆積法によって酸化膜を形成した場合は、電気的特性改善（移動度など）のため、一般的にＨＴＯ成膜後に、窒素（Ｎ2）を含んだガス等でポストアニールすることが行われる。例えば、１３００℃の温度、ＮＯ１０％／Ｎ2ガスで３０分程度のＮＯアニールを行う。これにより、ゲート絶縁膜９が形成される。
しかしながら、炭化珪素基板を熱酸化して酸化膜を形成すると、炭化珪素基板の炭素の一部が昇華できずに酸化膜内に残留する。特に、炭化珪素基板と酸化膜の界面から数ｎｍの範囲の酸化膜内に残留する炭素は、電荷トラップの生成に寄与すると考えられている。このような電荷トラップは、ゲート電極に正バイアスを印加したときの閾値電圧の変動を生じさせると考えられている。
このため、酸化膜を堆積する前に、一酸化窒素（ＮＯ）ガスを含む窒素雰囲気下で熱酸化する方法が知られている（例えば、下記特許文献１参照）。この製造方法では、まず、１３００℃の温度、ＮＯ１０％／Ｎ2ガスで３０分程度のＮＯアニールを行う。次に、ＣＶＤ法を用いて酸化膜の表面に堆積膜を形成する。このように形成したゲート絶縁膜は、炭素の残留が良好に抑えられており、酸化膜内の電荷トラップが良好に低減される。
また、一酸化窒素または一酸化二窒素ガス雰囲気中で９００℃から１４５０℃の処理温度および３０分～６時間の処理時間の範囲内で炭化珪素基体表面を窒素でパッシベートする窒化処理ステップと、窒化処理された炭化珪素基体表面に気相成長法により絶縁膜を形成するステップと、絶縁膜を一酸化窒素または一酸化二窒素ガス雰囲気中で熱処理を行うゲート絶縁膜成膜の前後に窒化処理を行う方法が知られている（例えば、下記特許文献２参照）。
また、堆積後熱処理（ＰＤＡ：Ｐｏｓｔ Ｄｅｐｏｓｉｔｉｏｎ Ａｎｎｅａｌｉｎｇ）の雰囲気を１０％程度の一酸化窒素を含む窒素雰囲気（９０％Ｎ2＋１０％ＮＯ）で行う方法が知られている（例えば、下記特許文献３参照）。
特開２０１９－１４５５７０号公報 特許第４５４９１６７号公報 特許第６７７３１９８号公報
しかしながら、ＨＴＯは堆積ＳｉＯ2膜を形成できるが、原料ガスに酸素を含んだガス（ＮＯ）を導入するため、堆積初期の一瞬はＳｉＣを酸化してしまい、微量であるが余剰Ｃ（炭素クラスタ）が析出する原因となる。ＨＴＯでゲート絶縁膜を形成した場合、界面領域のＳｉＣがごく薄く酸化され、ＳｉＯ2／ＳｉＣ界面に余剰Ｃが発生する。さらに、この部分は酸化によりＳｉＯ2／ＳｉＣ界面で結晶が乱れている。
また、ＨＴＯ装置や成膜条件により多少違うが、成膜の初期酸化は全く発生させないことは通常できない。ＨＴＯ／ＮＯの順番で処理する従来の方法では、ＨＴＯ成膜時にＳｉＣ表面が２ｎｍ程度酸化されてしまう。さらに、次のＮＯアニールでＯが界面に到達して追酸化され酸化量が増えてしまう。また、引用文献１のＮＯアニールを先にしてＮＯ／ＨＴＯの順番で処理するプロセスだと最初のＮＯアニールで表面が５ｎｍ程度酸化されてしまうことが分析によりわかっている。トレンチ型ＭＯＳＦＥＴでは、チャネルに流れる電流はトレンチ側壁の表面から２ｎｍ～５ｎｍ程度と考えられている。ＨＴＯ成膜の初期酸化は２ｎｍ程度、最初にＮＯアニール処理をすると酸化は５ｎｍ程度なので、結晶にダメージのある部分に電流が流れることになり、特性に影響する。このため、より素子特性を改善するためにはチャネルが形成される部分のトレンチ側壁のＳｉＣを酸化させないことが重要である。酸化は完全に抑えることができないので、ＳｉＯ2／ＳｉＣ界面やＨＴＯ膜中に可能な限り、余剰のＣを残留させないことが電気特性向上の課題である。
また、界面を適正量窒化させることが特性改善に有効であるので界面からの窒素の抜けを低減する製造プロセスが重要である。ＨＴＯ後に、ＮＯアニールした場合だと、以下で説明する図３の結果よりＨＴＯ膜のＳｉＣの反対側の酸化膜表面近傍でＮが抜けていることがわかっている。このようにＮを酸化膜中に均一に分布させることは難しい。加えて上記のＨＴＯ／ＮＯは、タイムゼロ絶縁破壊（ＴＺＤＢ：Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）耐量測定時に低電界領域でのリーク電流が多くなる現象が発生し、信頼性に問題がある。
また、１０％ＮＯ／ＨＴＯ／１０％ＮＯの順番で処理する従来の方法では、窒素がＨＴＯ膜中では均一に分布するが最初のＮＯアニールにおいてＳｉＣ界面が酸化され、ＳｉＯ2／ＳｉＣ界面で界面準位が大きくなる可能性がある。
この発明は、上述した従来技術による問題点を解消するため、ＳｉＯ2／ＳｉＣ界面の乱れやダメージを減らし、ＳｉＯ2膜中を均一に窒化させ、素子特性を改善できる炭化珪素半導体装置の製造方法および炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチの内部に、前記トレンチの底部および側壁に沿ってゲート絶縁膜を形成する第５工程を行う。次に、前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極を形成する第６工程を行う。次に、前記第１半導体領域および前記第２半導体層の表面に第１電極を形成する第７工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第８工程を行う。前記第５工程は、酸素および窒素を含むガスで１回目の窒化熱処理を行う第９工程と、前記第９工程後、酸化膜を堆積する第１０工程と、前記第１０工程後、一酸化窒素および窒素を含むガスで２回目の窒化熱処理を行う第１１工程と、を含み、処理開始時点では、前記１回目の窒化熱処理の方が、前記２回目の窒化熱処理より窒素量が多く、処理終了時点では、前記２回目の窒化熱処理の方が、前記１回目の窒化熱処理より窒素量が多い。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記１回目の窒化熱処理は、酸素が１～７％で残り９３～９９％が窒素のガスで行うことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記２回目の窒化熱処理は、処理開始時点では、一酸化窒素が１０％で残り９０％が窒素のガスであり、徐々に一酸化窒素の濃度を下げ、処理終了時点では、１００％が窒素のガスであることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に、選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられる。前記トレンチの内部に、前記トレンチの底部および側壁に沿ってゲート絶縁膜が設けられる。前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極が設けられる。前記第１半導体領域および前記第２半導体層の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記ゲート絶縁膜と、前記第１半導体領域および前記第２半導体層との界面で、窒素の濃度は、１×１０20ａｔｍｏｓ／ｃｍ3以上１×１０21ａｔｍｏｓ／ｃｍ3以下のピークを有している。炭化珪素半導体装置の移動度が６５ｃｍ 2 ／Ｖ・ｓ以上であり、閾値電圧が５．２Ｖ以上である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート絶縁膜中の窒素の濃度は、５×１０19ａｔｍｏｓ／ｃｍ3以上であることを特徴とする。
上述した発明によれば、１回目の窒化熱処理において、酸化分圧を減らし、２回目の窒化熱処理で界面の追酸化を抑えながら窒化することにより、ＳｉＣ界面の酸化を最小にして、チャネルが形成されるトレンチの側壁のＳｉＣの酸化が原因で発生するダメージ（余剰Ｃ、界面の結晶乱れ等）を低減可能で、さらに、ゲート絶縁膜とＳｉＣとの界面を適正量窒化させ、ゲート絶縁膜内にＮを均一に分布させることができる。このため、ＳｉＯ2／ＳｉＣ界面の乱れやダメージが原因で、悪化する素子特性を改善できる。例えば、移動度を極力落とさず、閾値電圧を向上させることができる。また、ＴＺＤＢ測定時に低電界領域でのリーク電流を小さくすることができる。
本発明にかかる炭化珪素半導体装置の製造方法および炭化珪素半導体装置によれば、アニール中に窒素ガスと酸素ガスの比率を変化させ、窒化工程における酸化を減らすことで、ＳｉＯ2／ＳｉＣ界面の乱れやダメージを減らし、ＳｉＯ2膜中を均一に窒化させ、素子特性を改善できる。
実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置のゲート絶縁膜の製造方法を示すフローチャートである。 従来および実施の形態の方法で成膜したゲート絶縁膜の近傍のＳＩＭＳデータを示すグラフである。 従来および実施の形態の方法で製造した炭化珪素半導体装置の閾値電圧と移動度を示す表である。 従来の方法で製造した炭化珪素半導体装置のＴＺＤＢ波形を示すグラフである。 実施の形態の方法で製造した炭化珪素半導体装置のＴＺＤＢ波形を示すグラフである。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法および炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ７０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、トレンチ型ＭＯＳＦＥＴ７０の主電流が流れる活性領域のみを示している。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｎ型高濃度領域５とｐ型ベース層６とを合わせて炭化珪素半導体基体（炭化珪素からなる半導体基板）１８とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体１８の裏面）には、裏面電極１３となるドレイン電極が設けられている。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ-型炭化珪素エピタキシャル層２、以下単に（２）と記載する）に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ型高濃度領域５（２）およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するソース電極１２が設けられている側）からソース電極１２側に突出していてもよい。また、ゲート絶縁膜９は、ｍ面上に形成することが好ましい。例えばトレンチ構造が形成されている場合には、トレンチ１６の側壁がｍ面であることが好ましい。
ｎ型高濃度領域５（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、トレンチ１６の間に、第１ｐ+型ベース領域３が設けられている。また、ｎ型高濃度領域５（２）内に、トレンチ１６の底部と接する第２ｐ+型ベース領域４が設けられている。第２ｐ+型ベース領域４は、トレンチ１６の底部と深さ方向（ソース電極１２から裏面電極１３への方向）に対向する位置に設けられる。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。
また、ｎ-型炭化珪素エピタキシャル層２内に、トレンチ１６間の第１ｐ+型ベース領域３よりも深い位置にｎ型高濃度領域５（２）よりピーク不純物濃度が高いｎ+型領域１７が設けられる。なお、深い位置とは、第１ｐ+型ベース領域３よりもドレイン電極１３に近い位置のことである。
ｐ型ベース層６の内部には、炭化珪素半導体基体１８の第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７が選択的に設けられている。また、ｐ+型コンタクト領域８が選択的に設けられていてもよい。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。
層間絶縁膜１１は、炭化珪素半導体基体１８の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ型ベース層６に接する。また、ｐ+型コンタクト領域８が設けられる場合、ソース電極１２は、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル１４が設けられていてもよい。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた下部ｎ-型炭化珪素エピタキシャル層（不図示）を、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。
次に、下部ｎ-型炭化珪素エピタキシャル層の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入してもよい。これによって、下部ｎ-型炭化珪素エピタキシャル層の内部に、ｎ+型領域１７が形成される。
次に、ｎ+型領域１７を形成するためのイオン注入時に用いたマスクを除去する。次に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域（不図示）および第２ｐ+型ベース領域４を形成する。ｎ+型領域１７を形成した場合の、ｎ+型領域１７のｎ+型炭化珪素基板１と反対側の表面上に、下部第１ｐ+型ベース領域をｎ+型領域１７に重なるように形成する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、下部ｎ-型炭化珪素エピタキシャル層の表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域（不図示）を形成してもよい。下部ｎ型高濃度領域の不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。
次に、下部ｎ-型炭化珪素エピタキシャル層の表面上に、窒素等のｎ型の不純物をドーピングした上部ｎ-型炭化珪素エピタキシャル層（不図示）を、０．５μｍ程度の厚さで形成する。上部ｎ-型炭化珪素エピタキシャル層の不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、下部ｎ-型炭化珪素エピタキシャル層と上部ｎ-型炭化珪素エピタキシャル層を合わせたものがｎ-型炭化珪素エピタキシャル層２となる。
次に、上部ｎ-型炭化珪素エピタキシャル層の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域（不図示）を、下部第１ｐ+型ベース領域に重なるように形成する。上部第１ｐ+型ベース領域と下部第１ｐ+型ベース領域は連続した領域を形成し、第１ｐ+型ベース領域３となる。上部第１ｐ+型ベース領域の不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、ｎ-型炭化珪素エピタキシャル層２の表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域（不図示）を形成してもよい。上部ｎ型高濃度領域の不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域と下部ｎ型高濃度領域は少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。
次に、ｎ-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層６を１．１μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。
次に、炭化珪素半導体基体１８の第１主面層（ｐ型ベース層６の表面層）に、ＭＯＳゲートを構成する所定領域を形成する。具体的には、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にホウ素等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域８を形成してもよい。ｐ+型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。
次に、イオン注入で形成した全領域を活性化するための熱処理（活性化アニール）を行う。例えば、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ+型領域１７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。次に、炭化珪素半導体基体１８のおもて面に例えばＲＣＡ洗浄（強酸および高塩基溶液を用いたウェット洗浄）を行う。
次に、ｎ+型ソース領域７の表面と、トレンチ１６の底部および側壁に沿ってゲート絶縁膜９を形成する。以下に、実施の形態のゲート絶縁膜９の製造方法を詳細に説明する。図２は、実施の形態にかかる炭化珪素半導体装置のゲート絶縁膜の製造方法を示すフローチャートである。実施の形態では、トレンチ１６の側壁等の半導体層（第１ｐ+型ベース領域３、ｎ型高濃度領域５、ｐ型ベース層６およびｎ+型ソース領域７）のおもて面をｍ面とする。
まず、炭化珪素層のおもて面上に、Ｏ2（酸素）およびＮ2（窒素）を含むガスで１回目の窒化熱処理を行う（ステップＳ１：第９工程）。１回目の窒化熱処理は、１２００℃以上１３００℃未満の温度、Ｏ2１～７％／残りＮ2ガス（Ｏ2が１～７％で残り９３～９９％がＮ2のガス、以下も同様である）で５分以上１０分以下行う。これにより、炭化珪素層のおもて面を窒化、熱酸化して、窒化膜と酸化膜が形成される。１回目の窒化熱処理を従来より酸素の割合を低くすることにより、ＳｉＣトレンチ側壁を窒化・酸化するときの酸化量（膜厚）を極力少なくし、酸化によるＳｉＣ表面のダメージ（余剰Ｃ、界面の結晶乱れ等）を極力低減している。この熱酸化で形成された酸化膜は密度が高く、良質なＳｉＯ2膜となる。
次に、ＨＴＯにより酸化膜を堆積する（ステップＳ２：第１０工程）。ＨＴＯは、ジクロロシラン（ＤＣＳ）とＮ2Ｏを導入して、８００℃で行う。ＤＣＳの代わりに、モノシラン（ＳｉＨ4）を用いてもよい。この際、炉入れの温度は６００℃で１時間程度かけて昇温と真空排気を行う。これにより、厚さ６０ｎｍ以上８０ｎｍ以下の酸化膜が形成される。
次に、ＮＯ（一酸化窒素）およびＮ2を含むガスで２回目の窒化熱処理を行う（ステップＳ３：第１１工程）。２回目の窒化熱処理は、１３００℃以上１３３０℃未満の温度、ＮＯ１０％／Ｎ2９０％ガスで処理を開始し、アニール中に徐々にＮ2濃度を上げて最終的にＮ2１００％ガスで処理を終了する。この処理を５分以上１０分以下行う。このＮ2１００％は、厳密に１００％でなくてもよく、ごくわずかなＮＯが含まれてもよい。このように、実施の形態では、処理開始時点では、１回目の窒化熱処理の方が窒素量が多く、処理終了時点では、２回目の窒化熱処理の方が窒素量が多くなっている。
ステップＳ２のＨＴＯにより、１回目の窒化熱処理で窒化したＳｉＣ／ＳｉＯ2の表面からＮが抜けてしまうので、再度Ｎを界面に積み重ねるために、２回目の窒化熱処理を行っている。２回目の窒化熱処理を１回目の窒化熱処理より高温にすることで、界面を再び十分窒化させることができ、ゲート絶縁膜９とＳｉＣとの界面を適正量窒化させることができる。ＳｉＣ界面の追酸化を最小限にするため、１回目の窒化熱処理と２回目の窒化熱処理のトータルの熱処理時間は従来の酸化膜堆積後に行われる窒化熱処理の時間より短くすることが好ましい。これにより、ゲート絶縁膜９が形成される。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル１４を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。
次に、層間絶縁膜１１を選択的に除去して炭化珪素半導体基体１８の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ+型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体１８の表面側とｎ+型炭化珪素基板１の裏面の表面側にオーミック電極を形成する。
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜１１上にソース電極１２となる導電性の膜を設け、ｎ+型ソース領域７およびｐ+型コンタクト領域８とソース電極１２とを接触させる。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１３を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、炭化珪素半導体基体１８のおもて面のソース電極１２上および層間絶縁膜１１の開口部に、ソース電極パッド（不図示）となる電極パッドを堆積する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ソース電極パッドを選択的に除去する。
次に、裏面電極１３の表面に、ドレイン電極パッド（不図示）として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。
このように、実施の形態では、ゲート絶縁膜９を、Ｎ2とＯ2の混合ガスを用いた１回目の窒化熱処理、酸化膜堆積、ＮＯとＮ2の混合比を時間によって変化させる２回目の窒化熱処理の３つの工程で形成している。１回目の窒化熱処理で窒素と酸素の混合ガスを用いることにより極力酸化分圧を減らすことができる。２回目の窒化熱処理で最初から終了にかけて一酸化窒素の濃度を徐々に下げて処理を行うことによって、最初のＮＯで窒素をＨＴＯ内で拡散させ界面を含めてＨＴＯ膜を均一に窒化させながら、界面の酸化を極力抑えることができる。
図３は、従来および実施の形態で成膜した方法とＨＴＯ堆積後に１００％窒素中、１２５０℃でアニールして成膜したゲート絶縁膜の近傍のＳＩＭＳデータを示すグラフである。図３において、縦軸は窒素濃度を示し、単位は、ａｔｏｍｓ／ｃｍ3である。横軸は、ゲート絶縁膜９の表面からの深さを示し、単位はｎｍである。ここで、深さ５０ｎｍ付近がゲート絶縁膜９と炭化珪素層（ｎ型高濃度領域５（２）、ｐ型ベース層６、ｎ+型ソース領域７等）との界面となる。
図３に示すように、従来のＨＴＯ膜成膜／ＮＯアニールの順番で形成したゲート絶縁膜（図３の細線）では、界面の窒素の濃度は７×１０20ａｔｍｏｓ／ｃｍ3となり界面では高い、一方で、ＨＴＯの表面側（ＳｉＣの反対側）ではＮ濃度が低くなることがＳＩＭＳ分析の結果から判明している。また、ＨＴＯ／Ｎ2処理の順番で成膜し、形成したゲート絶縁膜（図３の点線）では、ＳｉＯ2中に均一にＮが存在している。一方で、界面の窒素の濃度はＳｉＯ2中の濃度より低くなっている。
このため、実施の形態では、２回目のＮＯアニールを行うことで、界面のＮの濃度を大きくしている。また、ＨＴＯ／Ｎ2の結果から時間経過によりＮ2の濃度を増加させ、Ｎ2アニールを行うことでＨＴＯの表面側のＮの濃度を大きくしている。これにより、実施の形態（図３の太線）では、Ｎが抜けにくくなっており、ＨＴＯ膜中のＮ濃度は深さ方向にほぼ一様で、表面側に徐々に上昇し、５×１０19ａｔｍｏｓ／ｃｍ3以上となっている。また、Ｎ濃度は界面に、１×１０20ａｔｍｏｓ／ｃｍ3以上１×１０21ａｔｍｏｓ／ｃｍ3以下のピークを有している。また、２回目の窒化熱処理工程において、最初はＮＯ：１０％、Ｎ2：９０％であるが、時間経過でＮ2の濃度が増加し、最終的にＮ2：１００％としている。図３のＨＴＯ／Ｎ2（図３の点線）の結果より、Ｎ2アニールでは界面で窒化がされていないことから、Ｎ2は界面まで届かない。そのため、実施の形態ではＮＯによる酸化を抑えている。
図４は、従来および実施の形態の方法で製造した炭化珪素半導体装置の閾値電圧と移動度を示す表である。図４に示すように、実施の形態における炭化珪素半導体装置では、１０％ＮＯアニール／ＨＴＯ膜成膜／１０％ＮＯアニールの順番で形成した従来の炭化珪素半導体装置より、移動度は２５％程度上昇しており、閾値電圧は４４％向上している。このように、実施の形態は、移動度と閾値電圧のトレードオフの関係を改善している。
また、図５は、従来の方法で製造した炭化珪素半導体装置のＴＺＤＢ波形を示すグラフである。図５では、従来のＨＴＯ膜成膜／ＮＯアニールの順番でゲート絶縁膜を形成した炭化珪素半導体装置のＴＺＤＢ波形を示す。図６は、実施の形態の方法で製造した炭化珪素半導体装置のＴＺＤＢ波形を示すグラフである。図５および図６において、縦軸はゲート電流Ｉｇを示し、単位は、Ａである。横軸は、ゲート電圧Ｖｇを示し、単位はＶである。図５および図６に示すように、従来のＴＺＤＢ波形は２０Ｖから４０Ｖ付近でのリーク電流が多くなる現象が発生するが、実施の形態では、２０Ｖから４０Ｖにおけるリーク電流が小さくなっている。また、実施の形態では、ＴＺＤＢ波形のばらつきが小さくなっている。
以上、説明したように、実施の形態によれば、１回目の窒化熱処理において、酸化分圧を減らし、２回目の窒化熱処理で界面の追酸化を抑えながら窒化することにより、ＳｉＣ界面の酸化を最小にして、チャネルが形成されるトレンチの側壁のＳｉＣの酸化が原因で発生するダメージ（余剰Ｃ、界面の結晶乱れ等）を低減可能で、さらに、ゲート絶縁膜とＳｉＣとの界面を適正量窒化させ、ゲート絶縁膜内にＮを均一に分布させることができる。このため、ＳｉＯ2／ＳｉＣ界面の乱れやダメージが原因で、悪化する素子特性を改善できる。例えば、移動度を極力落とさず、閾値電圧を向上させることができる。また、ＴＺＤＢ測定時に低電界領域でのリーク電流を小さくすることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等のワイドバンドギャップ半導体以外の半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置の製造方法および炭化珪素半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ-型炭化珪素エピタキシャル層
３ 第１ｐ+型ベース領域
４ 第２ｐ+型ベース領域
５ ｎ型高濃度領域
６ ｐ型ベース層
７ ｎ+型ソース領域
８ ｐ+型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ 裏面電極
１４ バリアメタル
１６ トレンチ
１７ ｎ+型領域
１８ 炭化珪素半導体基体
７０ トレンチ型ＭＯＳＦＥＴ

Claims (5)

  1. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
    前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程と、
    前記トレンチの内部に、前記トレンチの底部および側壁に沿ってゲート絶縁膜を形成する第５工程と、
    前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極を形成する第６工程と、
    前記第１半導体領域および前記第２半導体層の表面に第１電極を形成する第７工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第８工程と、
    を含み、
    前記第５工程は、
    酸素および窒素を含むガスで１回目の窒化熱処理を行う第９工程と、
    前記第９工程後、酸化膜を堆積する第１０工程と、
    前記第１０工程後、一酸化窒素および窒素を含むガスで２回目の窒化熱処理を行う第１１工程と、
    を含み、処理開始時点では、前記１回目の窒化熱処理の方が、前記２回目の窒化熱処理より窒素量が多く、処理終了時点では、前記２回目の窒化熱処理の方が、前記１回目の窒化熱処理より窒素量が多いことを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記１回目の窒化熱処理は、酸素が１～７％で残り９３～９９％が窒素のガスで行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記２回目の窒化熱処理は、処理開始時点では、一酸化窒素が１０％で残り９０％が窒素のガスであり、徐々に一酸化窒素の濃度を下げ、処理終了時点では、１００％が窒素のガスであることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に、設けられた前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に、設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に、選択的に設けられた第１導電型の第１半導体領域と、
    前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部に、前記トレンチの底部および側壁に沿って設けられたゲート絶縁膜と、
    前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、
    前記第１半導体領域および前記第２半導体層の表面に設けられた第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記ゲート絶縁膜と、前記第１半導体領域および前記第２半導体層との界面で、窒素の濃度は、１×１０20ａｔｍｏｓ／ｃｍ3以上１×１０21ａｔｍｏｓ／ｃｍ3以下のピークを有し、
    移動度が６５ｃｍ 2 ／Ｖ・ｓ以上であり、
    閾値電圧が５．２Ｖ以上であることを特徴とする炭化珪素半導体装置。
  5. 前記ゲート絶縁膜中の窒素の濃度は、５×１０19ａｔｍｏｓ／ｃｍ3以上であることを特徴とする請求項４に記載の炭化珪素半導体装置。
JP2021117038A 2021-07-15 2021-07-15 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 Active JP7760850B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021117038A JP7760850B2 (ja) 2021-07-15 2021-07-15 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
US17/829,065 US12191359B2 (en) 2021-07-15 2022-05-31 Method of manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021117038A JP7760850B2 (ja) 2021-07-15 2021-07-15 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JP2023013100A JP2023013100A (ja) 2023-01-26
JP7760850B2 true JP7760850B2 (ja) 2025-10-28

Family

ID=84891625

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021117038A Active JP7760850B2 (ja) 2021-07-15 2021-07-15 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Country Status (2)

Country Link
US (1) US12191359B2 (ja)
JP (1) JP7760850B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7500525B2 (ja) * 2021-09-16 2024-06-17 株式会社東芝 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156478A (ja) 2004-11-25 2006-06-15 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2011165941A (ja) 2010-02-10 2011-08-25 Toshiba Corp 半導体装置および半導体装置の製造方法
US20120009801A1 (en) 2009-03-11 2012-01-12 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
JP2019145570A (ja) 2018-02-16 2019-08-29 トヨタ自動車株式会社 炭化珪素半導体装置の製造方法、及び、炭化珪素半導体装置
JP2021077713A (ja) 2019-11-06 2021-05-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7589377B2 (en) * 2006-10-06 2009-09-15 The Boeing Company Gate structure with low resistance for high power semiconductor devices
US9293376B2 (en) * 2012-07-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
US10062749B2 (en) * 2013-06-18 2018-08-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
WO2016002766A1 (ja) * 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
JP6617657B2 (ja) * 2016-07-29 2019-12-11 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP6766512B2 (ja) * 2016-08-05 2020-10-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6958093B2 (ja) * 2017-08-09 2021-11-02 富士電機株式会社 半導体装置
US11664434B2 (en) * 2020-11-13 2023-05-30 Wolfspeed, Inc. Semiconductor power devices having multiple gate trenches and methods of forming such devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156478A (ja) 2004-11-25 2006-06-15 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
US20120009801A1 (en) 2009-03-11 2012-01-12 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
JP2012039127A (ja) 2009-03-11 2012-02-23 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2011165941A (ja) 2010-02-10 2011-08-25 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2019145570A (ja) 2018-02-16 2019-08-29 トヨタ自動車株式会社 炭化珪素半導体装置の製造方法、及び、炭化珪素半導体装置
JP2021077713A (ja) 2019-11-06 2021-05-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
JP2023013100A (ja) 2023-01-26
US20230018824A1 (en) 2023-01-19
US12191359B2 (en) 2025-01-07

Similar Documents

Publication Publication Date Title
US9755064B2 (en) Semiconductor device and method for manufacturing the same
US20090090919A1 (en) Semiconductor device and method of producing the same
JP2012164707A (ja) 半導体装置およびその製造方法
JP2011091186A (ja) 炭化珪素半導体装置の製造方法
WO2012098861A1 (ja) 半導体装置およびその製造方法
JP2004071750A (ja) 半導体装置
JP2018206872A (ja) 半導体装置
JP2013201308A (ja) 半導体装置及びその製造方法
US10147797B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6582537B2 (ja) 半導体装置および半導体装置の製造方法
JP2009043880A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2025007330A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP7532965B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7760850B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2010129628A (ja) 炭化珪素半導体装置の製造方法
JP5072482B2 (ja) 炭化珪素半導体装置の製造方法
JP7462394B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7697210B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN117637810A (zh) 碳化硅基电子器件及其制造方法以及二极管
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
JP2015069989A (ja) 炭化珪素半導体装置の製造方法
KR101983166B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
JP2005033030A (ja) 半導体装置及びその製造方法
JP2021180222A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2017168680A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20250319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20250422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250606

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250916

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250929

R150 Certificate of patent or registration of utility model

Ref document number: 7760850

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150