JP7774451B2 - 半導体スイッチング素子の駆動装置および電力変換装置 - Google Patents

Description

本発明は、半導体スイッチング素子の駆動装置および電力変換装置に関する。

半導体スイッチング素子は、スイッチング動作を行わせることによって印加される電流を遮断することができ、インバータのアームスイッチなど、電力変換装置の重要な構成部品として使われている。このような半導体スイッチング素子の場合、ＯＮ／ＯＦＦの切替時のスイッチング損失が問題となる。スイッチング損失を低減させるためには、素子を高速で駆動すればよいが、この場合、今度は素子の耐圧を超えるサージ電圧（ターンオフサージ電圧またはリカバリサージ電圧）が生じ、素子が損傷してしまう恐れがある。そこで、従来より半導体スイッチング素子のサージ電圧の抑制とスイッチング損失の低減を両立させるための技術として、スイッチング中にゲート駆動条件を変化させるアクティブゲート駆動方式が知られている。

上記技術に関して、特許文献１には、「高電源電位部と低電源電位部との間に接続されるスイッチング素子のオンオフを指令する入力信号に応じて、前記スイッチング素子のゲートを駆動する駆動回路と、前記入力信号がオン指令に切り替わってから、前記スイッチング素子に対向するダイオードにより発生するリカバリサージ電圧が検出されるまでの時間を記憶する時間記憶回路と、前記高電源電位部と前記低電源電位部との間の電源電圧の検出値に応じて、前記スイッチング素子のゲート駆動条件を切り替えるか否かを判定する切替判定回路と、前記切替判定回路の判定結果に応じて、今回のターンオン時において、前記時間記憶回路に記憶された前回のターンオン時における前記時間と同じ時間、前記ゲート駆動条件を変更する駆動条件変更回路とを備える、ゲート駆動装置」が記載されている。

また、特許文献２で開示される駆動方式は特許文献１と類似で、ターンオフサージを抑制するためのアクティブゲート駆動方式である。特許文献２は、「高電源電位部と低電源電位部との間に接続されるスイッチング素子のオンオフを指令する入力信号に応じて、前記スイッチング素子のゲートを駆動する駆動回路と、前記スイッチング素子に発生するオフサージを検出するオフサージ検出回路と、前記入力信号がオフ指令に切り替わってから前記オフサージが検出されるまでの時間幅を記憶する時間記憶回路と、前記高電源電位部と前記低電源電位部との間の電源電圧の検出値に応じて、前記スイッチング素子のゲート駆動条件を切り替えるか否かを判定する切替判定回路と、前記切替判定回路の判定結果に応じて、今回のターンオフ時において、前記時間記憶回路に記憶された前回のターンオフ時における前記時間幅の経過以後に、前記ゲート駆動条件を変更する駆動条件変更回路とを備える、ゲート駆動装置」が記載されている。

また、非特許文献１には、スイッチング中の主電流または主電圧に基づいて帰還電流を生成し、帰還電流をスイッチング素子のゲート電流に帰還させることでスイッチング速度を変化させるアクティブゲート駆動方式が開示されている。

特開２０２１－０７８３０９号公報 特開２０２１－０１３２５９号公報

Ｓｈｕ、Ｌ．、Ｚｈａｎｇ、Ｊ．、Ｐｅｎｇ、Ｆ．＆Ｃｈｅｎ、Ｚ．、"Ａｃｔｉｖｅ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ ＩＧＢＴ ｇａｔｅ ｄｒｉｖｅ ｗｉｔｈ ｃｌｏｓｅｄ－ｌｏｏｐ ｄｉ／ｄｔ ａｎｄ ｄｖ／ｄｔ ｃｏｎｔｒｏｌ"、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＰＯＷＥＲ ＥＬＥＣＴＲＯＮＩＣＳ、ＶＯＬ．ｓｃ－３２、ＮＯ．５、ＭＡＹ ２０１７

スイッチング素子のサージ電圧はスイッチング素子の動作条件によって変化する。ここで動作条件は、直流電源から供給される電圧（以下、バス電圧）、スイッチング素子に流れる主電流（例えばＭＯＳＦＥＴのドレイン電流、ソース電流又はＩＧＢＴのコレクタ電流、エミッタ電流）、スイッチング素子の接合温度などが挙げられる。

半導体スイッチング素子の設計においてゲートの駆動条件を決める際、ワースト動作条件（サージ電圧が最大値になる条件。詳しくは後述する）において、サージ電圧が素子の定格電圧から一定のマージンを差し引いた電圧（以下、主電圧基準値）を超過しないように設計することが求められる。そのため、従来のアクティブゲート駆動方式（例えば、非特許文献１）は、ワースト動作条件において、ゲートへ流す帰還電流の適正量を決め、ゲートの駆動速度を遅らせ、サージ電圧を主電圧基準値以下まで抑制していた。しかしながら、従来のアクティブゲート駆動方式においては帰還電流の制御量が固定されており、ゲート電流を動作条件に応じて調整することが難しかった。そのため、サージ電圧の小さい領域であっても、帰還電流の制御量がワースト動作条件の場合の高い値のままであり、ゲートの駆動速度を過剰に遅らせ、スイッチング損失が増加してしまうおそれがある。

また、特許文献１および特許文献２では、バス電圧または温度に応じて、事前に用意したゲートの駆動条件を選択的に変更できるが、選択可能な駆動条件の数に限りがあるため、段階的な変更しかできない。そのため、動作条件によっては十分にスイッチング損失を低減することができない場合がある。選択可能な駆動条件の数を増やし、動作条件に応じで細かく駆動条件を変更することでスイッチング損失を低減することは可能であるが、その場合、回路の数が増えるため駆動装置のサイズやコストが増加する問題がある。

上記課題に鑑み、本発明による半導体スイッチング素子の駆動装置は、半導体スイッチング素子を駆動するゲート駆動回路部と、ゲート駆動回路部が半導体スイッチング素子に印加する電気の変化率に所定の利得を乗じて算出した帰還電流を半導体スイッチング素子のゲートに印加する帰還電流制御部と、を備え、電気の変化率は半導体スイッチング素子に印加される電圧又は電流の少なくとも一方の時間変化率であり、帰還電流制御部は、利得を半導体スイッチング素子の動作条件に応じて変化させることによって半導体スイッチング素子のサージ電圧を調整する。
また、本発明に係る電力変換装置は、上記の半導体スイッチング素子の駆動装置と、複数の半導体スイッチング素子と、を有する。

本発明によれば、半導体スイッチング素子のサージ電圧を規定値以下に調整しつつ、動作条件に応じてスイッチング損失を低減させることができる。
本発明に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、上記した以外の課題、構成及び効果は、以下の実施例の説明により明らかにされる。

本発明が適用される電動機制御システムの一例を示す構成図。 実施例１に係るゲート駆動装置の基本回路構成図。 実施例１に係るゲート駆動装置の回路構成の一例を示す図。 実施例１に係るゲート駆動装置の回路構成の別例を示す図。 従来例１に係るゲート駆動装置の基本回路構成図。 従来例２に係るゲート駆動装置の基本回路構成図。 実施例１に係る半導体スイッチング素子のワースト動作条件におけるターンオフ時の波形例を示す図。 実施例１に係る半導体スイッチング素子の一般動作条件におけるターンオフ時の波形例を示す図。 実施例１の利得設定、半導体スイッチング素子のサージ電圧、半導体スイッチング素子のスイッチング損失のバス電圧依存性の例を示す図。 実施例１の利得設定、半導体スイッチング素子のサージ電圧、半導体スイッチング素子のスイッチング損失の主電流依存性の例を示す図。 変形例１の半導体スイッチング素子のサージ電圧、実施例１の利得設定の主電流依存性の例を示す図。 実施例１の利得設定、半導体スイッチング素子のサージ電圧、半導体スイッチング素子のスイッチング損失の接合温度依存性の例を示す図。 変形例２の半導体スイッチング素子のサージ電圧、第１の実施形態の利得設定の温度依存性の例を示す図。 変形例３の半導体スイッチング素子のサージ電圧、第１の実施形態の利得設定の温度依存性の例を示す図。 実施例１の変形例に係るゲート駆動装置の基本回路構成図。 実施例２に係るゲート駆動装置の基本回路構成図。 従来例３に係るゲート駆動装置の基本回路構成図。 実施例２に係る半導体スイッチング素子の一般動作条件におけるターンオフ時の波形例を示す図。 実施例３に係るゲート駆動装置の基本回路構成図。

［第１実施形態］
図１は、本発明が適用される電動機制御システムの一例を示す構成図である。なお、ここでは車載用のシステムを例にして説明するが、車載用以外に使用してもよい。図１で示すように、電動機制御システム１０００はパルス発生部４００、バッテリ１００、インバータ回路２００、及び電動機３００を有する。インバータ回路２００は、バッテリ１００より供給された直流電力を、電動機３００を駆動するための交流電流に変換するものである。

インバータ回路２００は、平滑コンデンサ１１０、及び三相のスイッチングアーム（Ｕ相５００、Ｖ相５００、Ｗ相５００）を備えている。平滑コンデンサ１１０と三相のスイッチングアーム間は主回路寄生インダクタンス１０７を有する。バッテリ１００および三相のスイッチングアームの間には、平滑コンデンサ１１０が、並列に接続される。三相の中の一相、例えば、Ｕ相５００の上下アームはそれぞれ半導体スイッチング素子１０１、フリーホイーリング素子１０２、及びゲート駆動装置６００を有する。尚、Ｖ相５００、Ｗ相５００の構成も同様である。

半導体スイッチング素子１０１は、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）で構成されている。尚、ＭＯＳＦＥＴなどの電圧駆動型の半導体スイッチング素子で構成してもよい。また、半導体スイッチング素子１０１を構成する半導体は、シリコン（Ｓｉ）でもよいし、ワイドギャップ半導体（炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）や酸化ガリウム（Ｇａ_２Ｏ_３）など）でもよい。フリーホイーリング素子１０２は、例えばダイオードで構成されている。ダイオードしては、ｐｎ接合ダイオード、ショットキーバリアダイオード、ｐｎ接合とショットキー接合を併用するダイオードなど、各種のダイオードを用いることができる。なお、半導体スイッチング素子１０１がＳｉＣ‐ＭＯＳＦＥＴの場合、フリーホイーリング素子１０２はＳｉＣ‐ＭＯＳＦＥＴのボディダイオードとして半導体スイッチング素子１０１に内蔵されてもよい。以下の説明では、半導体スイッチング素子１０１がＩＧＢＴである場合を例に説明する。ＩＧＢＴにおいて、高電位側端子はコレクタＣであり、低電位側端子はエミッタＥ、入力端子はゲートＧである。

一個のＩＧＢＴ１０１と一個のダイオード１０２により一個のパワー素子が構成される。ダイオードはＩＧＢＴに逆並列に接続されている。各相の上アームのパワー素子と下アームのパワー素子は直列接続されている。各相の上アームのパワー素子の高電位側端子には、平滑コンデンサ１１０の正極に接続されている。各相の下アームのパワー素子の低電圧端子側には、平滑コンデンサ１１０の負極に接続されている。各相において、上アームのパワー素子の低電位側端子と、下アームのパワー素子の高電位側端子との共通接続点は、電動機３００の固定子巻線（不図示）に接続されている。

パルス発生部４００は、ゲート駆動装置６００を介して半導体スイッチング素子１０１のゲート端子に信号を入力し、スイッチングを制御する。パルス発生部４００はオン指令信号（指令信号Ｐが高電位）、又はオフ指令信号（指令信号Ｐが低電位）をゲート駆動装置６００に入力する。ゲート駆動装置６００は指令信号Ｐに応じて半導体スイッチング素子１０１をオン状態、またはオフ状態にする。これにより、上下アームの半導体スイッチング素子１０１は交互にスイッチングし、電動機３００に流れる交流電力を制御する。

［実施例１］
図２は本発明の実施例１に係るゲート駆動装置６００の基本回路構成図であり、図３及び図４は実施例１に係るゲート駆動装置６００のより具体的な回路構成の例を示す図である。図２から図４において、参照番号が同一のものは、同一の構成あるいは類似の機能を持つ構成である。以下、ゲート駆動装置６００の実施例１について、図２から図４に基づいて説明する。

図２は、インバータ回路２００におけるＵ相５００の下アームにおける半導体スイッチング素子１０１とそのゲート駆動装置６００を図示している。なお、Ｕ相の上アーム、Ｖ相およびＷ相の上・下アームの各半導体スイッチング素子の構成および動作も同様である。

ゲート駆動装置６００はゲート駆動回路部１１と帰還電流制御部１２と、を有する。ゲート駆動回路部１１は、駆動信号生成回路部６、正側電源４、第１のＭＯＳＦＥＴ７、オン側ゲート抵抗９、負側電源５、第２のＭＯＳＦＥＴ８およびオフ側ゲート抵抗１０を備えている。帰還電流制御部１２は、電気変化率検知回路部１３、減算器１４、可変利得増幅回路部１５、電圧制御電流源回路部１６および利得制御回路部２１を備えている。なお、ゲート駆動回路部１１は電流源駆動回路の構成であってもよい。後述するが、電気変化率検知回路部１３はパワー半導体モジュールまたはインバータの一部（例えば図２におけるエミッタ側寄生インダクタンスＬ_ｅＥ）を含んでもよい。

ゲート駆動装置６００の入力端３はパルス発生部４００に接続される。ゲート駆動装置６００の出力部１は半導体スイッチング素子１０１のゲート端子に接続される。ゲート駆動装置６００の基準電位２は半導体スイッチング素子１０１のケルビンエミッタｅに接続される。

ゲート駆動回路部１１において、正側電源４には、Ｐｃｈ型である第１のＭＯＳＦＥＴ７のソースが接続される。第１のＭＯＳＦＥＴ７のドレインには、オン側ゲート抵抗９の一端が接続される。オン側ゲート抵抗９の他端には、オフ側ゲート抵抗１０の一端が接続される。オフ側ゲート抵抗１０の他端には、Ｎｃｈ型である第２のＭＯＳＦＥＴ８のドレインが接続される。第２のＭＯＳＦＥＴ８のソースは負側電源に接続される。第１のＭＯＳＦＥＴ７のゲートと第２のＭＯＳＦＥＴ８のゲートとは共に駆動信号生成回路部６に接続される。オン側ゲート抵抗とオフ側ゲート抵抗の中間接続点はゲート駆動装置６００の出力部１に接続される。

帰還電流制御部１２において、電気変化率検知回路部１３は減算器１４に接続される。減算器１４の出力端は可変利得増幅回路部１５に接続され、電気変化率検知回路部１３の出力電圧Ｖｓと参照電圧Ｖｒｅｆの差分を出力する。また、利得制御回路部２１は半導体スイッチング素子の動作条件に応じた制御信号ｓを可変利得増幅回路部１５の制御端子へ出力する。可変利得増幅回路部１５の出力端は電圧制御電流源回路部１６の入力端に接続される。そして、可変利得増幅回路部１５は、受信した制御信号ｓの値に応じた利得を出力電圧Ｖｓと参照電圧Ｖｒｅｆの差分に乗じて電圧信号Ｖｆｂを算出する。電圧制御電流源回路部１６の出力端はゲート駆動装置６００の出力部１と接続される。そして、電圧信号Ｖｆｂを帰還電流Ｉｆｂに変換し、半導体スイッチング素子１０１のゲートＧに出力する。

ゲート駆動回路部１１の動作について説明する。まずパルス発生部４００からの指令信号Ｐがゲート駆動装置６００に入力される。指令信号Ｐが高電位（オン）となる期間、駆動信号生成回路部６が動作し、第１のＭＯＳＦＥＴ７をオン状態にし、第２のＭＯＳＦＥＴ８をオフ状態にする。これにより、ゲート電流Ｉｇが正側電源４から、オン側ゲート抵抗９を介して、半導体スイッチング素子１０１のゲートＧに流れ、ゲート－エミッタ間の容量が正側電源４の電圧（たとえば＋１５Ｖ）まで充電される。このときゲート電圧が閾値電圧（たとえば６．５Ｖ）を超えるまで上昇すると、半導体スイッチング素子１０１がターンオンし、コレクタ－エミッタ間に電流が流れる。

オン側ゲート抵抗９の抵抗値、または正側電源４の電圧値を調整することで、ターンオンのスイッチング速度を制御できる。一方、駆動指令信号Ｐが低電位となる間、駆動信号生成回路部６が動作し、第１のＭＯＳＦＥＴ７をオフ状態にし、第２のＭＯＳＦＥＴ８をオン状態にする。これにより、電流が半導体スイッチング素子１０１のゲートＧから、オフ側ゲート抵抗１０を介して、負側電源５に流れる。負側電源５の電圧値は例えば、基準電位と同じ０Ｖとする。半導体スイッチング素子１０１のゲート－エミッタ間の容量が放電され、ゲート電圧が閾値電圧より下がる。半導体スイッチング素子１０１がターンオフし、コレクタ－エミッタ間の電流が止まる。オフ側ゲート抵抗１０の抵抗値、または負側電源５の電圧値を調整することで、ターンオンのスイッチング速度を制御できる。

次に、帰還電流制御部１２の基本的動作について説明する。半導体スイッチング素子１０１のターンオフ時の動作を例として説明するが、ターンオン時の動作も同様である。ターンオフ時、半導体スイッチング素子１０１の主電流Ｉｃが変化すると、エミッタ側寄生インダクタンスＬ_ｅＥ１０３上に、ケルビンエミッタｅ－エミッタＥ間に変動電圧Ｖ_ｅＥが生じる。変動電圧Ｖ_ｅＥは下記する式１で表せる。
Ｖ_ｅＥ＝－Ｌ_ｅＥ×ｄＩｃ／ｄｔ ・・・式１
ここで、ｄＩｃ／ｄｔは主電流Ｉｃの時間変化率（ターンオフ時は負の値）である。電気変化率検知回路部１３は変動電圧Ｖ_ｅＥを検出し、整流してから検出信号（出力電圧）Ｖｓとして減算器１４に入力する。ターンオフ時、検出信号Ｖｓと変動電圧Ｖ_ｅＥとの関係は下記する式２で表せる。
Ｖｓ＝Ｖ_ｅＥ ・・・式２
減算器１４は受信した検出信号Ｖｓを参照電圧Ｖｒｅｆと比較して、差電圧を可変利得増幅回路部１５に入力する。

また、利得制御回路部２１には半導体スイッチング素子１０１のバス電圧（ＶＤＣ）、温度（Ｔｊ）及び主電流（Ｉｃ）のうちいずれかのセンシング値が入力される。利得制御回路部２１は、半導体スイッチング素子１０１の上記したセンシング値に基づいて、利得制御信号ｓを生成し、可変利得増幅回路部１５の制御端子へ出力する。可変利得増幅回路部１５は、利得を制御信号ｓに応じて変更する。可変利得増幅回路部１５は、減算器１４から入力されるＶｓとＶｒｅｆの差電圧に利得をかけて増幅し、電圧信号Ｖｆｂを生成する。

電圧信号Ｖｆｂは電圧制御電流源回路部１６に入力される。電圧制御電流源回路部１６は、電圧信号Ｖｆｂを帰還電流Ｉｆｂに変換し、ゲート駆動装置６００の出力部１に帰還させる。帰還電流Ｉｆｂは下記の式３で表せる。
Ｉｆｂ＝Ｇ（ｓ）×ｇ×（Ｖｓ－Ｖｒｅｆ） ・・・式３
ここで、Ｇ（ｓ）は可変利得増幅回路部１５の電圧利得であり、ｇは電圧制御電流源回路部１６の増幅率である。Ｖｒｅｆは参照電圧である。Ｖｒｅｆの値は、例えば、０である。Ｇ（ｓ）は利得制御信号ｓに応じて調整できる。ｇは固定値である。なお、後述する図４で示すように、増幅率ｇをｓに依存するｇ（ｓ）に変更してもよいし、電圧利得Ｇ（ｓ）を固定値Ｇに変更してもよい。

ここで、半導体スイッチング素子１０１の動作条件のセンシングについて説明する。バス電圧（ＶＤＣ）は、例えば平滑コンデンサ１１０の両端に接続される電圧センサーより取得することができる。または半導体スイッチング素子１０１のコレクタ－エミッタ間に接続された電圧センサーにより、半導体スイッチング素子１０１のオフ期間中の電圧を計測することで取得することができる。半導体スイッチング素子１０１の主電流（Ｉｃ）は、例えば図１のＵ、Ｖ、Ｗ相の出力にホール素子などの電流センサーを挿入することで取得することができる。半導体スイッチング素子１０１の接合温度（Ｔｊ）は、例えば図示省略した内蔵感温ダイオードなどの温度センサーより取得することができる。

式１～式３から明らかな通り、帰還電流Ｉｆｂは半導体スイッチング素子１０１の主電流の時間変化率ｄＩｃ／ｄｔに比例するため、時間変化率の絶対値が大きくなるほど、帰還電流Ｉｆｂも大きくなる。

ここで、ターンオフサージ電圧と主電流の時間変化率との関係は以下の式で表すことができる。
Ｖｓｕｒｇｅ＝－Ｌｓ×ｄＩｃ／ｄｔ＋ＶＤＣ ・・・式４
ここで、Ｖｓｕｒｇｅはサージ電圧で、Ｌｓは寄生インダクタンス（例えば、図１で示す主回路寄生インダクタンス１０７）である。式４で示すように、サージ電圧と主電流の時間変化率とは比例する関係であり、サージ電圧が大きいほど、帰還電流Ｉｆｂの絶対値も大きくなる。半導体スイッチング素子１０１のターンオフ時のゲート電流Ｉｇはマイナスの値（ゲートから電荷を引き抜く方向）に対して、帰還電流Ｉｆｂはプラスの値（ゲートに電荷を注入する方向）となるようにＧ（ｓ）またはｇを設定する。このようにして、帰還電流Ｉｆｂが流れる期間、ゲート電流Ｉｇの絶対値を小さくすることができる。

これにより、半導体スイッチング素子１０１のスイッチングが減速され、半導体スイッチング素子１０１のターンオフ時のサージ電圧が抑制される。半導体スイッチング素子１０１の動作条件に応じて利得Ｇ（ｓ）を変更することによって、帰還電流Ｉｆｂを柔軟に調整できる。これにより、半導体スイッチング素子１０１の動作条件に応じてターンオフ時のサージ電圧値を素子の耐圧を超えないように調整しつつスイッチング速度を高速化できる。したがって、サージ電圧の抑制とスイッチング損失の低減とを両立させることが可能になる。

ここではターンオフを例に述べたが、ターンオン時も同様にゲート電流Ｉｇと逆向きの帰還電流Ｉｆｂが流れるように整流方式、電圧利得Ｇ（ｓ）、及び増幅率ｇを設定することによりターンオン速度を減少させ、対アーム（下アームでターンオンした場合は上アーム）で発生するリカバリサージ電圧の抑制量を調整しつつスイッチング損失を低減させることができる。後述する変形例や他の実施形態などでも同様である。

可変利得増幅回路部１５は、本実施例においては一例として、入力される電圧に応じて利得を連続的に変更可能な電圧制御増幅器（ＶＣＡ）を使用した回路である。なお、トランスコンダクタンス増幅器（ＯＴＡ）を有する可変増幅器または光依存性抵抗（ＬＤＲ）を用いてオペアンプの増幅率を変化させる可変増幅器でもよい。

帰還電流制御部１２において、減算器１４を省略する構成であってもよい。この場合には、電気変化率検知回路部１３は直接に可変利得増幅回路部１５と接続される。減算器１４と可変利得増幅回路部１５とを一体化してもよい。または、可変利得増幅回路部１５と電圧制御電流源回路部１６とを一体化する構成であってもよい。

図３と図４とは第１の実施形態に係るゲート駆動装置６００の回路構成の具体例を示す図であり、半導体スイッチング素子１０１のターンオフを制御する回路である。図３と図４とは、主に、帰還電流制御部１２における電気変化率検知回路部１３、減算器１４、可変利得増幅回路部１５および電圧制御電流源回路部１６の構成を具体化した回路例である。

図３で示すように、電気変化率検知回路部１３は整流ダイオードＤ１及びエミッタ側寄生インダクタンス１０３を有する。減算器１４と可変利得増幅回路部１５とは一体化され、オペアンプ差動増幅回路１４＆１５で構成される。オペアンプ差動増幅回路１４＆１５はオペアンプＯＰ１、分圧用の抵抗Ｒ１とＲ２、及び電圧制御抵抗（ＶＣＲ）Ｒ３とＲ４を備えている。電圧制御電流源回路部１６は、トランジスタＴｒ１及びＴｒ２からなる電流バッファ回路と、Ｔｒ３、Ｔｒ４、Ｔｒ５、及びＴｒ６からなるカレントミラー回路と、電圧調整用抵抗Ｒ５と、整流ダイオードＤ２と、を備えている。

電気変化率検知回路部１３における整流ダイオードＤ１のアノードはエミッタＥに接続され、カソードは抵抗Ｒ１に接続される。エミッタＥで検知される変動電圧Ｖ_ｅＥは整流ダイオードＤ１によって整流され、負の電圧をブロックし、正の出力電圧Ｖｓを抵抗Ｒ１へと印加する。

オペアンプ差動増幅回路１４＆１５は、電圧制御電流源回路部１６の駆動電圧を生成する回路である。オペアンプＯＰ１は、非反転入力端子が抵抗Ｒ１と電圧制御抵抗Ｒ４との間のノード、すなわち、電気変化率検知回路部１３と接続されている。また、反転入力端子には抵抗Ｒ２と電圧制御抵抗Ｒ３との間のノード、すなわち、参照電圧Ｖｒｅｆが印加される。オペアンプ差動増幅回路１４＆１５の出力はトランジスタＴｒ１、Ｔｒ２のゲートと接続される。オペアンプ差動増幅回路１４＆１５は、参照電圧Ｖｒｅｆと、検知した出力電圧Ｖｓとの差を増幅し、フィードバック電圧Ｖｆｂを生成してトランジスタＴｒ１、Ｔｒ２へと印加する。

電圧制御電流源回路部１６において、トランジスタＴｒ１、Ｔｒ２は、正側電源４（図２参照）と基準電位２との間に直列に接続されている。本実施形態のトランジスタＴｒ１はＮＰＮ ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）であり、トランジスタＴ２はＰＮＰ ＢＪＴである。トランジスタＴｒ１、Ｔｒ２のゲートには、フィードバック電圧Ｖｆｂが入力される。トランジスタＴｒ１、Ｔｒ２の間のノードは、抵抗Ｒ５の一端に接続されている。トランジスタＴｒ３、Ｔｒ４はカレントミラーＣＭ１を構成している。抵抗Ｒ５の他端はカレントミラーＣＭ１の入力端に接続される。

カレントミラーＣＭ１は、抵抗Ｒ５と基準電位２との間に配置されている。よって、トランジスタＴｒ１、Ｔｒ２の中間点から抵抗Ｒ５を介してカレントミラーＣＭ１の入力端子に向かってフィードバック電圧Ｖｆｂに応じた帰還電流Ｉｆｂが流れる。さらに、トランジスタＴｒ５、Ｔｒ６はカレントミラーＣＭ２を構成している。カレントミラーＣＭ２は、カレントミラーＣＭ１と正側電源４との間に配置されている。

カレントミラーＣＭ２の入力端子はカレントミラーＣＭ１の出力端子に接続される。帰還電流ＩｆｂはカレントミラーＣＭ１でコピーされ、カレントミラーＣＭ２の入力端子からカレントミラーＣＭ１の出力端子に向かって流す。カレントミラーＣＭ２の出力端子は、整流ダイオードＤ２を介して半導体スイッチング素子１０１のゲートに接続される。これにより、帰還電流Ｉｆｂが再びコピーされ、半導体スイッチング素子１０１のゲートＧに注入される。

ここで、抵抗Ｒ１と抵抗Ｒ２とを同じ抵抗値に設定し、電圧制御抵抗Ｒ３と電圧制御抵抗Ｒ４とも同じ抵抗値に設定してよい。整流ダイオード、トランジスタのオン電圧は小さいため、その影響を略して、本回路例における帰還電流Ｉｆｂを下記の式で表すことができる。
Ｉｆｂ＝Ｒ４×（Ｖｓ－Ｖｒｅｆ）／（Ｒ１×Ｒ５） ・・・式５
ここで、Ｒ４／Ｒ１は可変利得増幅回路部１５の利得であり、すなわち、式３のＧ（ｓ）である。１／Ｒ５は電圧制御電流源回路部１６の増幅率であり、すなわち、式３のｇである。Ｖｒｅｆは参照電圧であり、例えば０である。電圧制御抵抗Ｒ４の抵抗値は電圧制御信号ｓに応じて変更することができる。電圧制御信号ｓは半導体スイッチング素子の動作条件に基づいて決定することができるため、帰還電流Ｉｆｂを半導体スイッチング素子１０１の動作条件に応じて調整することができる。これにより、半導体スイッチング素子１０１の動作条件に応じてサージ電圧の抑制量を調整しつつスイッチング損失を低減させることができる。

また、電圧制御抵抗Ｒ４は、制御端子に入力される電圧制御信号に応じて抵抗値を変化させる電界効果トランジスタであってよい。電界効果トランジスタはＪＦＥＴ（接合ＦＥＴ）でもよいし、ＭＯＳＦＥＴでもよい。電圧制御抵抗は、電界効果トランジスタに並列または直列接続された抵抗を組み合わせた回路であってもよい。ここで、Ｒ４を電圧制御抵抗として説明するが、Ｒ１またはＲ２が電圧制御抵抗であってもよい。

図４は実施例１に係るゲート駆動装置６００の回路構成の別例を示す図である。図３で示された回路と同一構成には同一番号を付けてその説明を省略する。

図４で示す構成では、減算器１４が省略される。また、可変利得増幅回路部１５と電圧制御電流源回路部１６とが一体化され、可変利得電圧制御電流源回路部１５＆１６として構成される。電気変化率検知回路部１３は、抵抗Ｒ１、Ｒ４で構成される分圧回路を介して、可変利得電圧制御電流源回路部１５＆１６と接続される。本回路例では、Ｒ１とＲ４は固定抵抗であり、Ｒ５は電圧制御抵抗である。この例における帰還電流Ｉｆｂは下記の式で表すことができる。
Ｉｆｂ＝Ｒ４×Ｖｓ／（（Ｒ１＋Ｒ４）×Ｒ５） ・・・式６

ここで、Ｒ４／（Ｒ１＋Ｒ４）は分圧回路の分圧であり、式３における電圧利得を固定値Ｇとしたものである。１／Ｒ５は電圧制御電流源回路部１６の増幅率である。電圧制御抵抗Ｒ５の抵抗値は電圧制御信号ｓに応じて変更することができるため、１／Ｒ５は式３の増幅率を電圧制御信号ｓに依存するｇ（ｓ）としたものである。この回路例によっても、電圧制御信号ｓに応じて帰還電流Ｉｆｂを柔軟に調整できる。これにより、半導体スイッチング素子１０１の動作条件に応じてサージ電圧の抑制量を調整しつつスイッチング損失を低減させることができる。

図５は、従来例１に係るゲート駆動装置６００の基本回路構成図である。従来例１は非特許文献１に記載されている構成を基に、本発明の実施例に係るゲート駆動装置６００と比較しやすいように一部変形した例である。従来例１に係るゲート駆動装置６００は、図２で示された実施例に係るゲート駆動装置６００から、利得制御回路部２１を取り除き、可変利得増幅回路部１５を固定利得増幅回路部１８に変更した構成である。

本実施例による回路例を参考にして、従来例１の帰還電流制御部１２から出力する帰還電流Ｉｆｂは下記する式で表せる。
Ｉｆｂ＝Ｇ×ｇ×（Ｖｓ－Ｖｒｅｆ） ・・・式７
ここで、Ｇは固定利得増幅回路部１８の電圧利得であり、ｇは電圧制御電流源回路部１６の増幅率である。Ｖｒｅｆは参照電圧である（値は例えば、０とする）。Ｇもｇも固定値である。式７で表される帰還電流Ｉｆｂにおいても、本実施例と同様にゲート電流Ｉｇの絶対値を小さくするように電圧利得Ｇ及び増幅率ｇを設定する。これにより、半導体スイッチング素子１０１のスイッチングが減速され、半導体スイッチング素子１０１のサージ電圧が抑制される。しかしながら、従来例１においては電圧利得Ｇも増幅率ｇも固定値のため、帰還電流Ｉｆｂの値を調整することができない。よって、サージ電圧の抑制量を半導体スイッチング素子１０１の動作条件に応じて調整することができない。

図６は、従来例２に係るゲート駆動装置６００の回路図である。従来例２に係るゲート駆動装置６００は、図２で示された本実施形態に係るゲート駆動装置６００から、帰還電流制御部１２を取り除いた構成である。図２に示された構成要素と同一の構成要素には、同一の符号を付して、その説明を簡略にする。

従来例２に係るゲート駆動装置６００の動作を説明する。まずパルス発生部４００からの駆動指令信号Ｐが高電位（オン）となる間、駆動信号生成回路部６が動作し、第１のＭＯＳＦＥＴ７をオン状態にし、第２のＭＯＳＦＥＴ８をオフ状態にする。これにより、半導体スイッチング素子１０１のコレクタ－エミッタ間に電流が流れる（ターンオン）。また、駆動指令信号Ｐが低電位（オフ）となる間、駆動信号生成回路部６を介して、第１のＭＯＳＦＥＴ７をオフ状態にし、第２のＭＯＳＦＥＴ８をオン状態にする。これにより、半導体スイッチング素子１０１のコレクタ－エミッタ間の電流が止まる（ターンオフ）。図１３で説明する別例２においては、そもそも本実施例や図１１で説明する別例１における帰還電流制御部が存在しないため、サージ電圧を一切抑制することができない。

次に、本実施例に係るゲート駆動装置６００によって行われる動作と、上記従来例１及び２に係るゲート駆動装置６００によって行われる動作との違いについて図７及び図８を用いて説明する。具体的には、半導体スイッチング素子のワースト条件及び一般条件それぞれの場合のターンオフ時の波形の違いについて説明する。

図７の各図は半導体スイッチング素子１０１のワースト動作条件（サージ電圧のピークが最大になる動作条件、例えば、主電流及び／またはバス電圧が最大値である条件、素子の接合温度が最低値である条件）におけるターンオフ時の波形例を示す図である。

図７の各図の実線は実施例１および従来例１に係るゲート駆動装置６００によるターンオフ波形である。また、破線は従来例２に係るゲート駆動装置６００によるターンオフ波形である。ワースト動作条件においては本発明の実施例１と、従来例１のどちらも同等に駆動条件を最適化することができるため、同じ波形になる。そのため、以下のワースト動作条件の動作説明では従来例１についての説明は省略し、実施例１と、従来例２との違いを説明する。

図７（Ａ）は、半導体スイッチング素子１０１のターンオフ中のゲート－エミッタ間電圧Ｖｇｅ（以下、Ｖｇｅ）を示す。図７（Ｂ）は、半導体スイッチング素子１０１のエミッタに流れる主電流Ｉｃ（以下、Ｉｃ）を示す。図７（Ｃ）は、半導体スイッチング素子１０１のコレクタとエミッタ間にかかる主電圧Ｖｃｅ（以下、Ｖｃｅ）を示す。図７（Ｄ）は、半導体スイッチング素子１０１の主電流の時間変化率ｄＩｃ／ｄｔの検知結果であるＶｓ（以下、Ｖｓ）を示す。この例ではＶｓ∝－ｄＩｃ／ｄｔの関係である。図７（Ｅ）は、帰還電流制御部１２の帰還電流Ｉｆｂ（以下、Ｉｆｂ）を示す。図７（Ｆ）は、半導体スイッチング素子１０１のゲート電流Ｉｇ（以下、Ｉｇ）を示す。

図７の各図の波形を参照しながら、本実施例のターンオフ動作を具体的に説明する。図７（Ａ）に示すように、時刻ｔ０においてターンオフ動作が開示されると、半導体スイッチング素子１０１のＶｇｅが下がり始める。同時に、図７（Ｆ）で示すように、半導体スイッチング素子１０１のゲートから電流が流れ始める。すなわち、負のゲート電流Ｉｇが流れ始める。時刻ｔ１から、図７（Ｃ）に示すように、主電圧Ｖｃｅが上昇し始める。このときＶｇｅとＩｇはミラー効果によりほぼ一定値になる期間（ミラー期間）に入る。ミラー期間は時刻ｔ２において終了する。

同時に、図７（Ｂ）で示すように、主電流Ｉｃが減少し始める。そうすると、図７（Ｄ）で示すようにＶｓが上昇し始める。時刻ｔ３において、Ｖｓが最大値になる。そうすると、図７（Ｃ）で示すように、主電圧Ｖｃｅのサージ電圧も最大値に達する。すると、図７（Ｃ）の破線に示したように、従来例２においては、主電圧Ｖｃｅのサージ電圧が主電圧基準値（Ｍａｉｎ ｖｏｌｔａｇｅ ｃｒｉｔｅｒｉａ）を超えてしまう。

ここで、主電圧基準値はパワー素子の定格電圧から所定の設計マージンを差し引いた主電圧Ｖｃｅの設計基準値を表す。一般に、サージ電圧が主電圧基準値を超えないようにゲート駆動条件が設計される。したがって、従来例２の実用的な設計においては図７（Ｃ）に示す破線よりもスイッチング速度が遅く（すなわちサージ電圧が低く、スイッチング損失が大きく）なるようにゲート駆動条件（図６のオフ側ゲート抵抗１０など）が調整されるが、ここでは比較のために実施例１のゲート駆動回路部１１と同じゲート駆動条件で従来例２に係るゲート駆動装置６００を駆動した場合のターンオフ波形を示している。

時刻ｔ４まで、主電流Ｉｃが減少し続ける。時刻ｔ２～ｔ４の期間、図７（Ｅ）で示すように、本実施例の帰還電流制御部１２より帰還電流Ｉｆｂが出力される。帰還電流Ｉｆｂが半導体スイッチング素子１０１のゲートにＩｇとは逆方向に加算されるため、図７（Ｆ）で示すように、従来例２に比べて、本実施例のゲート電流Ｉｇの絶対値が帰還電流Ｉｆｂの絶対値の分だけ減少する。また、時刻ｔ３において、図７（Ｅ）で示すように、帰還電流Ｉｆｂが極大値に達する。これとともに、図７（Ｆ）で示すように、従来の例２に比べ、本実施例のゲート電流Ｉｇの絶対値の減少分も極大値に達する。

これにより、時刻ｔ２～ｔ４の期間、図７（Ｂ）で示すように、本実施例（実線）の主電流のスイッチング速度（Ｉｃの減少速度）は帰還電流の無い従来例２（破線）より遅くなる。これとともに、図７（Ｄ）で示すように、本実施例（実線）のＶｓは従来例２（破線）より小さくなる。これにより、図７（Ｃ）で示すように、本実施例（実線）のサージ電圧は主電圧基準値以下に抑制される。

図８の各図は半導体スイッチング素子１０１の一般動作条件（上記したワースト条件以外の動作条件、例えば、主電流及び／または主電圧が最大値ではない条件、または素子の接合温度が最低値ではない条件）におけるターンオフ時の波形の一例を示す図である。一般条件の場合には、ワースト条件の場合と異なり、帰還電流を採用していた従来例１の波形にも違いが生じるため、本図においては本実施例と従来例１との違いについて説明する。なお、図８各図の実線は本実施例のターンオフ波形であり、点線は、従来例１のターンオフ波形である。

図８（Ａ）から図８（Ｆ）の各図は、それぞれ図７（Ａ）から図７（Ｆ）の各図と対応している。図８（Ｇ）は、半導体スイッチング素子１０１の発熱Ｐｗｒを示す。Ｐｗｒを時間積分したもの（すなわちＰｗｒ波形の面積）がスイッチング損失を表す。

図８の各図を参照しながら、半導体スイッチング素子１０１の一般条件における動作を具体的に説明する。上述のようにワースト動作条件においては、本実施例と従来例１のターンオフ波形は同等である。しかしながら、一般条件においては、図８（Ａ）から図８（Ｇ）までの各図で示すように、時刻ｔ２～ｔ４の期間、本実施例による波形と従来例１による波形が異なる。以下、この異なる点を中心に説明する。

時刻ｔ２～ｔ４の期間の基本的な動作は図７と同様であるが、帰還電流Ｉｆｂの大きさが異なる。ここで、式７で示された従来例１の利得Ｇは動作条件に依らず固定値のため、ワースト条件と同じ高い値である。そのため図８（Ｃ）の点線に示すようにサージ電圧が過剰に抑制され、主電圧基準値より必要以上に小さくなる。すなわちスイッチング速度が過剰に遅くなる。これにより図８（Ｇ）に示すように発熱Ｐｗｒが大きくなりターンオフ時のスイッチング損失が増加する。

これに対して、式３で示された本実施例の利得Ｇ（ｓ）は動作条件に応じて変更することができるため、式３の利得Ｇ（ｓ）をワースト条件の場合よりも小さくすることができる。これにより、図８（Ｅ）で示すように、本実施例の帰還電流Ｉｆｂ（実線）が従来例１の帰還電流Ｉｆｂ（点線）より小さくなり、図８（Ｆ）で示すように、従来例１と比較して、本実施例のゲート電流の絶対値の減少分も小さくなる。これにより、図８（Ｂ）に示すように、本実施例においては従来例１よりスイッチング速度（Ｉｃの減少速度）を速くすることができ、図８（Ｇ）に示すように発熱Ｐｗｒを低減することができる。すなわち、ターンオフ時のスイッチング損失を低減することができる。このように、本実施例のＧ（ｓ）を動作条件に応じて適切に変更することで、サージ電圧が主電圧基準値を超えない範囲でスイッチング速度を調整し、サージ電圧の抑制とスイッチング損失の低減とを両立することができる。

次に、利得Ｇ（ｓ）の調整方法について説明する。利得Ｇ（ｓ）は動作条件に応じて変更し、サージ電圧が主電圧基準値を超えない範囲でスイッチング速度が最大となるように決めることが望ましい。動作条件を示す各センシング値は利得制御回路部２１に入力される。利得制御回路部２１は、センシング値を中間値としての電圧制御信号ｓに変換し、可変利得増幅回路部１５に出力する。可変利得増幅回路部１５は、電圧制御信号ｓの値に応じて利得Ｇ（ｓ）を決定する。利得制御回路部２１と可変利得増幅回路部１５は多様な回路の組み合わせで実現可能であるため、利得Ｇ（ｓ）の電圧制御信号ｓに対する関数も多様な実現方法が考えられる。例えば利得Ｇ（ｓ）はｓに比例して変更する構成でもよいし、ｓに反比例して変更する構成でもよい。一方、利得Ｇ（ｓ）を動作条件に対して変化（調整）する方法は以下のように決めることが効果的である。

Ｇ（ｓ）の調整方法は、帰還電流が無いと仮定した場合（例えばＧ（ｓ）＝０となるように利得制御回路部２１の入力を強制的に調整した場合）の半導体スイッチング素子１０１のサージ電圧が主電圧基準値を超える超過分に基づいて決定する。超過分が大きい動作条件ではＧ（ｓ）が大きく、超過分が小さい動作条件では、Ｇ（ｓ）が小さくなるように変更する。すなわち、利得Ｇ（ｓ）はサージ電圧が主電圧基準値を超過する領域においては単調増加する。一方で、サージ電圧が主電圧基準値を超過しない領域においては、サージ電圧を抑制する必要がないため、利得Ｇ（ｓ）がゼロである。すなわち、不感帯である。ここで、不感帯は利得Ｇ（ｓ）が微小値であってもゼロと見なす。微小値は、例えば、利得Ｇ（ｓ）をかけた帰還電流の絶対値がゲート電流（ミラー期間）の絶対値の５％以下になるような値である。

以下、図９～図１４を参照し、具体的な利得Ｇ（ｓ）の調整方法を説明する。
図９（Ａ）、図９（Ｂ）、図９（Ｃ）は、それぞれ、実施例１および従来例１の利得設定、半導体スイッチング素子１０１のサージ電圧、半導体スイッチング素子１０１のスイッチング損失のバス電圧ＶＤＣ依存性の例を示す図である。図９の各図において、実線が実施例１、破線が従来例１の特性である。また、図９（Ｂ）の点線は帰還電流無しの従来例２の特性を示す。

バス電圧ＶＤＣが実使用上想定する最大バス電圧Ｖ２となる場合、半導体スイッチング素子１０１の動作条件は図７で示すワースト動作条件である。この場合には、図９（Ａ）及び図９（Ｂ）で示すように、サージ電圧を主電圧基準値内に抑制できるように利得を設定する。ワースト条件においてはサージ電圧の抑制量が同じであるため、実施例１の利得Ｇ（ｓ）と従来例１の利得Ｇの設定値が同じである。

次に、バス電圧ＶＤＣが最大バス電圧Ｖ２より小さくなる場合、半導体スイッチング素子１０１の動作条件は図８の各図で示す一般動作条件（バス電圧ＶＤＣがＶ２未満の領域）である。この場合、図９（Ｂ）に示すように、バス電圧ＶＤＣがＶ２から減少するにつれて、帰還電流無し（Ｎｏ Ｆｅｅｄｂａｃｋ）の従来例２におけるサージ電圧も単調減少する。なお、本実施例において最大バス電圧Ｖ２は例えば半導体スイッチング素子の定格電圧の５０～８０％の範囲内の値である。

実施例１の利得Ｇ（ｓ）の調整方法は、バス電圧ＶＤＣがＶ１以上Ｖ２未満である領域Ｂと、バス電圧ＶＤＣが０以上Ｖ１未満である領域Ａと、で異なる。バス電圧Ｖ１は、サージ電圧の主電圧基準値に対する超過分が０となる電圧である。帰還電流がないと仮定した場合にサージ電圧が主電圧基準値を超過する領域Ｂにおいては、バス電圧ＶＤＣが減少するにつれてサージ電圧の超過分も減少するため、実施例１の利得Ｇ（ｓ）の設定値も単調に減少する。領域Ａにおいては、帰還電流制御部１２から出力する帰還電流が流されなくても、半導体スイッチング素子１０１のサージ電圧が主電圧基準値以下になる。つまり、この領域では、サージ電圧を抑制する必要が無いため、実施例１の利得Ｇ（ｓ）の設定値をゼロにするのが好ましい。すなわち、領域Ａは、実施例１の帰還電流制御部１２の帰還制御が無効化する不感帯である。なお、領域Ａと領域Ｂとの境界における境界電圧Ｖ１は、本実施例では例えば上記した定格電圧の３０～５０％の範囲内の値である。

上記のように利得Ｇ（ｓ）を調整することによって、図９（Ｃ）に示すように、ワースト条件、すなわちバス電圧ＶＤＣ値が最大バス電圧Ｖ２の場合、実施例１と従来例１のターンオフ時のスイッチング損失は同じであるが、バス電圧ＶＤＣ値が最大バス電圧Ｖ２未満の場合、実施例１におけるスイッチング損失は従来例１におけるスイッチング損失よりが小さい。すなわち、実施例１の帰還電流制御部１２における利得Ｇ（ｓ）を半導体スイッチング素子の動作条件に応じて調整することで、半導体スイッチング素子１０１のスイッチング損失を低減することができる。

図９においては、利得Ｇ（ｓ）をバス電圧に基づいて調整する方法について説明したが、主電圧に基づいて調整することも可能である。図１０（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、実施例１および従来例１の利得設定、半導体スイッチング素子１０１のサージ電圧、半導体スイッチング素子のスイッチング損失の主電流依存性の例を示す図である。図１０の各図において、実線が実施例１の波形で、破線が従来例１の波形である。また、図１０（Ｂ）の点線は帰還電流無しの従来例２の波形を示す。図１０と図９は類似のため、簡略に説明をする。

図１０（Ａ）に示すように、実施例１の利得Ｇ（ｓ）は、主電流Ｉｃの変化に応じて不感帯（所定電流Ｉ１以下の領域Ａ）と単調増加領域（所定電流Ｉ１～Ｉ２の領域Ｂ）二つの領域を有する。これにより、図１０（Ｂ）で示されるように、実施例１においては、主電流Ｉｃの変化に応じてサージ電圧の抑制量を変化できる。これにより、図１０（Ｃ）に示すように、図９（Ｃ）の場合と同様に、半導体スイッチング素子１０１の一般動作条件において、実施例１は従来例１よりスイッチング損失を減らすことができる。なお本実施例において、図１０における主電流の最大値Ｉ２は、例えば半導体スイッチング素子１０１の定格電流の１～２倍の範囲内の値である。また、領域Ａと領域Ｂとの境界における境界電流Ｉ１は、例えば上記した定格電流の２０～８０％の範囲内の値である。

なお、半導体スイッチング素子１０１がＩＧＢＴの場合、ＩＧＢＴのチップの設計によって、ターンオン時に、主電流Ｉｃの小さい領域においてターンオン速度が速くなり、対アーム（例えば下アームでターンオンした場合の上アーム）のリカバリサージ電圧が主電圧基準値を超えるケースがある。

図１１（Ａ）はこのような別例１の半導体スイッチング素子を帰還電流無し（Ｎｏ Ｆｅｅｄｂａｃｋ）で駆動した場合のリカバリサージ電圧の主電流依存性を示す。図１１（Ｂ）は別例１の半導体スイッチング素子を使用した実施例１において、利得Ｇ（ｓ）の主電流依存性を示す図である。リカバリサージ電圧の主電圧基準値に対する超過分が正の領域Ｃ、Ｂにおいては超過分の大きさに応じて利得Ｇ（ｓ）を調整する。リカバリサージ電圧が主電圧基準値を超過しない領域Ａにおいては利得Ｇ（ｓ）を０に設定する。

図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）はそれぞれ、実施例１および従来例１の利得設定、半導体スイッチング素子１０１のターンオフ時のサージ電圧、半導体スイッチング素子のスイッチング損失の接合温度依存性の例を示す図である。図１２の各図において、実線が実施例１の波形で、破線が従来例１の波形である。また、図１２（Ｂ）の点線は帰還電流無しの従来例２の波形を示す。

本例では、図１２（Ｂ）に示されるように、接合温度Ｔｊの上昇につれて、帰還電流無しの場合（点線）、半導体スイッチング素子１０１のターンオフサージ電圧が減少していく特性を示す。すなわち、接合温度Ｔｊが大きくなるほど、主電圧基準値を超えるサージ電圧の超過分も小さくなる。よって、図１２（Ａ）に示されるように、本実施形態の利得Ｇ（ｓ）は、接合温度Ｔｊの上昇に応じて単調に減少させることが好ましい。また、本実施例では、帰還電流がないと仮定した場合にすべての接合温度範囲においてサージ電圧が主電圧基準値を超過するため、Ｇ（ｓ）が不感帯を持たない。このように超過分に応じてＧ（ｓ）を設定することにより、図１２（Ｂ）の実線に示されるように、本実施形態のサージ電圧を一定値に保つことができ、図１２（Ｃ）に示されるようにスイッチング損失を従来例１より小さくすることができる。

図１３は別例２の半導体スイッチング素子のサージ電圧、及び実施例１の利得設定の温度依存性の例を示す図である。図１３（Ａ）で示されるように、ＩＧＢＴの特性や主回路寄生インダクタンス１０７によっては、接合温度Ｔｊが低温領域に入るにつれて、半導体スイッチング素子１０１のサージ電圧が急峻に増加するケースがある。このようなケースにおいては、図１３（Ｂ）に示されるように、低温領域での利得Ｇ（ｓ）を急峻に引き上げて、接合温度Ｔの上昇に対して下に凸になるように単調減少させることが好ましい。

図１４は別例３の半導体スイッチング素子のサージ電圧、実施例１の利得設定の温度依存性を示す図である。図１４（Ａ）に示されるように、半導体スイッチング素子がＳｉＣ ＭＯＳＦＥＴである場合、接合温度Ｔｊが大きくなるほど、ターンオン時の対アームのリカバリサージ電圧が大きくなることがある。すなわち、帰還電流がないと仮定した場合にサージ電圧が主電圧基準値を超える超過分も大きくなる。よって、ＳｉＣ ＭＯＳＦＥＴのターンオンスイッチングの場合、図１４（Ｂ）に示されるように、接合温度Ｔｊが大きくなるほど、利得Ｇ（ｓ）の設定値を単調に増加させることが好ましい。

［実施例１の変形例］
実施例１において、帰還電流制御部１２をターンオフ専用として使用することができる。しかし、この場合、ターンオン時において帰還電流制御部１２に電流の時間変化率ｄＩｃ／ｄｔによる不要な帰還電流Ｉｆｂが生成され、半導体スイッチング素子１０１の動作に影響を与える可能性がある。したがって、帰還電流制御部１２をターンオン時に無効化する機能を追加することが好ましい。実施例１の変形例はこの機能を追加した回路例である。ターンオフ専用の回路を例として説明するが、ターンオン専用の回路も同様である。

図１５は、実施例１の変形例に係るゲート駆動装置６００の基本回路構成図である。実施例１の変形例に係る帰還電流制御部１２は、図２で示された実施例１に係る帰還電流制御部１２に、マスク回路部２０を追加した構成である。以下、図２と異なる点について説明する。

マスク回路部２０は、可変利得増幅回路部１５と電圧制御電流源回路部１６の間に設置される。可変利得増幅回路部１５の出力端はマスク回路部２０の入力端に接続される。マスク回路部２０の出力端は電圧制御電流源回路部１６の入力端に接続される。さらに、マスク回路部２０の制御入力端はパルス発生部４００に接続され、パルス発生部４００からの指令信号Ｐを受信する。

マスク回路部２０は、例えば、電圧制御スイッチで構成される。指令信号Ｐが高電圧（オン）の場合、マスク回路部２０は、可変利得増幅回路部１５の出力端を基準電位へと接続し、可変利得増幅回路部１５からの帰還電圧Ｖｆｂをブロックする。指令信号Ｐが低電圧（オフ）の場合、マスク回路部２０は可変利得増幅回路部１５の出力端を電圧制御電流源回路部１６へと接続し、帰還電圧Ｖｆｂを電圧制御電流源回路部１６に出力する。これにより、ターンオン時に、帰還電流制御部１２を無効化し、ターンオフ時に、帰還電流制御部１２を有効化することができる。したがって、ターンオン時において帰還電流制御部１２に電流の時間変化率ｄＩｃ／ｄｔによる不要な帰還電流Ｉｆｂが生成され、半導体スイッチング素子１０１の動作に影響が生じることを抑制できる。

［実施例２］
図１６は実施例２に係るゲート駆動装置の基本回路構成図である。実施例２に係るゲート駆動装置６００は、図２で示された実施例１に係るゲート駆動装置６００の帰還電流制御部１２から、電気の変化率検知回路部として電流変化率検知回路部１３を電圧変化率検知回路部１７に入れ替え、遅延回路部２２を追加した構成である。以下、異なる点を中心に説明することとする。半導体スイッチング素子１０１のターンオフ時の動作について説明するが、ターンオン時の動作も同様である。

電圧変化率検知回路部１７は半導体スイッチング素子１０１のコレクタ端に接続する。電圧変化率検知回路部１７は、例えば、キャパシタと抵抗からなる微分回路と整流回路を有する。電圧変化率検知回路部１７の出力端は減算器１４と接続される。電圧変化率検知回路部１７は半導体スイッチング素子１０１の主電圧Ｖｃｅの時間変化率を検知し、整流して検知電圧Ｖｓ（ｔ）を生成する。時刻ｔのＶｓ（ｔ）は下記する式で表すことができる。
Ｖｓ（ｔ）＝ＲＣ×ｄｖ／ｄｔ（ｔ）・・・式８
ここで、ｄｖ／ｄｔ（ｔ）は半導体スイッチング素子の主電圧の時間変化率である。ＲＣは電圧変化率検知回路部１７における微分回路の時間定数である。

遅延回路部２２は、可変利得増幅回路部１５と電圧制御電流源回路部１６との間に設置される。遅延回路部２２は、可変利得増幅回路部１５から受信する帰還電圧Ｖｆｂに遅延ｄを加えて、電圧制御電流源回路部１６に出力する。なお、回路構成によって適切な遅延ｄを確保できる場合、遅延回路部２２を省略してもよい。この場合には、可変利得増幅回路部１５は直接に電圧制御電流源回路部１６と接続する。

実施例２の帰還電流制御部１２における帰還電流Ｉｆｂは下記する式で表せる。
Ｉｆｂ（ｔ＋ｄ）＝Ｇ（ｓ）×ｇ×（Ｖｓ（ｔ）－Ｖｒｅｆ） ・・・式９
ここで、Ｖｓ（ｔ）は時刻ｔにおける電圧変化率検知回路部１７の検知結果である。Ｉｆｂ（ｔ＋ｄ）は時刻ｔ＋ｄにおける帰還電流である。ｄは回路遅延である。Ｇ（ｓ）は可変利得増幅回路部１５の電圧利得であり、ｇは電圧制御電流源回路部１６の増幅率である。Ｖｒｅｆは参照電圧である。Ｖｒｅｆの値は、例えば、０である。利得Ｇ（ｓ）は利得制御信号ｓの値に応じて調整される。ｇは固定値である。なお、増幅率ｇを利得制御信号ｓに依存するｇ（ｓ）としてもよく、利得Ｇ（ｓ）を固定値Ｇとしてもよい。

実施例１と同様で、帰還電流Ｉｆｂは半導体スイッチング素子１０１のゲート電流の絶対値を低減することができる。これにより、半導体スイッチング素子１０１のスイッチングが減速され、サージ電圧が抑制される。また、実施例２の利得の調整方法は実施例１と同じである。半導体スイッチング素子１０１の動作条件に応じて利得Ｇ（ｓ）を変更することによって、帰還電流Ｉｆｂを柔軟に調整できる。これにより、半導体スイッチング素子１０１の動作条件に応じてサージ電圧を主電圧基準値以下に抑制しつつスイッチング損失を低減させることができる。

図１７は従来例３に係るゲート駆動装置６００の基本回路構成図である。従来例３は非特許文献１に記載されている構成を基に、本発明の実施例２と比較しやすいように一部変形した例である。従来例３に係るゲート駆動装置６００は、図１６で示された実施例２に係るゲート駆動装置６００から、利得制御回路部２１を取り除き、可変利得増幅回路部１５を固定利得増幅回路部１８に変更した構成である。以下、実施例２と異なる点について説明する。

従来例３の帰還電流制御部１２の帰還電流Ｉｆｂは下記する式で表せる。
Ｉｆｂ（ｔ＋ｄ）＝Ｇ×ｇ×（Ｖｓ（ｔ）－Ｖｒｅｆ） ・・・式１０
ここで、Ｖｓ（ｔ）は時刻ｔにおける電圧変化率検知回路部１７の検知結果である。Ｉｆｂ（ｔ＋ｄ）は時刻ｔ＋ｄにおける帰還電流である。ｄは回路遅延である。Ｇは固定利得増幅回路部１８の電圧利得であり、ｇは電圧制御電流源回路部１６の増幅率である。Ｖｒｅｆは参照電圧である（値は例えば、０とする）。従来例３においても、利得Ｇ及び増幅率ｇは、ゲート電流Ｉｇの絶対値を減少させるように設定される。これにより、半導体スイッチング素子１０１のスイッチングが減速され、サージ電圧が抑制される。しかしながら、従来例３においても、Ｇもｇも固定値のため、帰還電流Ｉｆｂを半導体スイッチング素子１０１の動作条件に応じて調整することができない。

図１８の各図は半導体スイッチング素子１０１の一般動作条件におけるターンオフ時の波形の一例を示す図である。図１８各図の実線は実施例２のゲート駆動装置６００の波形である。また、図１８各図の点線は、従来例３である図１７のゲート駆動装置６００の波形である。

図１８（Ａ）は、半導体スイッチング素子１０１のターンオフ中のゲート－エミッタ間電圧Ｖｇｅを示す。図１８（Ｂ）は、半導体スイッチング素子１０１のエミッタＥに流れる主電流Ｉｃを示す。図１８（Ｃ）は、半導体スイッチング素子１０１のコレクタＣとエミッタＥ間にかかる主電圧Ｖｃｅを示す。図１８（Ｄ）は、半導体スイッチング素子１０１の主電圧の時間変化率ｄＶｃｅ／ｄｔの検知結果であるＶｓを示す。図１８（Ｅ）は、帰還電流制御部１２が生成する帰還電流Ｉｆｂを示す。図１８（Ｆ）は、半導体スイッチング素子１０１のゲートＧに印加されるゲート電流Ｉｇを示す。図１８（Ｇ）は、半導体スイッチング素子１０１の発熱Ｐｗｒを示す。

図１８の各図を参照しながら、半導体スイッチング素子１０１の一般条件における実施例２の動作を具体的に説明する。図８に示した波形と同様の波形については説明を省略する。

図１８の基本的な動作は図８と同様であり、違いは時刻ｔ１～ｔ５の期間における帰還電流Ｉｆｂの生成過程である。時刻ｔ１～ｔ５の期間、図１８（Ｄ）で示すように、実施例２の帰還電流制御部１２は、Ｖｓを検知する。ここで、式９で示されたように、時間ｔの検知電圧Ｖｓ（ｔ）に応じて、時間ｄだけ遅延した帰還電流Ｉｆｂを生成する。帰還電流Ｉｆｂは図１８（Ｅ）で示される。帰還電流Ｉｆｂのピークとサージ電圧のピークと合わせるため、遅延時間ｄはサージ電圧ピーク時ｔ４とＶｓピーク時ｔ３の差分ｔ４－ｔ３とすることが好ましい。

従来例３の利得Ｇは固定値のため、動作条件に応じて調整されることはなく、ワースト条件の場合と同じ高い値のままである。そのため、図１８（Ｃ）の点線に示すように、サージ電圧が過剰に抑制され、主電圧基準値より必要以上に低下する。すなわち、スイッチング速度が過剰に遅くなる。これにより図１８（Ｇ）に示すように発熱Ｐｗｒが大きくなりターンオフ損失が増加する。

これに対して、実施例２の利得Ｇ（ｓ）は動作条件に応じて電気的に調整できるため、式８の利得Ｇ（ｓ）をワースト条件の場合よりも小さくすることができる。これにより、図１８（Ｅ）で示すように、実施例２の帰還電流Ｉｆｂ（実線）が従来例３の帰還電流Ｉｆｂ（点線）より小さくなり、図１８（Ｆ）で示すように、従来例３と比較して、本実施例のゲート電流絶対値の減少分も小さくなる。

これにより、本実施形態は従来例１よりスイッチング速度を速くすることができ、図１８（Ｇ）に示すように発熱Ｐｗｒを低減することができる。すなわちターンオフ損失を低減することができる。実施例２の利得Ｇ（ｓ）を動作条件に応じて適切に変更することで、サージ電圧が主電圧基準値を超えない範囲でスイッチング速度を調整することができる。

［実施例３］
図１９は実施例３に係るゲート駆動装置６００の基本回路構成図である。実施例３に係るゲート駆動装置６００は、図２で示された実施例１に係るゲート駆動装置６００の帰還電流制御部１２に対して、電圧変化率検知回路部１７、加算器１９および遅延回路部２２を追加した構成を有する。実施例３は実施例１と比べて、主に、検知結果Ｖ（ｓ）生成までの部分が異なる。以下、実施例１と異なる点について説明する。ここで、ターンオフ時の動作について説明するが、ターンオン時の動作も同様である。

電圧変化率検知回路部１７は、例えば、抵抗とキャパシタからなるＲＣ微分回路で構成される。電圧変化率検知回路部１７は、半導体スイッチング素子１０１のコレクタ端に接続され、主電圧Ｖｃｅの時間変化率を検知する。電圧変化率検知回路部１７の出力端は遅延回路部２２に接続される。遅延回路部２２の出力端は加算器１９に接続される。遅延回路部２２は、電圧変化率検知回路部１７から受信する検知信号に遅延ｄをつけて加算器１９に出力する。なお、回路構成で適切な遅延ｄを確保できる場合、遅延回路部２２を省略してもよい。電流変化率検知回路部１３は主電流Ｉｃの時間変化率を検知し、検知信号を加算器１９へ出力する。

加算器１９では、電圧の変化率検知信号と電流の変化率検知信号とを加算し、検知電圧Ｖｓ（ｔ）を生成する。Ｖｓ（ｔ）は下記する式で表すことができる。
Ｖｓ（ｔ）＝（ＲＣ×ｄｖ／ｄｔ（ｔ－ｄ）－Ｌｓ×ｄＩｃ／ｄｔ（ｔ））・・・式１１
ここで、ｄｖ／ｄｔ（ｔ－ｄ）は、時刻ｔ－ｄにおける半導体スイッチング素子１０１の主電圧時間変化率であり、ｄＩｃ／ｄｔ（ｔ）は、時刻ｔにおける半導体スイッチング素子１０１の主電流時間変化率である。ＲＣは電圧変化率検知回路部１７の微分回路の時間定数である。

実施例３の帰還電流制御部１２において、Ｖ（ｓ）生成以降の構成と動作について、実施例１と同様であるため、簡略に説明する。
実施例１と同様に、帰還電流Ｉｆｂは以下の式で表せる。
Ｉｆｂ（ｔ）＝Ｇ（ｓ）×ｇ×（Ｖｓ（ｔ）－Ｖｒｅｆ） ・・・式１２
ここで、Ｖｓ（ｔ）は時刻ｔにおける加算器１９から出力される検知電圧である。Ｇ（ｓ）は可変利得増幅回路部１５の電圧利得であり、ｇは電圧制御電流源回路部１６の増幅率である。Ｖｒｅｆは参照電圧である。Ｖｒｅｆの値は、例えば、０である。Ｇ（ｓ）はｓに応じて調整される。ｇは固定値である。なお、増幅率ｇを利得制御信号ｓの値に応じて調整できるｇ（ｓ）に変更してもよいし、利得Ｇ（ｓ）を固定値Ｇに変更してもよい。

実施例１と同様に、帰還電流Ｉｆｂは半導体スイッチング素子１０１のゲート電流Ｉｇの絶対値を低減することができる。これにより、半導体スイッチング素子１０１のスイッチングが減速され、サージ電圧が抑制される。また、実施例３の利得の調整方法は実施例１と同様である。そのため、半導体スイッチング素子１０１の動作条件に応じて利得Ｇ（ｓ）を調整することによって、帰還電流Ｉｆｂを柔軟に変更できる。これにより、実施例３においても、半導体スイッチング素子１０１の動作条件に応じてサージ電圧の抑制量を調整しつつスイッチング損失を低減させることができる。

なお、上記の実施例および変形例では、可変利得増幅回路部１５を他の回路部と独立に設置することを説明したが、減算器１４、電圧制御電流源回路部１６または電気変化率検知回路部１３（または１７）の内部に設置してもよい。ゲート駆動回路部１１は電流源駆動回路部であってもよい。実施例１の変形例におけるマスク回路部２０を同様に、実施例２または実施例３に追加してもよい。また、実施例２において、遅延回路部２２の位置を変更して、可変利得増幅回路部１５と減算器１４の中間に位置してもよいし、減算器１４と電気変化率検知回路部１７の中間に位置してもよい。そして、上記の実施例では、可変利得増幅回路部の利得Ｇ（ｓ）を連続的に変化させることとして説明したが、１または複数の閾値を用いて段階的、離散的に変化させてもよい。

以上で説明した本発明の実施例によれば、以下の作用効果を奏する。
（１）本発明の一実施例に係る半導体スイッチング素子の駆動装置は、半導体スイッチング素子を駆動するゲート駆動回路部と、ゲート駆動回路部が半導体スイッチング素子に印加する電気の変化率に所定の利得を乗じて算出した帰還電流を半導体スイッチング素子のゲートに印加する帰還電流制御部と、を備え、電気の変化率は半導体スイッチング素子に印加される電圧又は電流の少なくとも一方の時間変化率であり、帰還電流制御部は、利得を半導体スイッチング素子の動作条件に応じて変化させることによって半導体スイッチング素子のサージ電圧を調整する。

上記構成により、半導体スイッチング素子の動作条件に応じて帰還電流を生成し、サージ電圧を調整するため、サージ電圧が素子の耐圧を超えないように調整可能になる。さらには、動作条件を変更した場合でも利得を調整して帰還電流の値を調整することで、過剰にサージ電圧を抑制することなく、スイッチング損失の低減も抑制できる。

（２）帰還電流制御部は、電気の変化率を検知する電気変化率検知回路部と、動作条件に基づいて利得制御信号を生成する利得制御回路部と、利得制御信号に基づいて利得を算出し、電気の変化率に該利得を乗じる可変利得増幅回路部と、可変利得増幅回路部からの出力を帰還電流に変換する電圧制御電流源回路部と、を有する。これにより、（１）の作用効果を、種々の回路構成を用いて実現することが可能になる。

（３）可変利得増幅回路部は、半導体スイッチング素子の定格電圧から所定の設計マージンを差し引いた主電圧基準値をサージ電圧の最大値として設定し、動作条件が、サージ電圧が主電圧基準値を超える領域にある場合に、サージ電圧の増加に応じて利得を単調増加させる。これにより、サージ電圧が主電圧基準値を超えることによって素子が破壊されることを防止できるとともに、サージ電圧を過剰に抑制することも防止できる。

（４）可変利得増幅回路部は、動作条件が、サージ電圧が主電圧基準値以下となる領域にある場合に、利得をゼロにする。これにより、（３）と同様に、サージ電圧を過剰に抑制することを防止できる。

（５）可変利得増幅回路部は電圧制御増幅回路によって構成される。また、電圧制御増幅回路は電圧制御抵抗によって構成される。これにより、入力された電圧に応じた連続的な利得の算出が可能になる。

（６）動作条件は半導体スイッチング素子に印加されるバス電圧であり、バス電圧の最大値が半導体スイッチング素子の定格電圧の５０～８０％の範囲内の値である。また、動作条件は半導体スイッチング素子に印加される主電流であり、主電流の最大値が半導体スイッチング素子における定格電流の１～２倍の範囲内の値である。また、動作条件は半導体スイッチング素子の接合温度であり、接合温度の範囲が半導体スイッチング素子における定格接合温度の範囲である。このように、動作条件を、実験的に求められたこれらの値に設定することで、本発明による効果をより好適に実現できる。

（７）利得は、バス電圧が境界電圧以下で不感帯領域であり、バス電圧が境界電圧以上で単調増加領域であり、境界電圧は定格電圧の３０～５０％の範囲内の値である。また、利得は、主電流が境界電流以下で不感帯領域であり、主電流が境界電流以上で単調増加領域であり、境界電流は定格電流の２０～８０％の範囲内の値である。これにより、（６）の場合と同様に、利得の調整方法を実験的に求められたこれらの値とすることで、本発明による効果をより好適に実現できる。

（８）帰還電流制御部は、半導体スイッチング素子の接合温度の上昇に応じて、利得の絶対値を単調に減少させる。これにより、接合温度の上昇に応じて減少するサージ電圧に対応させて帰還電流の大きさを調整できるようになる。

（９）主電圧基準値は定格電圧の７０～９０％の範囲内の値である。これにより、許容されるサージ電圧の最大値を、素子の耐圧等と比較して適切に設定することが可能になる。

（１０）また、本発明の一実施例に係る電力変換装置は、上記した半導体スイッチング素子の駆動装置と、複数の半導体スイッチング素子と、を有する。これにより実現する電力変換装置は、上述した作用効果を好適に発揮することができる。

本発明は、技術的範囲は上記実施の形態に記載の範囲には限定されるものではなく、本発明の主要な特徴から逸脱することなく、様々な変形例が含まれる。そのため、前述の実施例は単なる例示に過ぎず、限定的に解釈してはならない。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能であって、すべて本発明の範囲内のものである。

１１・・・ゲート駆動回路部、１２・・・帰還電流制御部、１３・・・電気変化率検知回路部（電流変化率検知回路部）、１５・・・可変利得増幅回路部、１６・・・電圧制御電流源回路部、１７・・・電気変化率検知回路部（電圧変化率検知回路部）、２１・・・利得制御回路部、１０１・・・半導体スイッチング素子、６００・・・ゲート駆動装置（半導体スイッチング素子１０１の駆動装置）

Claims (12)

1. 半導体スイッチング素子を駆動するゲート駆動回路部と、
   前記ゲート駆動回路部が前記半導体スイッチング素子に印加する電気の変化率に所定の利得を乗じて算出した帰還電流を前記半導体スイッチング素子のゲートに印加する帰還電流制御部と、を備え、
   前記電気の変化率は前記半導体スイッチング素子に印加される電圧又は電流の少なくとも一方の時間変化率であり、
   前記帰還電流制御部は、前記利得を前記半導体スイッチング素子の動作条件に応じて変化させることによって前記半導体スイッチング素子のサージ電圧を調整し、
   前記帰還電流制御部は、
   前記電気の変化率を検知する電気変化率検知回路部と、
   前記動作条件に基づいて利得制御信号を生成する利得制御回路部と、
   前記利得制御信号に基づいて前記利得を算出し、前記電気の変化率を減算せずに該利得を乗じる可変利得増幅回路部と、
   前記可変利得増幅回路部からの出力を前記帰還電流に変換する電圧制御電流源回路部と、を有し、
   前記可変利得増幅回路部は、前記半導体スイッチング素子の定格電圧から所定の設計マージンを差し引いた主電圧基準値を前記サージ電圧の最大値として設定し、
   前記可変利得増幅回路部は、前記動作条件が、前記サージ電圧が前記主電圧基準値以下となる領域にある場合に、前記利得をゼロにする、
   ことを特徴とする半導体スイッチング素子の駆動装置。
2. 請求項１に記載の半導体スイッチング素子の駆動装置であって、
   前記可変利得増幅回路部は、前記動作条件が、前記サージ電圧が前記主電圧基準値を超える領域にある場合に、前記サージ電圧の増加に応じて前記利得を単調増加させる、
   ことを特徴とする半導体スイッチング素子の駆動装置。
3. 請求項１に記載の半導体スイッチング素子の駆動装置であって、
   前記可変利得増幅回路部は電圧制御増幅回路によって構成される、
   ことを特徴とする半導体スイッチング素子の駆動装置。
4. 請求項３に記載の半導体スイッチング素子の駆動装置であって、
   前記電圧制御増幅回路は電圧制御抵抗によって構成される、
   ことを特徴とする半導体スイッチング素子の駆動装置。
5. 請求項１に記載の半導体スイッチング素子の駆動装置であって、
   前記動作条件は前記半導体スイッチング素子に印加されるバス電圧であり、前記バス電圧の最大値が前記半導体スイッチング素子の定格電圧の５０～８０％の範囲内の値である、
   ことを特徴とする半導体スイッチング素子の駆動装置。
6. 請求項１に記載の半導体スイッチング素子の駆動装置であって、
   前記動作条件は前記半導体スイッチング素子に印加される主電流であり、前記主電流の最大値が前記半導体スイッチング素子における定格電流の１～２倍の範囲内の値である、
   ことを特徴とする半導体スイッチング素子の駆動装置。
7. 請求項１に記載の半導体スイッチング素子の駆動装置であって、
   前記動作条件は前記半導体スイッチング素子の接合温度であり、前記接合温度の範囲が前記半導体スイッチング素子における定格接合温度の範囲である、
   ことを特徴とする半導体スイッチング素子の駆動装置。
8. 請求項５に記載の半導体スイッチング素子の駆動装置であって、
   前記利得は、前記バス電圧が境界電圧以下で不感帯領域であり、前記バス電圧が前記境界電圧以上で単調増加領域であり、前記境界電圧は前記定格電圧の３０～５０％の範囲内の値である、
   ことを特徴とする半導体スイッチング素子の駆動装置。
9. 請求項６に記載の半導体スイッチング素子の駆動装置であって、
   前記利得は、前記主電流が境界電流以下で不感帯領域であり、前記主電流が前記境界電流以上で単調増加領域であり、前記境界電流は前記定格電流の２０～８０％の範囲内の値である、
   ことを特徴とする半導体スイッチング素子の駆動装置。
10. 請求項７に記載の半導体スイッチング素子の駆動装置であって、
    前記帰還電流制御部は、前記半導体スイッチング素子の接合温度の上昇に応じて、前記利得の絶対値を単調に減少させる、
    ことを特徴とする半導体スイッチング素子の駆動装置。
11. 請求項１に記載の半導体スイッチング素子の駆動装置であって、
    前記主電圧基準値は定格電圧の７０～９０％の範囲内の値である、
    ことを特徴とする半導体スイッチング素子の駆動装置。
12. 請求項１に記載の半導体スイッチング素子の駆動装置と、複数の前記半導体スイッチング素子と、を有する
    ことを特徴とする電力変換装置。