JPH01100791A - 差動増幅ラッチ回路 - Google Patents
差動増幅ラッチ回路Info
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- JPH01100791A JPH01100791A JP62259020A JP25902087A JPH01100791A JP H01100791 A JPH01100791 A JP H01100791A JP 62259020 A JP62259020 A JP 62259020A JP 25902087 A JP25902087 A JP 25902087A JP H01100791 A JPH01100791 A JP H01100791A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動増幅ラッチ回路に関し、特に化合物半導体
で製造される半導体記憶装置に用いられる差動増幅ラッ
チ回路に関する。
で製造される半導体記憶装置に用いられる差動増幅ラッ
チ回路に関する。
従来、この種の差動増幅ラッチ回路は第５図に示すよう
に差動回路５０とレベルシフト回路６０を結合して構成
されている。差動回路５０は、抵抗Ｒ２０１，Ｒ２０２
，Ｒ２Ｏ３と駆動用電界効果トランジスタ（以下駆動Ｆ
ＥＴと略す）Ｑ２０１． Ｑ２０２により構成されてい
る。抵抗は例えば半導体基板への不純物添加による導体
層である。駆動ＦＥＴＱ２０１．Ｑ２０２はドレイン電
極がそれぞれ抵抗Ｒ２０１，Ｒ２０２を介ｔ、テ電源Ｖ
ｎｎＫｍ続すｆｔ、ゲート電極がたがいに相補である入
力信号端子ＩＮ、ＩＮにそれぞれ接続され、ソース電極
がたがいに共通接続され抵抗Ｒ２０３を介して接地端子
ＧＮＤＫ接続される。
に差動回路５０とレベルシフト回路６０を結合して構成
されている。差動回路５０は、抵抗Ｒ２０１，Ｒ２０２
，Ｒ２Ｏ３と駆動用電界効果トランジスタ（以下駆動Ｆ
ＥＴと略す）Ｑ２０１． Ｑ２０２により構成されてい
る。抵抗は例えば半導体基板への不純物添加による導体
層である。駆動ＦＥＴＱ２０１．Ｑ２０２はドレイン電
極がそれぞれ抵抗Ｒ２０１，Ｒ２０２を介ｔ、テ電源Ｖ
ｎｎＫｍ続すｆｔ、ゲート電極がたがいに相補である入
力信号端子ＩＮ、ＩＮにそれぞれ接続され、ソース電極
がたがいに共通接続され抵抗Ｒ２０３を介して接地端子
ＧＮＤＫ接続される。
レベルシフト回路６０は第１のレベルシフト回路と第２
のレベルシフト回路とで構成されておシ、第１のレベル
シフト回路は、駆動ＦＥＴＱ２０３とレベルシフトダイ
オードＤ２０１と、定電流源電界効果トランジスタ（以
下定電流源ＦＥＴと略す）Ｑ２０４によシ構成され、第
２のレベルシフト回路も同様に駆動ＦＥＴＱ２０５．
レベルシフトダイオードＤ２０２および定電流源Ｑ２
０６で構成されている。駆動ＦＥＴＱ２０３は、ドレイ
ン電極が電源ｖ′ＤＤに接続され、ゲート電極が差動回
路出力端子２０１に接続され、ソース電極がレベルシフ
トダイオードＤ２０１のアノード電極に接続され、定電
流源ＦＥＴＱ２０４は、ドレイン電極が差動増幅回路の
入力信号ＩＮと同相の出力端子ＯＵＴであるレベルシフ
トダイオードＤ２０１のカソード電極に接続され、ゲー
ト電極とソース電極が接地端子ＧＮＤに接続される。駆
動ＦＥＴＱ２０５はドレイン電極か電源ＶＤＤに接続さ
れ、ゲート電極が差動回路出力端子２０２ＩＣ接続され
、ソース電極がレベルシフトダイオードＤ２０２のアノ
ード電極に接続され、定電流源ＦＥＴＱ２０６はドレイ
ン電極が差動増幅回路の入力信号ＩＮと逆相の出力端子
ＯＵＴであるレベルシフトダイオードＤ２０２のカソー
ド電極に接続され、ゲート電極とソース電極が接地端子
ＧＮＤＫ接続されている。これら第１゜第２のレベルシ
フト回路によって、差動増幅回路出力レベルと次段に設
ける回路の論理しきい値レベル間の整合をとる。
のレベルシフト回路とで構成されておシ、第１のレベル
シフト回路は、駆動ＦＥＴＱ２０３とレベルシフトダイ
オードＤ２０１と、定電流源電界効果トランジスタ（以
下定電流源ＦＥＴと略す）Ｑ２０４によシ構成され、第
２のレベルシフト回路も同様に駆動ＦＥＴＱ２０５．
レベルシフトダイオードＤ２０２および定電流源Ｑ２
０６で構成されている。駆動ＦＥＴＱ２０３は、ドレイ
ン電極が電源ｖ′ＤＤに接続され、ゲート電極が差動回
路出力端子２０１に接続され、ソース電極がレベルシフ
トダイオードＤ２０１のアノード電極に接続され、定電
流源ＦＥＴＱ２０４は、ドレイン電極が差動増幅回路の
入力信号ＩＮと同相の出力端子ＯＵＴであるレベルシフ
トダイオードＤ２０１のカソード電極に接続され、ゲー
ト電極とソース電極が接地端子ＧＮＤに接続される。駆
動ＦＥＴＱ２０５はドレイン電極か電源ＶＤＤに接続さ
れ、ゲート電極が差動回路出力端子２０２ＩＣ接続され
、ソース電極がレベルシフトダイオードＤ２０２のアノ
ード電極に接続され、定電流源ＦＥＴＱ２０６はドレイ
ン電極が差動増幅回路の入力信号ＩＮと逆相の出力端子
ＯＵＴであるレベルシフトダイオードＤ２０２のカソー
ド電極に接続され、ゲート電極とソース電極が接地端子
ＧＮＤＫ接続されている。これら第１゜第２のレベルシ
フト回路によって、差動増幅回路出力レベルと次段に設
ける回路の論理しきい値レベル間の整合をとる。
次に１第６図の動作波形図を参照しながら、第５図の差
動増幅回路の動作説明をする。入力信号ＩＮのレベルが
ＨｉｇｈからＬｏｗになると、差動回路出力端子２０１
のレベルがＨｉｇｈからＬｏｗになシ、差動増幅回路の
入力信号ＩＮと同相の出力端子ＯＵ ＴのレベルがＨｉ
ｇｈからＬｏｗに変化する。同時に、差動回路出力端子
２０２のレベルがＬｏｗからＨｉ ｇｈになり、差動増
幅回路の入力信号ＩＮと逆相の出力端子ＯＵＴのレベル
がＴＪＯＷからＨｉｇｈに変化し、インバータ増幅動作
を行う。
動増幅回路の動作説明をする。入力信号ＩＮのレベルが
ＨｉｇｈからＬｏｗになると、差動回路出力端子２０１
のレベルがＨｉｇｈからＬｏｗになシ、差動増幅回路の
入力信号ＩＮと同相の出力端子ＯＵ ＴのレベルがＨｉ
ｇｈからＬｏｗに変化する。同時に、差動回路出力端子
２０２のレベルがＬｏｗからＨｉ ｇｈになり、差動増
幅回路の入力信号ＩＮと逆相の出力端子ＯＵＴのレベル
がＴＪＯＷからＨｉｇｈに変化し、インバータ増幅動作
を行う。
従来のスタテノック・ランダム拳アクセスメモリ（以下
ＳＲ，ＡＭと略す）＃−を第７図に示すように、差動増
幅回路（第５図）が用いられておりアドレス入力信号人
ｘ、ＡｙＫよらてひとつのメモリセルが選ばれ、読み出
し時においてこの差動増幅回路を介してデータを出力す
るように構成されている。
ＳＲ，ＡＭと略す）＃−を第７図に示すように、差動増
幅回路（第５図）が用いられておりアドレス入力信号人
ｘ、ＡｙＫよらてひとつのメモリセルが選ばれ、読み出
し時においてこの差動増幅回路を介してデータを出力す
るように構成されている。
ｒ発明が解決しようとする問題点〕
上述した従来の差動増幅回路は高速で動作する化合物半
導体記憶装置（以下化合物半導体メモリと称す）のデー
タＯＵＴ検出部に使用した場合、化合物半導体メモリの
アドレスアクセスタイム（以下ＴＡＡと略す）が非常に
短かいため、他の外部素子によって構成されるデータラ
ッチ回路のタイミング整合がとシにくいという欠点があ
る。
導体記憶装置（以下化合物半導体メモリと称す）のデー
タＯＵＴ検出部に使用した場合、化合物半導体メモリの
アドレスアクセスタイム（以下ＴＡＡと略す）が非常に
短かいため、他の外部素子によって構成されるデータラ
ッチ回路のタイミング整合がとシにくいという欠点があ
る。
本発明の差動増幅ラッチ回路は（イ）第１の電源に接続
される第１および第２の抵抗と、該第１および第２の抵
抗にそれぞれ接続されるドレイン電極、第１の入力信号
端子と該第１の入力信号と相補の第２の入力信号端子に
それぞれ接続されるゲート電極およびたがいに共通接続
したソース電極を有する第１．第２の電界効果トランジ
スタと、前記第１．第２の抵抗にそれぞれ接続されるド
レイン電極、前記第１の入力信号と同相の出力端子およ
び前記Ｖ、Ｘの入力信号と逆相の出力信号端子にそれぞ
れ接続されるゲート電極、たがいに共通接続したソース
電極を有する第３．第４の電界効果トランジスタと、前
記第１．第２の電界効果トランジスタのソース電極に接
続されるドレイン゛電極、制御信号端子に接続されるゲ
ート電極およびソース電極を有する第５の電界効果トラ
ンジスタと、前記氾３．第４の電界効果トランジスタの
ソース電極に接続されるドレイン電極、前記制御信号と
相補の制御信号端子に接続されるゲート電極および前記
第５の電界効果トランジスタのソース電極とたがいに共
通接続されるソース電極を有する第６の電界効果トラン
ジスタと、さらに前記第５゜第６の電界効果トランジス
タのソース電極に接続され、かつ第２の電源釦接続され
る第３の抵抗とを有する差動ラッチ回路と、 １口）該差動ラッチ回路の第１．第３の電界効果トラン
ジスタのドレイン電極および第２．第４の電界効果トラ
ンジスタのドレイン電極の出方信号力それぞれ入力する
ように接続され、前記差動ラッチ回路の第３．第４の電
界効果トランジスタのゲート電極に出力信号がフィード
バックするように接続されるレベルシフト回路とを有し
ている。
される第１および第２の抵抗と、該第１および第２の抵
抗にそれぞれ接続されるドレイン電極、第１の入力信号
端子と該第１の入力信号と相補の第２の入力信号端子に
それぞれ接続されるゲート電極およびたがいに共通接続
したソース電極を有する第１．第２の電界効果トランジ
スタと、前記第１．第２の抵抗にそれぞれ接続されるド
レイン電極、前記第１の入力信号と同相の出力端子およ
び前記Ｖ、Ｘの入力信号と逆相の出力信号端子にそれぞ
れ接続されるゲート電極、たがいに共通接続したソース
電極を有する第３．第４の電界効果トランジスタと、前
記第１．第２の電界効果トランジスタのソース電極に接
続されるドレイン゛電極、制御信号端子に接続されるゲ
ート電極およびソース電極を有する第５の電界効果トラ
ンジスタと、前記氾３．第４の電界効果トランジスタの
ソース電極に接続されるドレイン電極、前記制御信号と
相補の制御信号端子に接続されるゲート電極および前記
第５の電界効果トランジスタのソース電極とたがいに共
通接続されるソース電極を有する第６の電界効果トラン
ジスタと、さらに前記第５゜第６の電界効果トランジス
タのソース電極に接続され、かつ第２の電源釦接続され
る第３の抵抗とを有する差動ラッチ回路と、 １口）該差動ラッチ回路の第１．第３の電界効果トラン
ジスタのドレイン電極および第２．第４の電界効果トラ
ンジスタのドレイン電極の出方信号力それぞれ入力する
ように接続され、前記差動ラッチ回路の第３．第４の電
界効果トランジスタのゲート電極に出力信号がフィード
バックするように接続されるレベルシフト回路とを有し
ている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の第１の実施例を示す。第１図におい
て１本発明の差動ラッチ回路は、差動ラッｆ回路１０
（！−レベルシフトを行なうレベルシフト回路２０とに
より構成され、化合物半導体メモリのデータ検出部に用
いられている。差動ラッチ回路１０は第１の電源ＶＤＤ
にそれぞれ接続される第１．第２の抵抗ＲＩＯＩ、Ｒ１
０２と、この抵抗ＦＬｉｏ１．Ｒ１０２接続され、出力
端子１０２となるトレイン電極、第１の入力信号端子Ｉ
Ｎに接続されるゲート電極と第１の入力信号と相補の第
２の入力信号端子ＩＮとくそれぞれ接続されるゲート電
極およびたがいに共通接続したソース電極とを有する第
１．第２の電界効果トランジスタ（以下ＦＥＴと略す”
）ＱＩＯＩ、Ｑ１０２と、第１．第２の抵抗ＲＩＯＩ、
Ｒ１０２を介して第１の電源にそれぞれ接続され、出力
端子１０１となるドレイン電極、第１の入力信号と同相
の出力信号ＯＵＴと前記第１の入力信号と逆相の出力端
子ＯＵＴにそれぞれ接続されるゲート電極、およびたが
いに共通接続されるソース電極を有する第３．第４のＦ
ＥＴＱ１０３． Ｑ１０４と、Ｍｌ、第２のＦＥＴＱＩ
ＯＩ。
て１本発明の差動ラッチ回路は、差動ラッｆ回路１０
（！−レベルシフトを行なうレベルシフト回路２０とに
より構成され、化合物半導体メモリのデータ検出部に用
いられている。差動ラッチ回路１０は第１の電源ＶＤＤ
にそれぞれ接続される第１．第２の抵抗ＲＩＯＩ、Ｒ１
０２と、この抵抗ＦＬｉｏ１．Ｒ１０２接続され、出力
端子１０２となるトレイン電極、第１の入力信号端子Ｉ
Ｎに接続されるゲート電極と第１の入力信号と相補の第
２の入力信号端子ＩＮとくそれぞれ接続されるゲート電
極およびたがいに共通接続したソース電極とを有する第
１．第２の電界効果トランジスタ（以下ＦＥＴと略す”
）ＱＩＯＩ、Ｑ１０２と、第１．第２の抵抗ＲＩＯＩ、
Ｒ１０２を介して第１の電源にそれぞれ接続され、出力
端子１０１となるドレイン電極、第１の入力信号と同相
の出力信号ＯＵＴと前記第１の入力信号と逆相の出力端
子ＯＵＴにそれぞれ接続されるゲート電極、およびたが
いに共通接続されるソース電極を有する第３．第４のＦ
ＥＴＱ１０３． Ｑ１０４と、Ｍｌ、第２のＦＥＴＱＩ
ＯＩ。
Ｑ１０２のソース電極に接続されるドレイン電極、制御
信号端子ＣＬＫに接続されるゲート電極および第３の抵
抗Ｒ１０３を介して第２の電源ＧＮＯに接続されるソー
ス電極を有する第５のＦＥＴ Ｑ１０３と、第３．第４
のＦＥＴＱ１０３．Ｑ１０４の：／−ｘ電極に接続され
るドレイン電極、制御信号と相補の制御信号端子ＣＬＫ
Ｋ接続されるゲート電極および第５のＦＥＴＱ１０５の
ソース電極とたがいに共通接続され、さらに第３の抵抗
Ｒ１０３を介して第２の電源に接続されるソース電極を
有する第６のＦＥＴＱ１０６とを有している。
信号端子ＣＬＫに接続されるゲート電極および第３の抵
抗Ｒ１０３を介して第２の電源ＧＮＯに接続されるソー
ス電極を有する第５のＦＥＴ Ｑ１０３と、第３．第４
のＦＥＴＱ１０３．Ｑ１０４の：／−ｘ電極に接続され
るドレイン電極、制御信号と相補の制御信号端子ＣＬＫ
Ｋ接続されるゲート電極および第５のＦＥＴＱ１０５の
ソース電極とたがいに共通接続され、さらに第３の抵抗
Ｒ１０３を介して第２の電源に接続されるソース電極を
有する第６のＦＥＴＱ１０６とを有している。
Ｍｌ、第２のＦＥＴＱ１０３．Ｑ１０２は駆動用ＦＥＴ
−ｔ’アＪ、第３．第４ノＦＥＴＱ１０３．Ｑ１０４は
ラッチ用駆動用ＦＥＴであ夛、第５．第６のＦＥＴＱ１
０５．Ｑ１０６は選択用ＦＥＴである。抵抗ＲＩＯＩ、
Ｒ１０２，Ｒ１０２は例えば半導体基板への不純物添加
による導体層である。
−ｔ’アＪ、第３．第４ノＦＥＴＱ１０３．Ｑ１０４は
ラッチ用駆動用ＦＥＴであ夛、第５．第６のＦＥＴＱ１
０５．Ｑ１０６は選択用ＦＥＴである。抵抗ＲＩＯＩ、
Ｒ１０２，Ｒ１０２は例えば半導体基板への不純物添加
による導体層である。
レベルシフト回路２０は第１の電源ＶＤＤに接続された
ドレイン電極、第２．第４の電界効果トランジスタＱ１
０２．Ｑ１０４のドレイン電極に接続されるゲート電極
および第１のダイオードＤＩ ０１゜Ｄ１０２のアノー
ド電極に接続されるソース電極を有する第７の電界効果
トランジスタＱ１０７と、出力信号端子ＯＵＴである第
１のダイオードのカソード電極に接続されるドレイン電
極および第２の電源ＧＮＤに接続されるゲート電極を有
する＊８の電界効果トランジスタＱ１０８と、第１の電
源ＶＤＤ Ｉｃ接続されるドレイン電極、第１．第３の
電界効果トランジスタＱＩＯＩ、Ｑ１０３のドレイン電
極に接続されるゲー）［極および第２のダイオードＤ１
０２のアノード電極に接続されるソース電極を有する第
９の電界効果トランジスタＱ１０９と、第１の入力信号
と逆相の出力信号ＯＵＴである第２のダイオードＤ１０
２のカソード電極に接続されるドレイン電極、第２の電
源に接続されるゲート電極とソース電極を有する第１０
の電界効果トランジスタＱ１１０とを有している。
ドレイン電極、第２．第４の電界効果トランジスタＱ１
０２．Ｑ１０４のドレイン電極に接続されるゲート電極
および第１のダイオードＤＩ ０１゜Ｄ１０２のアノー
ド電極に接続されるソース電極を有する第７の電界効果
トランジスタＱ１０７と、出力信号端子ＯＵＴである第
１のダイオードのカソード電極に接続されるドレイン電
極および第２の電源ＧＮＤに接続されるゲート電極を有
する＊８の電界効果トランジスタＱ１０８と、第１の電
源ＶＤＤ Ｉｃ接続されるドレイン電極、第１．第３の
電界効果トランジスタＱＩＯＩ、Ｑ１０３のドレイン電
極に接続されるゲー）［極および第２のダイオードＤ１
０２のアノード電極に接続されるソース電極を有する第
９の電界効果トランジスタＱ１０９と、第１の入力信号
と逆相の出力信号ＯＵＴである第２のダイオードＤ１０
２のカソード電極に接続されるドレイン電極、第２の電
源に接続されるゲート電極とソース電極を有する第１０
の電界効果トランジスタＱ１１０とを有している。
次に、第３図に示す動作波形図を参照しながら本実施例
の動作を説明する。制御信号端子ＣＬＫのレベルがＨｉ
ｇｈ、制御信号と逆相の信号端子ＣＬＫルベルカＬａＷ
の時、ＦＥＴＱ１０５がＯＮ状態。
の動作を説明する。制御信号端子ＣＬＫのレベルがＨｉ
ｇｈ、制御信号と逆相の信号端子ＣＬＫルベルカＬａＷ
の時、ＦＥＴＱ１０５がＯＮ状態。
ＦＥＴＱ１０６がＯＦＦ状態にあり、入力信号ＩＮのレ
ベルがＨｉｇｈからＬｏｗになると、差動ラッチ回路１
０の出力端子１０１のレベルがＨｉｇｈからＬｏｗにな
り、差動増幅ラッチ回路の入力信号ＩＮと同相の出力端
子ＯＵＴのレベルがＨｉｇｈからＬｏｗ欧化し、同時に
、差動ラッチ回路１０の出力端子１０２０レベルがＬｏ
ｗからＨｉｇｈになシ、差動増幅ラッチ回路の入力信号
ＩＮと逆相の出力端子ＯＵＴのレベルがＬｏｗからＨｉ
ｇｈに変化し、通常のインバータ増幅動作を行なう。次
に１制御信号端子ＣＬＫのレベルがＬｏｗ 、制御信号
と逆相の信号端子ＣＬＫのレベルがＨｉｇｈになると、
ＦＥＴＱ１０５がＯＦＦ状態、ＦＥＴＱ１０６がＯＮ状
態になシ、差動増幅ラッチ回路の入力信号ＩＮと同相の
出力端子ＯＵＴ′のＬｏｗレベルがＦＥＴＱ１０３を０
ＦＦＬ、、また、差動増幅ラッチ回路の入力信号ＩＮと
逆相の出力端子ＯＵ、ＴのＨｉｇｈレベルがＦＥＴＱ１
０４をＯＮする。
ベルがＨｉｇｈからＬｏｗになると、差動ラッチ回路１
０の出力端子１０１のレベルがＨｉｇｈからＬｏｗにな
り、差動増幅ラッチ回路の入力信号ＩＮと同相の出力端
子ＯＵＴのレベルがＨｉｇｈからＬｏｗ欧化し、同時に
、差動ラッチ回路１０の出力端子１０２０レベルがＬｏ
ｗからＨｉｇｈになシ、差動増幅ラッチ回路の入力信号
ＩＮと逆相の出力端子ＯＵＴのレベルがＬｏｗからＨｉ
ｇｈに変化し、通常のインバータ増幅動作を行なう。次
に１制御信号端子ＣＬＫのレベルがＬｏｗ 、制御信号
と逆相の信号端子ＣＬＫのレベルがＨｉｇｈになると、
ＦＥＴＱ１０５がＯＦＦ状態、ＦＥＴＱ１０６がＯＮ状
態になシ、差動増幅ラッチ回路の入力信号ＩＮと同相の
出力端子ＯＵＴ′のＬｏｗレベルがＦＥＴＱ１０３を０
ＦＦＬ、、また、差動増幅ラッチ回路の入力信号ＩＮと
逆相の出力端子ＯＵ、ＴのＨｉｇｈレベルがＦＥＴＱ１
０４をＯＮする。
つまり、出力信号を入力へフィードバックすることによ
シ、この時点のデータは保持される。その後、たがいに
相補である制御信号端子ＣＬＫ、 ＣＬＫのレベルが変
化しない限シ、差動増幅ラッチ回路の出力端子ＯＵＴ、
ＯＵＴのレベルは変化しないことにカシ、データはラッ
チされる。
シ、この時点のデータは保持される。その後、たがいに
相補である制御信号端子ＣＬＫ、 ＣＬＫのレベルが変
化しない限シ、差動増幅ラッチ回路の出力端子ＯＵＴ、
ＯＵＴのレベルは変化しないことにカシ、データはラッ
チされる。
第３図は本発明の第１の実施例である差動増幅ラッチ回
路を使用した構成を示す。第３図において、たがいに相
補である制御信号端子ＣＬＫ、ＣＬＫのレベルがそれぞ
れＨｉｇｈ、 Ｌｏｗであるととによって、差動増幅ラ
ッチ回路は動作し、たがいに相補である制御信号端子Ｃ
ＬＫ、ＣＬＫのレベルがそれぞれＬｏｗ、 Ｈｉ ｇｈ
であることによって、差動増幅ラッチ回路は現データの
保持を行なう。
路を使用した構成を示す。第３図において、たがいに相
補である制御信号端子ＣＬＫ、ＣＬＫのレベルがそれぞ
れＨｉｇｈ、 Ｌｏｗであるととによって、差動増幅ラ
ッチ回路は動作し、たがいに相補である制御信号端子Ｃ
ＬＫ、ＣＬＫのレベルがそれぞれＬｏｗ、 Ｈｉ ｇｈ
であることによって、差動増幅ラッチ回路は現データの
保持を行なう。
啼慣帥Ｉシｔヤ
第４図は、本発明の第２の実施例を示す。第４図におい
【、第２の実施例はレベルシフト回路は第１の実施例又
は第５図の従来の回路と同一回路であシ、更に駆動ＦＥ
ＴＱ７０１．Ｑ７０２と、ラッチ用駆動ＦＥＴＱ７０３
．Ｑ７０４と、選択用ＰＥＴＱ７０５．Ｑ７０６は第１
の実施例と同一である。この第２の実施例では、第１の
実施例における抵抗Ｒ１ｏｔ、 Ｒ＋１０２．Ｒ１０３
を能動負荷Ｑ７１１． Ｑ７１２゜Ｑ７１３に置き換え
た場合で、能動負荷Ｑ７１１゜Ｑ７１２．Ｑ７１３は、
その非飽和動作領域で使用し抵抗と等価となる。このよ
うに第２の実施例においては、その動作が第１の実施例
と同等であるが、他の回路構成素子と同一の工程で製造
することが可能であるので製造ばらつきによる歩留シの
低下をおさえることができる利点がある。
【、第２の実施例はレベルシフト回路は第１の実施例又
は第５図の従来の回路と同一回路であシ、更に駆動ＦＥ
ＴＱ７０１．Ｑ７０２と、ラッチ用駆動ＦＥＴＱ７０３
．Ｑ７０４と、選択用ＰＥＴＱ７０５．Ｑ７０６は第１
の実施例と同一である。この第２の実施例では、第１の
実施例における抵抗Ｒ１ｏｔ、 Ｒ＋１０２．Ｒ１０３
を能動負荷Ｑ７１１． Ｑ７１２゜Ｑ７１３に置き換え
た場合で、能動負荷Ｑ７１１゜Ｑ７１２．Ｑ７１３は、
その非飽和動作領域で使用し抵抗と等価となる。このよ
うに第２の実施例においては、その動作が第１の実施例
と同等であるが、他の回路構成素子と同一の工程で製造
することが可能であるので製造ばらつきによる歩留シの
低下をおさえることができる利点がある。
以上説明した様に、本発明は差動増幅ラッチ回路の出力
を差動増幅ラッチ回路の入力にフィードバックすること
Ｋよって出力データをラッチすることができ、また、制
御信号によって通常の差動増幅回路としても使用できる
。また、本発明は化合物半導体メモリを使用してシステ
ムを構築する場合、他の外部素子によってデータラッチ
回路を構成する必要がなくなシ、さらに、化合物半導体
メモリの出力データは、たがいに相補である制御信号Ｃ
ＬＫ、ＣＬＫに同期するので、前リードサイクルのデー
タを読み出すならば、見かけのＴＡＡは従来の化合物半
導体メモリのＴＡＡの約１／２にすることができる効果
がある。
を差動増幅ラッチ回路の入力にフィードバックすること
Ｋよって出力データをラッチすることができ、また、制
御信号によって通常の差動増幅回路としても使用できる
。また、本発明は化合物半導体メモリを使用してシステ
ムを構築する場合、他の外部素子によってデータラッチ
回路を構成する必要がなくなシ、さらに、化合物半導体
メモリの出力データは、たがいに相補である制御信号Ｃ
ＬＫ、ＣＬＫに同期するので、前リードサイクルのデー
タを読み出すならば、見かけのＴＡＡは従来の化合物半
導体メモリのＴＡＡの約１／２にすることができる効果
がある。
第１図は本発明の第１の実施例である差動増幅ラッチ回
路を示す図、第２図は本発明の第１．第２の実施例であ
る差動増幅ラッチ回路の動作波形を示す図、第３図は本
実施例の差動増幅ラッチ回路を使用したＳＲＡＭの構成
を示す図、第４図は本発明の第２の実施例である差動増
幅ラッチ回路を示す回路図、第５図は従来の差動増幅回
路を示す回路図、第６図は従来の差動増幅回路の動作波
形を示す図、第７図は従来の差動増幅回路を使用したＳ
ＲＡＭの構成を示す図である。 １０・・・・・・差動ラッチ回路、２０・・・・・・レ
ベルシフト回路、ＩＮ、ＩＮ・・・・・・相補入力信号
端子、ＯＵＴ。 ＯＵＴ・・・・・・相補出力信号端子、１０２，１０１
，２０１゜２０２・・・・・・差動回路出力端子、ＲＩ
ＯＩ、Ｒ１０２゜Ｒ１０３，Ｒ２０１，Ｒ２０２，Ｒ２
Ｏ３・・・・・・抵抗、ＱＩＯＩ、Ｑ１０２．Ｑ１０３
．Ｑ１０４．Ｑ１０７．Ｑ１０９゜Ｑ２０１．Ｑ２０２
．Ｑ２０３．Ｑ２０５．Ｑ７０１．Ｑ７０２゜Ｑ７０３
． Ｑ７０４． Ｑ７０７． Ｑ７０９・・・・・・駆
動ＦＥＴ％Ｑ１０５．Ｑ１０６．Ｑ７０５．Ｑ７０６・
・・・・・選択用ＦＥＴ。 ＤＩＯＩ、Ｄ１０２．Ｄ２０１．Ｄ２０２．Ｄ７０１．
Ｄ７０２・・・・・・レベルシフトダイオード、Ｑ１０
８．ＱＩＩＯ。 Ｑ２０４．Ｑ２０６．Ｑ７０８．Ｑ７１０・・・・・・
定電流源ＦＥＴ。 Ｑ７１１． Ｑ７１２． Ｑ７１３・・・・・・能動負
荷、ＣＬＫ、 ＣＬＫ・・・・・・相補制御信号、ＶＤ
Ｄ・・・・・・電源、ＧＮＤ・・・・・・接地端子、Ａ
ｘ、Ａｙ・・・・・・アドレス入力信号、Ｄｏｕｔ・・
・・・・データアウト。 代理人 弁理士 同 原 音 半ｌ圀 茅３ＴｆＪ 華７０
路を示す図、第２図は本発明の第１．第２の実施例であ
る差動増幅ラッチ回路の動作波形を示す図、第３図は本
実施例の差動増幅ラッチ回路を使用したＳＲＡＭの構成
を示す図、第４図は本発明の第２の実施例である差動増
幅ラッチ回路を示す回路図、第５図は従来の差動増幅回
路を示す回路図、第６図は従来の差動増幅回路の動作波
形を示す図、第７図は従来の差動増幅回路を使用したＳ
ＲＡＭの構成を示す図である。 １０・・・・・・差動ラッチ回路、２０・・・・・・レ
ベルシフト回路、ＩＮ、ＩＮ・・・・・・相補入力信号
端子、ＯＵＴ。 ＯＵＴ・・・・・・相補出力信号端子、１０２，１０１
，２０１゜２０２・・・・・・差動回路出力端子、ＲＩ
ＯＩ、Ｒ１０２゜Ｒ１０３，Ｒ２０１，Ｒ２０２，Ｒ２
Ｏ３・・・・・・抵抗、ＱＩＯＩ、Ｑ１０２．Ｑ１０３
．Ｑ１０４．Ｑ１０７．Ｑ１０９゜Ｑ２０１．Ｑ２０２
．Ｑ２０３．Ｑ２０５．Ｑ７０１．Ｑ７０２゜Ｑ７０３
． Ｑ７０４． Ｑ７０７． Ｑ７０９・・・・・・駆
動ＦＥＴ％Ｑ１０５．Ｑ１０６．Ｑ７０５．Ｑ７０６・
・・・・・選択用ＦＥＴ。 ＤＩＯＩ、Ｄ１０２．Ｄ２０１．Ｄ２０２．Ｄ７０１．
Ｄ７０２・・・・・・レベルシフトダイオード、Ｑ１０
８．ＱＩＩＯ。 Ｑ２０４．Ｑ２０６．Ｑ７０８．Ｑ７１０・・・・・・
定電流源ＦＥＴ。 Ｑ７１１． Ｑ７１２． Ｑ７１３・・・・・・能動負
荷、ＣＬＫ、 ＣＬＫ・・・・・・相補制御信号、ＶＤ
Ｄ・・・・・・電源、ＧＮＤ・・・・・・接地端子、Ａ
ｘ、Ａｙ・・・・・・アドレス入力信号、Ｄｏｕｔ・・
・・・・データアウト。 代理人 弁理士 同 原 音 半ｌ圀 茅３ＴｆＪ 華７０
Claims (1)
- 【特許請求の範囲】 １、（イ）第１の電源に接続される第１および第２の抵
抗と、 該第１および第２の抵抗にそれぞれ接続さ れるドレイン電極、第１の入力信号端子と該第１の入力
信号と相補の第２の入力信号端子にそれぞれ接続される
ゲート電極およびたがいに共通接続したソース電極を有
する第１、第２の電界効果トランジスタと、 前記第１、第２の抵抗にそれぞれ接続され るドレイン電極、前記第１の入力信号と同相の出力端子
および前記第１の入力信号と逆相の出力信号端子にそれ
ぞれ接続されるゲート電極、たがいに共通接続したソー
ス電極を有する第３、第４の電界効果トランジスタと、
前記第１、第２の電界効果トランジスタの ソース電極に接続されるドレイン電極、制御信号端子に
接続されるゲート電極およびソース電極を有する第５の
電界効果トランジスタと、 前記第３、第４の電界効果トランジスタの ソース電極に接続されるドレイン電極、前記制御信号と
相補の制御信号端子に接続されるゲート電極および前記
第５の電界効果トランジスタのソース電極とたがいに共
通接続されるソース電極を有する第６の電界効果トラン
ジスタと、 さらに前記第５、第６の電界効果トランジ スタのソース電極に接続され、かつ第２の電源に接続さ
れる第３の抵抗とを有する差動ラッチ回路と、 （ロ）該差動ラッチ回路の第１、第３の電界効果トラン
ジスタのドレイン電極および第２、第４の電界効果トラ
ンジスタのドレイン電極の出力信号がそれぞれ入力する
ように接続され、前記差動ラッチ回路の第３、第４の電
界効果トランジスタのゲート電極に出力信号がフィード
バックするように接続されるレベルシフト回路 とを有することを特徴とする差動増幅ラッ チ回路。 ２、第１、第２および第３の抵抗は電界効果トランジス
タ等の能動負荷に置き換えて構成されることを特徴とす
る特許請求の範囲第１項記載の差動増幅ラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259020A JPH063680B2 (ja) | 1987-10-13 | 1987-10-13 | 差動増幅ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259020A JPH063680B2 (ja) | 1987-10-13 | 1987-10-13 | 差動増幅ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100791A true JPH01100791A (ja) | 1989-04-19 |
| JPH063680B2 JPH063680B2 (ja) | 1994-01-12 |
Family
ID=17328234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259020A Expired - Fee Related JPH063680B2 (ja) | 1987-10-13 | 1987-10-13 | 差動増幅ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063680B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235292A (ja) * | 1990-02-09 | 1991-10-21 | Toshiba Corp | 差動増幅回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58100291A (ja) * | 1981-12-09 | 1983-06-14 | Ricoh Co Ltd | センスアンプ回路 |
| JPS6134786A (ja) * | 1984-07-25 | 1986-02-19 | Matsushita Electric Ind Co Ltd | 半導体回路 |
-
1987
- 1987-10-13 JP JP62259020A patent/JPH063680B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58100291A (ja) * | 1981-12-09 | 1983-06-14 | Ricoh Co Ltd | センスアンプ回路 |
| JPS6134786A (ja) * | 1984-07-25 | 1986-02-19 | Matsushita Electric Ind Co Ltd | 半導体回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235292A (ja) * | 1990-02-09 | 1991-10-21 | Toshiba Corp | 差動増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063680B2 (ja) | 1994-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |