JPH063680B2 - 差動増幅ラッチ回路 - Google Patents
差動増幅ラッチ回路Info
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- JPH063680B2 JPH063680B2 JP62259020A JP25902087A JPH063680B2 JP H063680 B2 JPH063680 B2 JP H063680B2 JP 62259020 A JP62259020 A JP 62259020A JP 25902087 A JP25902087 A JP 25902087A JP H063680 B2 JPH063680 B2 JP H063680B2
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- 230000003321 amplification Effects 0.000 title description 15
- 238000003199 nucleic acid amplification method Methods 0.000 title description 15
- 230000005669 field effect Effects 0.000 claims description 35
- 230000000295 complement effect Effects 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 description 11
- 150000001875 compounds Chemical class 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000004020 conductor Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は差動増幅ラッチ回路に関し、特に化合物半導体
で製造される半導体記憶装置に用いられる差動増幅ラッ
チ回路に関する。
で製造される半導体記憶装置に用いられる差動増幅ラッ
チ回路に関する。
従来、この種の差動増幅ラッチ回路は第５図に示すよう
に差動回路５０とレベルシフト回路６０を結合して構成
されている。差動回路５０は、抵抗Ｒ201，Ｒ202，Ｒ20
3と駆動用電界効果トランジスタ（以下駆動ＦＥＴと略
す）Ｑ201，Ｑ202により構成されている。抵抗は例えば
半導体基板への不純物添加による導体層である。駆動Ｆ
ＥＴＱ201，Ｑ202はドレイン電極がそれぞれ抵抗Ｒ20
1，Ｒ202を介して電源ＶDDに接続され、ゲート電極がた
がいに相補である入力信号端子IN，▲▼にそれぞれ
接続され、ソース電極がたがいに共通接続され抵抗Ｒ20
3を介して接地端子ＧＮＤに接続される。
に差動回路５０とレベルシフト回路６０を結合して構成
されている。差動回路５０は、抵抗Ｒ201，Ｒ202，Ｒ20
3と駆動用電界効果トランジスタ（以下駆動ＦＥＴと略
す）Ｑ201，Ｑ202により構成されている。抵抗は例えば
半導体基板への不純物添加による導体層である。駆動Ｆ
ＥＴＱ201，Ｑ202はドレイン電極がそれぞれ抵抗Ｒ20
1，Ｒ202を介して電源ＶDDに接続され、ゲート電極がた
がいに相補である入力信号端子IN，▲▼にそれぞれ
接続され、ソース電極がたがいに共通接続され抵抗Ｒ20
3を介して接地端子ＧＮＤに接続される。
レベルシフト回路６０は第１のレベルシフト回路と第２
のレベルシフト回路とで構成されており、第１のレベル
シフト回路は、駆動FETＱ203とレベルシフトダイオード
Ｄ201と、定電流源電界効果トランジスタ（以下定電流
源ＦＥＴと略す）Ｑ204により構成され、第２のレベル
シフト回路も同様に駆動FET Q205，レベルシフトダイオ
ードＤ202および定電流源Ｑ206で構成されている。駆動
FETQ203は、ドレイン電極が電源ＶDDに接続され、ゲー
ト電極が差動回路出力端子２０１に接続され、ソース電
極がレベルシフトダイオードＤ201のアノード電極に接
続され、定電流源FETQ204は、ドレイン電極が差動増幅
回路の入力信号ＩＮと同相の出力端子ＯＵＴであるレベ
ルシフトダイオードＤ201のカソード電極に接続され、
ゲート電極とソース電極が接地端子ＧＮＤに接続され
る。駆動FET Q205はドレイン電極が電源ＶDDに接続さ
れ、ゲート電極が差動回路出力端子２０２に接続され、
ソース電極がレベルシフトダイオードＤ202のアノード
電極に接続され、定電流源FET Q206はドレイン電極が差
動増幅回路の入力信号ＩＮと逆相の出力端子ＯＵＴであ
るレベルシフトダイオードＤ202のカソード電極に接続
され、ゲート電極とソース電極が接地端子ＧＮＤに接続
されている。これら第１，第２のレベルシフト回路によ
って、差動増幅回路出力レベルと次段に設ける回路の論
理しきい値レベル間の整合をとる。
のレベルシフト回路とで構成されており、第１のレベル
シフト回路は、駆動FETＱ203とレベルシフトダイオード
Ｄ201と、定電流源電界効果トランジスタ（以下定電流
源ＦＥＴと略す）Ｑ204により構成され、第２のレベル
シフト回路も同様に駆動FET Q205，レベルシフトダイオ
ードＤ202および定電流源Ｑ206で構成されている。駆動
FETQ203は、ドレイン電極が電源ＶDDに接続され、ゲー
ト電極が差動回路出力端子２０１に接続され、ソース電
極がレベルシフトダイオードＤ201のアノード電極に接
続され、定電流源FETQ204は、ドレイン電極が差動増幅
回路の入力信号ＩＮと同相の出力端子ＯＵＴであるレベ
ルシフトダイオードＤ201のカソード電極に接続され、
ゲート電極とソース電極が接地端子ＧＮＤに接続され
る。駆動FET Q205はドレイン電極が電源ＶDDに接続さ
れ、ゲート電極が差動回路出力端子２０２に接続され、
ソース電極がレベルシフトダイオードＤ202のアノード
電極に接続され、定電流源FET Q206はドレイン電極が差
動増幅回路の入力信号ＩＮと逆相の出力端子ＯＵＴであ
るレベルシフトダイオードＤ202のカソード電極に接続
され、ゲート電極とソース電極が接地端子ＧＮＤに接続
されている。これら第１，第２のレベルシフト回路によ
って、差動増幅回路出力レベルと次段に設ける回路の論
理しきい値レベル間の整合をとる。
次に、第６図の動作波形図を参照しながら、第５図の差
動増幅回路の動作説明をする。入力信号INのレベルがHi
ghからLowになると、差動回路出力端子201のレベルがHi
ghからLowになり、差動増幅回路の入力信号ＩＮと同相
の出力端子ＯＵＴのレベルがHighからLowに変化する。
同時に、差動回路出力端子２０２のレベルがLowからHig
hになり、差動増幅回路の入力信号ＩＮと逆相の出力端
子ＯＵＴのレベルがLowからHighに変化し、インバータ
増幅動作を行う。
動増幅回路の動作説明をする。入力信号INのレベルがHi
ghからLowになると、差動回路出力端子201のレベルがHi
ghからLowになり、差動増幅回路の入力信号ＩＮと同相
の出力端子ＯＵＴのレベルがHighからLowに変化する。
同時に、差動回路出力端子２０２のレベルがLowからHig
hになり、差動増幅回路の入力信号ＩＮと逆相の出力端
子ＯＵＴのレベルがLowからHighに変化し、インバータ
増幅動作を行う。
従来のスタティック・ランダム・アクセスメモリ（以下
SRAMと略す）は第７図に示すように、差動増幅回路（第
５図）が用いられておりアドレス入力信号AX，AYによっ
てひとつのメモリセルが選ばれ、読み出しにおいてこの
差動増幅回路を介してデータを出力するように構成され
ている。
SRAMと略す）は第７図に示すように、差動増幅回路（第
５図）が用いられておりアドレス入力信号AX，AYによっ
てひとつのメモリセルが選ばれ、読み出しにおいてこの
差動増幅回路を介してデータを出力するように構成され
ている。
上述した従来の差動増幅回路は高速で動作する化合物半
導体記憶装置（以下化合物半導体メモリと称す）のデー
タＯＵＴ検出部に使用した場合、化合物半導体メモリの
アドレスアクセスタイム（以下ＴＡＡと略す）が非常に
短かいため、他の外部素子によって構成されるデータラ
ッチ回路のタイミング整合がとりにくいという欠点があ
る。
導体記憶装置（以下化合物半導体メモリと称す）のデー
タＯＵＴ検出部に使用した場合、化合物半導体メモリの
アドレスアクセスタイム（以下ＴＡＡと略す）が非常に
短かいため、他の外部素子によって構成されるデータラ
ッチ回路のタイミング整合がとりにくいという欠点があ
る。
本発明の差動増幅ラッチ回路は(イ)第１の電源に接続さ
れる第１および第２の抵抗と、該第１および第２の抵抗
にそれぞれ接続されるドレイン電極、第１の入力信号端
子と該第１の入力信号と相補の第２の入力信号端子にそ
れぞれ接続されるゲート電極およびたがいに共通接続し
たソース電極を有する第１，第２の電界効果トランジス
タと、前記第１，第２の抵抗にそれぞれ接続されるドレ
イン電極、前記第１の入力信号と同相の出力端子および
前記第１の入力信号と逆相の出力信号端子にそれぞれ接
続されるゲート電極、たがいに共通接続したソース電極
の有する第３，第４の電界効果トランジスタと、前記第
１，第２の電界効果トランジスタのソース電極に接続さ
れるドレイン電極、制御信号端子に接続されるゲート電
極およびソース電極を有する第５の電界効果トランジス
タと、前記第３，第４の電界効果トランジスタのソース
電極に接続されるドレイン電極、前記制御信号と相補の
制御信号端子に接続されるゲート電極および前記第５の
電界効果トランジスタのソース電極とたがいに共通接続
されるソース電極を有する第６の電界効果トランジスタ
と、さらに前記第５，第６の電界効果トランジスタのソ
ース電極に接続され、かつ第２の電源に接続される第３
の抵抗とを有する差動ラッチ回路と、 (ロ)該差動ラッチ回路の第１，第３の電界効果トランジ
スタのドレイン電極および第２，第４の電界効果トラン
ジスタのドレイン電極の出力信号がそれぞれ入力するよ
うに接続され、前記差動ラッチ回路の第３，第４の電界
効果トランジスタのゲート電極に出力信号がフィードバ
ックするように接続されるレベルシフト回路とを有して
いる。
れる第１および第２の抵抗と、該第１および第２の抵抗
にそれぞれ接続されるドレイン電極、第１の入力信号端
子と該第１の入力信号と相補の第２の入力信号端子にそ
れぞれ接続されるゲート電極およびたがいに共通接続し
たソース電極を有する第１，第２の電界効果トランジス
タと、前記第１，第２の抵抗にそれぞれ接続されるドレ
イン電極、前記第１の入力信号と同相の出力端子および
前記第１の入力信号と逆相の出力信号端子にそれぞれ接
続されるゲート電極、たがいに共通接続したソース電極
の有する第３，第４の電界効果トランジスタと、前記第
１，第２の電界効果トランジスタのソース電極に接続さ
れるドレイン電極、制御信号端子に接続されるゲート電
極およびソース電極を有する第５の電界効果トランジス
タと、前記第３，第４の電界効果トランジスタのソース
電極に接続されるドレイン電極、前記制御信号と相補の
制御信号端子に接続されるゲート電極および前記第５の
電界効果トランジスタのソース電極とたがいに共通接続
されるソース電極を有する第６の電界効果トランジスタ
と、さらに前記第５，第６の電界効果トランジスタのソ
ース電極に接続され、かつ第２の電源に接続される第３
の抵抗とを有する差動ラッチ回路と、 (ロ)該差動ラッチ回路の第１，第３の電界効果トランジ
スタのドレイン電極および第２，第４の電界効果トラン
ジスタのドレイン電極の出力信号がそれぞれ入力するよ
うに接続され、前記差動ラッチ回路の第３，第４の電界
効果トランジスタのゲート電極に出力信号がフィードバ
ックするように接続されるレベルシフト回路とを有して
いる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の第１の実施例を示す。第１図におい
て、本発明の差動ラッチ回路は、差動ラッチ回路１０と
レベルシフトを行なうレベルシフト回路２０とにより構
成され、化合物半導体メモリのデータ検出部に用いられ
ている。差動ラッチ回路１０は第１の電源ＶDDにそれぞ
れ接続される第１，第２の抵抗Ｒ101，Ｒ102と、この抵
抗Ｒ101，Ｒ102接続され、出力端子１０２となるトレイ
ン電極、第１の入力信号端子ＩＮに接続されるゲート電
極と第１の入力信号と相補の第２の入力信号端子▲
▼とにそれぞれ接続されるゲート電極およびたがいに共
通接続したソース電極とを有する第１，第２の電界効果
トランジスタ（以下ＦＥＴと略す）Ｑ101，Ｑ102と、第
１，第２の抵抗Ｒ101，Ｒ102を介して第１の電源にそれ
ぞれ接続され、出力端子１０１となるドレイン電極、第
１の入力信号と同相の出力信号ＯＵＴと前記第１の入力
信号と逆相と出力端子▲▼にそれぞれ接続される
ゲート電極、およびたがいに共通接続されるソース電極
を有する第３，第４のＦＥＴＱ103，Ｑ104と、第１，第
２のFETＱ101，Ｑ102のソース電極に接続されるドレイ
ン電極、制御信号端子ＣＬＫに接続されるゲート電極お
よび第３の抵抗Ｒ103を介して第２の電源ＧＮＯに接続
されるソース電極を有する第５のFETＱ103と、第３，第
４のFETＱ103，Ｑ104のソース電極に接続されるドレイ
ン電極、制御信号と相補の制御信号端子▲▼に接
続されるゲート電極および第５のFETＱ105のソース電極
とたがいに共通接続され、さらに第３の抵抗Ｒ103を介
して第２の電源に接続されるソース電極を有する第６の
FETＱ106とを有している。
て、本発明の差動ラッチ回路は、差動ラッチ回路１０と
レベルシフトを行なうレベルシフト回路２０とにより構
成され、化合物半導体メモリのデータ検出部に用いられ
ている。差動ラッチ回路１０は第１の電源ＶDDにそれぞ
れ接続される第１，第２の抵抗Ｒ101，Ｒ102と、この抵
抗Ｒ101，Ｒ102接続され、出力端子１０２となるトレイ
ン電極、第１の入力信号端子ＩＮに接続されるゲート電
極と第１の入力信号と相補の第２の入力信号端子▲
▼とにそれぞれ接続されるゲート電極およびたがいに共
通接続したソース電極とを有する第１，第２の電界効果
トランジスタ（以下ＦＥＴと略す）Ｑ101，Ｑ102と、第
１，第２の抵抗Ｒ101，Ｒ102を介して第１の電源にそれ
ぞれ接続され、出力端子１０１となるドレイン電極、第
１の入力信号と同相の出力信号ＯＵＴと前記第１の入力
信号と逆相と出力端子▲▼にそれぞれ接続される
ゲート電極、およびたがいに共通接続されるソース電極
を有する第３，第４のＦＥＴＱ103，Ｑ104と、第１，第
２のFETＱ101，Ｑ102のソース電極に接続されるドレイ
ン電極、制御信号端子ＣＬＫに接続されるゲート電極お
よび第３の抵抗Ｒ103を介して第２の電源ＧＮＯに接続
されるソース電極を有する第５のFETＱ103と、第３，第
４のFETＱ103，Ｑ104のソース電極に接続されるドレイ
ン電極、制御信号と相補の制御信号端子▲▼に接
続されるゲート電極および第５のFETＱ105のソース電極
とたがいに共通接続され、さらに第３の抵抗Ｒ103を介
して第２の電源に接続されるソース電極を有する第６の
FETＱ106とを有している。
第１，第２のFETＱ101，Ｑ102は駆動用ＦＥＴであり、
第３，第４のFETＱ103，Ｑ104はラッチ用駆動用ＦＥＴ
であり、第５，第６のFETＱ105，Ｑ106は選択用ＦＥＴ
である。抵抗Ｒ101，Ｒ102，Ｒ102は例えば半導体基板
への不純物添加による導体層である。
第３，第４のFETＱ103，Ｑ104はラッチ用駆動用ＦＥＴ
であり、第５，第６のFETＱ105，Ｑ106は選択用ＦＥＴ
である。抵抗Ｒ101，Ｒ102，Ｒ102は例えば半導体基板
への不純物添加による導体層である。
レベルシフト回路２０は第１の電源ＶDDに接続されたド
レイン電極、第２，第４の電界効果トランジスタＱ10
2，Ｑ104のドレイン電極に接続されるゲート電極および
第１のダイオードＤ101，Ｄ102のアノード電極に接続さ
れるソース電極を有する第７の電界効果トランジスタＱ
107と、出力信号端子ＯＵＴである第１のダイオードの
カソード電極に接続されるドレイン電極および第２の電
源ＧＮＤに接続されるゲート電極を有する第８の電界効
果トランジスタＱ108と、第１の電源ＶDDに接続される
ドレイン電極、第１，第３の電界効果トランジスタＱ10
1，Ｑ103のドレイン電極に接続されるゲート電極および
第２のダイオードＤ102のアノード電極に接続されるソ
ース電極を有する第９の電界効果トランジスタＱ109
と、第１の入力信号と逆相の出力信号ＯＵＴである第２
のダイオードＤ１０２のカソード電極に接続されるドレ
イン電極、第２の電源に接続されるゲート電極とソース
電極を有する第１０の電界効果トランジスタＱ110とを
有している。
レイン電極、第２，第４の電界効果トランジスタＱ10
2，Ｑ104のドレイン電極に接続されるゲート電極および
第１のダイオードＤ101，Ｄ102のアノード電極に接続さ
れるソース電極を有する第７の電界効果トランジスタＱ
107と、出力信号端子ＯＵＴである第１のダイオードの
カソード電極に接続されるドレイン電極および第２の電
源ＧＮＤに接続されるゲート電極を有する第８の電界効
果トランジスタＱ108と、第１の電源ＶDDに接続される
ドレイン電極、第１，第３の電界効果トランジスタＱ10
1，Ｑ103のドレイン電極に接続されるゲート電極および
第２のダイオードＤ102のアノード電極に接続されるソ
ース電極を有する第９の電界効果トランジスタＱ109
と、第１の入力信号と逆相の出力信号ＯＵＴである第２
のダイオードＤ１０２のカソード電極に接続されるドレ
イン電極、第２の電源に接続されるゲート電極とソース
電極を有する第１０の電界効果トランジスタＱ110とを
有している。
次に、第３図に示す動作波形図を参照しながら本実施例
の動作を説明する。制御信号端子ＣＬＫのレベルがHig
h，制御信号と逆相の信号端子▲▼のレベルがLow
の時、FETＱ105がＯＮ状態、FETＱ106がOFF状態にあ
り、入力信号INのレベルがHighからLowになると、差動
ラッチ回路１０の出力端子101のレベルがHighからLowに
なり、差動増幅ラッチ回路の入力信号INと同相の出力端
子ＯＵＴのレベルがHighからLowに変化し、同時に、差
動ラッチ回路１０の出力端子102のレベルがLowからHigh
になり、差動増幅ラッチ回路の入力信号ＩＮと逆相の出
力端子▲▼のレベルがLowからHighに変化し、通
常のインバータ増幅動作を行なう。次に、制御信号端子
CLKのレベルがLow、制御信号と逆相の信号端子▲
▼のレベルがHighになると、FETＱ105がＯＦＦ状態、FE
TＱ106がＯＮ状態になり、差動増幅ラッチ回路の入力信
号ＩＮと同相の出力端子OUTのLowレベルがFETＱ103をOF
Fし、また、差動増幅ラッチ回路の入力信号ＩＮと逆相
の出力端子▲▼のHighレベルがFETＱ104をＯＮす
る。つまり、出力信号を入力へフィードバックすること
により、この時点のデータは保持される。その後、たが
いに相補である制御信号端子CLK，▲▼のレベル
が変化しない限り、差動増幅ラッチ回路の出力端子OU
T，▲▼のレベルは変化しないことになり、デー
タはラッチされる。
の動作を説明する。制御信号端子ＣＬＫのレベルがHig
h，制御信号と逆相の信号端子▲▼のレベルがLow
の時、FETＱ105がＯＮ状態、FETＱ106がOFF状態にあ
り、入力信号INのレベルがHighからLowになると、差動
ラッチ回路１０の出力端子101のレベルがHighからLowに
なり、差動増幅ラッチ回路の入力信号INと同相の出力端
子ＯＵＴのレベルがHighからLowに変化し、同時に、差
動ラッチ回路１０の出力端子102のレベルがLowからHigh
になり、差動増幅ラッチ回路の入力信号ＩＮと逆相の出
力端子▲▼のレベルがLowからHighに変化し、通
常のインバータ増幅動作を行なう。次に、制御信号端子
CLKのレベルがLow、制御信号と逆相の信号端子▲
▼のレベルがHighになると、FETＱ105がＯＦＦ状態、FE
TＱ106がＯＮ状態になり、差動増幅ラッチ回路の入力信
号ＩＮと同相の出力端子OUTのLowレベルがFETＱ103をOF
Fし、また、差動増幅ラッチ回路の入力信号ＩＮと逆相
の出力端子▲▼のHighレベルがFETＱ104をＯＮす
る。つまり、出力信号を入力へフィードバックすること
により、この時点のデータは保持される。その後、たが
いに相補である制御信号端子CLK，▲▼のレベル
が変化しない限り、差動増幅ラッチ回路の出力端子OU
T，▲▼のレベルは変化しないことになり、デー
タはラッチされる。
第３図は本発明の第１の実施例である差動増幅ラッチ回
路を使用した構成を示す。第３図において、たがいに相
補である制御信号端子CLK，▲▼のレベルがそれ
ぞれHigh，Lowであることによって、差動増幅ラッチ回
路は動作し、たがいに相補である制御信号端子CLK，▲
▼のレベルがそれぞれLow,Highであることによっ
て、差動増幅ラッチ回路は現データの保持を行なう。
路を使用した構成を示す。第３図において、たがいに相
補である制御信号端子CLK，▲▼のレベルがそれ
ぞれHigh，Lowであることによって、差動増幅ラッチ回
路は動作し、たがいに相補である制御信号端子CLK，▲
▼のレベルがそれぞれLow,Highであることによっ
て、差動増幅ラッチ回路は現データの保持を行なう。
第４図は、本発明の第２の実施例を示す。第４図におい
て、第２の実施例はレベルシフト回路は第１の実施例又
は第５図の従来の回路と同一回路であり、更に駆動FET
Ｑ701，Ｑ702と、ラッチ用駆動FETＱ703，Ｑ704と、選
択用ＦＥＴＱ705，Ｑ706は第１の実施例と同一である。
この第２の実施例では、第１の実施例における抵抗Ｒ10
1，Ｒ102，Ｒ103を能動負荷Ｑ711，Ｑ712，Ｑ713に置き
換えた場合で、能動負荷Ｑ711，Ｑ712，Ｑ713は、その
非飽和動作領域で使用し抵抗と等価となる。このように
第２の実施例においては、その動作が第１の実施例と同
等であるが、他の回路構成素子と同一の工程で製造する
ことが可能であるので製造ばらつきによる歩留りの低下
をおさえることができる利点がある。
て、第２の実施例はレベルシフト回路は第１の実施例又
は第５図の従来の回路と同一回路であり、更に駆動FET
Ｑ701，Ｑ702と、ラッチ用駆動FETＱ703，Ｑ704と、選
択用ＦＥＴＱ705，Ｑ706は第１の実施例と同一である。
この第２の実施例では、第１の実施例における抵抗Ｒ10
1，Ｒ102，Ｒ103を能動負荷Ｑ711，Ｑ712，Ｑ713に置き
換えた場合で、能動負荷Ｑ711，Ｑ712，Ｑ713は、その
非飽和動作領域で使用し抵抗と等価となる。このように
第２の実施例においては、その動作が第１の実施例と同
等であるが、他の回路構成素子と同一の工程で製造する
ことが可能であるので製造ばらつきによる歩留りの低下
をおさえることができる利点がある。
以上説明した様に、本発明は差動増幅ラッチ回路の出力
を差動増幅ラッチ回路の入力にフィードバックすること
によって出力データをラッチすることができ、また、制
御信号によって通常の差動増幅回路としても使用でき
る。また、本発明は化合物半導体メモリを使用してシス
テムを構築する場合、他の外部素子によってデータラッ
チ回路を構成する必要がなくなり、さらに、化合物半導
体メモリの出力データは、たがいに相補である制御信号
CLK，▲▼に同期するので、前リードサイクルの
データを読み出すならば、見かけのＴＡＡは従来の化合
物半導体メモリのＴＡＡの約１／２にすることができる
効果がある。
を差動増幅ラッチ回路の入力にフィードバックすること
によって出力データをラッチすることができ、また、制
御信号によって通常の差動増幅回路としても使用でき
る。また、本発明は化合物半導体メモリを使用してシス
テムを構築する場合、他の外部素子によってデータラッ
チ回路を構成する必要がなくなり、さらに、化合物半導
体メモリの出力データは、たがいに相補である制御信号
CLK，▲▼に同期するので、前リードサイクルの
データを読み出すならば、見かけのＴＡＡは従来の化合
物半導体メモリのＴＡＡの約１／２にすることができる
効果がある。
第１図は本発明の第１の実施例である差動増幅ラッチ回
路を示す図、第２図は本発明の第１，第２の実施例であ
る差動増幅ラッチ回路の動作波形を示す図、第３図は本
実施例の差動増幅ラッチ回路を使用したSRAMの構成を示
す図、第４図は本発明の第２の実施例である差動増幅ラ
ッチ回路を示す回路図、第５図は従来の差動増幅回路を
示す回路図、第６図は従来の差動増幅回路の動作波形を
示す図、第７図は従来の差動増幅回路を使用したSRAMの
構成を示す図である。 １０……差動ラッチ回路、２０……レベルシフト回路、
IN，▲……相補入力信号端子、ＯＵＴ，▲▼
……相補出力信号端子、102，101，201，２０２……差
動回路出力端子、Ｒ101，Ｒ102，Ｒ103，Ｒ201，Ｒ20
2，Ｒ203……抵抗、Ｑ101，Ｑ102，Ｑ103，Ｑ104，Ｑ10
7，Ｑ109，Ｑ201，Ｑ202，Ｑ203，Ｑ205，Ｑ701，Ｑ70
2，Ｑ703，Ｑ704，Ｑ707，Ｑ709……駆動ＦＥＴ、Ｑ10
5，Ｑ106，Ｑ705，Ｑ706……選択用ＦＥＴ、Ｄ101，Ｄ1
02，Ｄ201，Ｄ202，Ｄ701，Ｄ702……レベルシフトダイ
オード、Ｑ108，Ｑ110，Ｑ204，Ｑ206，Ｑ708，Ｑ710…
…定電流源ＦＥＴ、Ｑ711，Ｑ712，Ｑ713……能動負
荷、CLK,▲▼……相補制御信号、ＶDD……電源、
ＧＮＤ……接地端子、Ａx，ＡY……アドレス入力信号、
Dout……データアウト。
路を示す図、第２図は本発明の第１，第２の実施例であ
る差動増幅ラッチ回路の動作波形を示す図、第３図は本
実施例の差動増幅ラッチ回路を使用したSRAMの構成を示
す図、第４図は本発明の第２の実施例である差動増幅ラ
ッチ回路を示す回路図、第５図は従来の差動増幅回路を
示す回路図、第６図は従来の差動増幅回路の動作波形を
示す図、第７図は従来の差動増幅回路を使用したSRAMの
構成を示す図である。 １０……差動ラッチ回路、２０……レベルシフト回路、
IN，▲……相補入力信号端子、ＯＵＴ，▲▼
……相補出力信号端子、102，101，201，２０２……差
動回路出力端子、Ｒ101，Ｒ102，Ｒ103，Ｒ201，Ｒ20
2，Ｒ203……抵抗、Ｑ101，Ｑ102，Ｑ103，Ｑ104，Ｑ10
7，Ｑ109，Ｑ201，Ｑ202，Ｑ203，Ｑ205，Ｑ701，Ｑ70
2，Ｑ703，Ｑ704，Ｑ707，Ｑ709……駆動ＦＥＴ、Ｑ10
5，Ｑ106，Ｑ705，Ｑ706……選択用ＦＥＴ、Ｄ101，Ｄ1
02，Ｄ201，Ｄ202，Ｄ701，Ｄ702……レベルシフトダイ
オード、Ｑ108，Ｑ110，Ｑ204，Ｑ206，Ｑ708，Ｑ710…
…定電流源ＦＥＴ、Ｑ711，Ｑ712，Ｑ713……能動負
荷、CLK,▲▼……相補制御信号、ＶDD……電源、
ＧＮＤ……接地端子、Ａx，ＡY……アドレス入力信号、
Dout……データアウト。
Claims (2)
- 【請求項１】(イ) 第１の電源に接続される第１および
第２の抵抗と、 該第１および第２の抵抗にそれぞれ接続されるドレイン
電極、第１の入力信号端子と該第１の入力信号と相補の
第２の入力信号端子にそれぞれ接続されるゲート電極お
よびたがいに共通接続したソース電極を有する第１，第
２の電界効果トランジスタと、 前記第１，第２の抵抗にそれぞれ接続されるドレイン電
極、前記第１の入力信号と同相の出力端子および前記第
１の入力信号と逆相の出力信号端子にそれぞれ接続され
るゲート電極、たがいに共通接続したソース電極を有す
る第３，第４の電界効果トランジスタと、 前記第１，第２の電界効果トランジスタのソース電極に
接続されるドレイン電極、制御信号端子に接続されるゲ
ート電極およびソース電極を有する第５の電界効果トラ
ンジスタと、 前記第３，第４の電界効果トランジスタのソース電極に
接続されるドレイン電極、前記制御信号と相補の制御信
号端子に接続されるゲート電極および前記第５の電界効
果トランジスタのソース電極とたがいに共通接続される
ソース電極を有する第６の電界効果トランジスタと、 さらに前記第５，第６の電界効果トランジスタのソース
電極に接続され、かつ第２の電源に接続される第３の抵
抗とを有する差動ラッチ回路と、 (ロ) 該差動ラッチ回路の第１，第３の電界効果トラン
ジスタのドレイン電極および第２，第４の電界効果トラ
ンジスタのドレイン電極の出力信号がそれぞれ入力する
ように接続され、前記差動ラッチ回路の第３，第４の電
界効果トランジスタのゲート電極に出力信号がフィード
バックするように接続されるレベルシフト回路 とを有することを特徴とする差動増幅ラッチ回路。 - 【請求項２】第１，第２および第３の抵抗は電界効果ト
ランジスタ等の能動負荷に置き換えて構成されることを
特徴とする特許請求の範囲第１項記載の差動増幅ラッチ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259020A JPH063680B2 (ja) | 1987-10-13 | 1987-10-13 | 差動増幅ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259020A JPH063680B2 (ja) | 1987-10-13 | 1987-10-13 | 差動増幅ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01100791A JPH01100791A (ja) | 1989-04-19 |
| JPH063680B2 true JPH063680B2 (ja) | 1994-01-12 |
Family
ID=17328234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259020A Expired - Fee Related JPH063680B2 (ja) | 1987-10-13 | 1987-10-13 | 差動増幅ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063680B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235292A (ja) * | 1990-02-09 | 1991-10-21 | Toshiba Corp | 差動増幅回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58100291A (ja) * | 1981-12-09 | 1983-06-14 | Ricoh Co Ltd | センスアンプ回路 |
| JPS6134786A (ja) * | 1984-07-25 | 1986-02-19 | Matsushita Electric Ind Co Ltd | 半導体回路 |
-
1987
- 1987-10-13 JP JP62259020A patent/JPH063680B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01100791A (ja) | 1989-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |