JPH01100971A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01100971A JPH01100971A JP62258853A JP25885387A JPH01100971A JP H01100971 A JPH01100971 A JP H01100971A JP 62258853 A JP62258853 A JP 62258853A JP 25885387 A JP25885387 A JP 25885387A JP H01100971 A JPH01100971 A JP H01100971A
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- polycrystalline silicon
- forming
- film
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に透明絶縁体基板上に形成さ
れる薄膜トランジスタ（−ＴＰＴ）と称される電界効果
トランジスタの製造方法に関する。
れる薄膜トランジスタ（−ＴＰＴ）と称される電界効果
トランジスタの製造方法に関する。
従来の薄膜トランジスタの構造及び製造方法の一例とし
て、ｎチャンネルシリコンゲート！！薄膜トランジスタ
の製造方法を第２図を用いて説明する。透明絶縁体基板
として石英ガラス２０１を用い、その、上に酸化膜（Ｓ
ｉｎｓ）２０２を形成する。その上に多結晶シリコン層
２０３を形成し、その後、熱酸化によりゲート酸化膜（
Ｓｉｎ、）２０４を形成する。さらにその上に多結晶シ
リコン層２０５を周知の方法で形成後、熱拡散などで不
純物を拡散し、ゲート電極とする。次にフォトエッチ工
程により、選択的に開孔部を設け、イオン打ち込みなど
を行ない、セルファラインでソース領域２０６、ドレイ
ン領域２０７を形成する。
て、ｎチャンネルシリコンゲート！！薄膜トランジスタ
の製造方法を第２図を用いて説明する。透明絶縁体基板
として石英ガラス２０１を用い、その、上に酸化膜（Ｓ
ｉｎｓ）２０２を形成する。その上に多結晶シリコン層
２０３を形成し、その後、熱酸化によりゲート酸化膜（
Ｓｉｎ、）２０４を形成する。さらにその上に多結晶シ
リコン層２０５を周知の方法で形成後、熱拡散などで不
純物を拡散し、ゲート電極とする。次にフォトエッチ工
程により、選択的に開孔部を設け、イオン打ち込みなど
を行ない、セルファラインでソース領域２０６、ドレイ
ン領域２０７を形成する。
パッジベージ、ン膜２０８を全面につけた後、熱−拡散
を行ない、ソース、ドレイン領域の、抵抗値を下げる。
を行ない、ソース、ドレイン領域の、抵抗値を下げる。
最後に、フォトエッチによりコンタクトホールを開け、
配線材料２０９．２１０を付けて、フォトエッチでバタ
ーニング−を行ない、最終保護膜を全面に付ける。
配線材料２０９．２１０を付けて、フォトエッチでバタ
ーニング−を行ない、最終保護膜を全面に付ける。
（発明が解決しようとする問題点）
上記の従来の製造工程では、コンタクトを形成するのに
、２度のフォトエッチ工程があり、この際に、エツチン
グされるパブシベーシ２ン１１２０８の膜厚の精度によ
り、パフシベーシ２ン膜２０８のエツチング時間に著し
い確度が要求される。
、２度のフォトエッチ工程があり、この際に、エツチン
グされるパブシベーシ２ン１１２０８の膜厚の精度によ
り、パフシベーシ２ン膜２０８のエツチング時間に著し
い確度が要求される。
例えば、エツチング時間が短ければ、コンタクトは形成
されず、反対に、エツチング時間が長く、オーバーエッ
チになれば、多結晶シリコン層２０８．２０７までもエ
ツチングされる。
されず、反対に、エツチング時間が長く、オーバーエッ
チになれば、多結晶シリコン層２０８．２０７までもエ
ツチングされる。
′ＩＩＥ２の欠点は、ゲート酸化膜２０４の形成、多結
晶シリコン層２０５の熱拡散、ソース領域２０Ｂ、ドレ
イ領域２０７を形成するための熱拡散など熱処理工程が
多くなり、工程が複雑となる。
晶シリコン層２０５の熱拡散、ソース領域２０Ｂ、ドレ
イ領域２０７を形成するための熱拡散など熱処理工程が
多くなり、工程が複雑となる。
本発明の目的は、以上の如き欠点をな（シ、従来コンタ
クトを形成する際に、コンタクト部分の多結晶シリコン
届が薄く、また、パフシベーシ９ン膜の膜厚によりエツ
チング時間が左右される為に、正確なコンタクトの形成
が困−難であったことを、予め不純物を拡散した多結晶
シリコン層をコンタクト部分に設けることにより、上記
の困難を解決することを目的とする。
クトを形成する際に、コンタクト部分の多結晶シリコン
届が薄く、また、パフシベーシ９ン膜の膜厚によりエツ
チング時間が左右される為に、正確なコンタクトの形成
が困−難であったことを、予め不純物を拡散した多結晶
シリコン層をコンタクト部分に設けることにより、上記
の困難を解決することを目的とする。
本発明の他の目的は、予め不純物を拡散した多結晶シリ
コン層をコンタクト部分に設けることにより、ゲート酸
化膜形成時に、同時にソース領域ドレイン領域への不純
物の拡散を行ない、熱処理工程を少なくすると共に、熱
処理温度を下げることである。また、本発明の他の目的
は、上記２つの目的を達成しながら、工程を簡易にする
ことである。
コン層をコンタクト部分に設けることにより、ゲート酸
化膜形成時に、同時にソース領域ドレイン領域への不純
物の拡散を行ない、熱処理工程を少なくすると共に、熱
処理温度を下げることである。また、本発明の他の目的
は、上記２つの目的を達成しながら、工程を簡易にする
ことである。
本発明の半導体装置は、透明絶縁体基板表面に第１の酸
化膜を形成する工程、前記第１の酸化膜表面に不純物を
含んだ第１の多結晶シリコン層を形成する工程、前記第
１の多結晶シリコン層を、島状にバターニングする工程
、前記第１の多結晶シリコン層表面及び前記開孔部を覆
って不純物を含まない、第２の多結晶シリコン層を形成
する工程、熱処理により前記第１の多結１シリコン層か
ら前記第２の、多結晶シリコン層へ不純物を拡散して、
ソース領域、ドレイン領域を形成すると共に、前記第２
の多結晶シリコン層表面に第２の酸化膜を形成する工程
、前記第２の酸化膜上にゲート電極を形成する、工程か
らなることを特徴とする。
化膜を形成する工程、前記第１の酸化膜表面に不純物を
含んだ第１の多結晶シリコン層を形成する工程、前記第
１の多結晶シリコン層を、島状にバターニングする工程
、前記第１の多結晶シリコン層表面及び前記開孔部を覆
って不純物を含まない、第２の多結晶シリコン層を形成
する工程、熱処理により前記第１の多結１シリコン層か
ら前記第２の、多結晶シリコン層へ不純物を拡散して、
ソース領域、ドレイン領域を形成すると共に、前記第２
の多結晶シリコン層表面に第２の酸化膜を形成する工程
、前記第２の酸化膜上にゲート電極を形成する、工程か
らなることを特徴とする。
（実施例〕
本発明の実施例における半導体装置は、基本的には第１
図で示す構造をしている。
図で示す構造をしている。
１０１は透明絶縁体基板、１０２は二酸化硅素ＩＩ、１
０３は不純物を含む多結晶シリコン層、１０４は多結晶
シリコン層、１０５はソース領域、１０６はドレイン領
域、１０７はゲート絶縁膜、１０８はゲート電極、１０
９は二酸化硅素膜、１１０はソース電極、１１１はドレ
イン電極、１１２はパフシベーシ３ン膜である。
０３は不純物を含む多結晶シリコン層、１０４は多結晶
シリコン層、１０５はソース領域、１０６はドレイン領
域、１０７はゲート絶縁膜、１０８はゲート電極、１０
９は二酸化硅素膜、１１０はソース電極、１１１はドレ
イン電極、１１２はパフシベーシ３ン膜である。
以下、詳細に説明する。
まず透明絶縁体基板１０１、例えば石英ガラス基板上に
、二酸化硅素膜からなる絶縁膜１０２を通常の常圧気相
良法によって形成後、窒素雰囲気で熱処理する。
、二酸化硅素膜からなる絶縁膜１０２を通常の常圧気相
良法によって形成後、窒素雰囲気で熱処理する。
そして、二酸化硅素１１１０２全面を覆って、不純物を
含む多結晶シリコンｍ１０３を形成する。
含む多結晶シリコンｍ１０３を形成する。
不純物としては燐ＣＰ）が適当である。多結晶シリコン
層１０３は例えばモノシラ７（ＳｉＨａ）を減圧下で熱
分解して形成される。不純物を含んだ多結晶シリコン層
１０３を通常フォトエツチング法によって島状にバター
ニングする。
層１０３は例えばモノシラ７（ＳｉＨａ）を減圧下で熱
分解して形成される。不純物を含んだ多結晶シリコン層
１０３を通常フォトエツチング法によって島状にバター
ニングする。
次に、二酸化硅素ａ１０２及び不純物を含む多結晶シリ
コン層１０３の表面全体に多結晶シリコン層１０４を形
成する。多結晶シリコン履１０４の形成は前記多結晶シ
リコ／層１０３と同様に、モノシランを減圧下で熱分解
する気相成長法により行なわれ、膜形成時の温度は６０
０℃前後が適当である０次に、多結晶シリコン層１０４
は、フオドエツチング法により、素子として必要な部分
を残してエツチングされる。ここで、多結晶シリコン届
１０４のエツチング液としては、硝酸−弗酸系エツチン
グ液が用いられる。
コン層１０３の表面全体に多結晶シリコン層１０４を形
成する。多結晶シリコン履１０４の形成は前記多結晶シ
リコ／層１０３と同様に、モノシランを減圧下で熱分解
する気相成長法により行なわれ、膜形成時の温度は６０
０℃前後が適当である０次に、多結晶シリコン層１０４
は、フオドエツチング法により、素子として必要な部分
を残してエツチングされる。ここで、多結晶シリコン届
１０４のエツチング液としては、硝酸−弗酸系エツチン
グ液が用いられる。
その後、ソース領域１０５、ドレイン電極１０６の形成
及びゲート絶縁膜１０７の形成のための熱処理、例えば
ウェット酸化がなされる。このウェット酸化により、多
結晶シリコン層１０４の表面にはゲート絶縁膜としての
二酸化硅素膜１０７が形成される。しかも不純物を含む
多結晶シリコン層１０３中より、多結晶シリコン層１０
４へ不純物が熱拡散され、ソース領域１０５及びドレイ
ン領域１０６が形成される。
及びゲート絶縁膜１０７の形成のための熱処理、例えば
ウェット酸化がなされる。このウェット酸化により、多
結晶シリコン層１０４の表面にはゲート絶縁膜としての
二酸化硅素膜１０７が形成される。しかも不純物を含む
多結晶シリコン層１０３中より、多結晶シリコン層１０
４へ不純物が熱拡散され、ソース領域１０５及びドレイ
ン領域１０６が形成される。
次に、二酸化硅素膜１０７の全表面に多結晶シリコン層
１０８が形成される。多結晶シリコン層１０８の形成に
は前述の如きモノシランの熱分解法が適用される。そし
て、この多結晶シリコン層１０８に燐（Ｐ）を熱拡散し
て比抵抗を下げる。
１０８が形成される。多結晶シリコン層１０８の形成に
は前述の如きモノシランの熱分解法が適用される。そし
て、この多結晶シリコン層１０８に燐（Ｐ）を熱拡散し
て比抵抗を下げる。
その後、多結晶シリコン５１０８は、フォト・エツチン
グ法により、必要な部分を残して他の部分が除去され、
残された多結晶シリコンはゲートｆｆ電極１０ｇとして
用られる。
グ法により、必要な部分を残して他の部分が除去され、
残された多結晶シリコンはゲートｆｆ電極１０ｇとして
用られる。
次に、ゲート電極１０８を覆って、全面に二酸化硅素膜
からなる絶縁膜を前述の常圧気相成長法により形成する
。
からなる絶縁膜を前述の常圧気相成長法により形成する
。
それから、二酸化硅素１ｉ１０７及び二酸化硅素膜に孔
をフォト・エツチング法により形成し、透明Ｓ電膜をス
パッタにより孔を含んで被着させ、不要部分を選択的に
除去してドレイン電極１１１を形成する。同様に、アル
ミニウムをスパッタにより孔を含んで被着させ、不要部
分を選択的に除去してソース電極１１０を形成する。そ
して、外部雰囲気からの汚染を防止するため、二酸化硅
素からなるパッシベーション１１１１２をスパッタによ
り形成する。
をフォト・エツチング法により形成し、透明Ｓ電膜をス
パッタにより孔を含んで被着させ、不要部分を選択的に
除去してドレイン電極１１１を形成する。同様に、アル
ミニウムをスパッタにより孔を含んで被着させ、不要部
分を選択的に除去してソース電極１１０を形成する。そ
して、外部雰囲気からの汚染を防止するため、二酸化硅
素からなるパッシベーション１１１１２をスパッタによ
り形成する。
以上の工程を経て、電界効果型薄膜トランジスタの素子
が形成される。ゲート電極としては前述の多結晶シリコ
ンに限らず、モリブデン、タングステン等の高融点金属
及びその硅化物、つまりンリサイド等も使用可能である
。また、ゲート酸化膜はウェット酸化に限らず、ドライ
酸化等でも可能である。
が形成される。ゲート電極としては前述の多結晶シリコ
ンに限らず、モリブデン、タングステン等の高融点金属
及びその硅化物、つまりンリサイド等も使用可能である
。また、ゲート酸化膜はウェット酸化に限らず、ドライ
酸化等でも可能である。
以上述べたように本発明によれば、予め島状に形成した
不純物を含む、多結晶シーリコン層をソースドレイン領
域形成のための、拡散源とすることができ、さらにコン
タクトホール下の多結晶シリコン層の膜厚が、ある程度
厚くできることから、コンタクト晦エツチングの時間に
、余裕をとることができる。これにより、コンタクトの
正確さが増し、素子の信頼性を向上することができる。
不純物を含む、多結晶シーリコン層をソースドレイン領
域形成のための、拡散源とすることができ、さらにコン
タクトホール下の多結晶シリコン層の膜厚が、ある程度
厚くできることから、コンタクト晦エツチングの時間に
、余裕をとることができる。これにより、コンタクトの
正確さが増し、素子の信頼性を向上することができる。
また、不純物を含む多結晶シリコン層を拡散源とするこ
とから、従来のゲート酸化膜に、イオン打ち込み等のた
めの窓を明ける工程が省略され、しかもゲート酸化とソ
ース領域、ドレイン領域形成のための熱拡散という、従
来、別々の熱処理工程を同時に行なうことができる。こ
のように、工程を簡易化できるという効果もをする。
とから、従来のゲート酸化膜に、イオン打ち込み等のた
めの窓を明ける工程が省略され、しかもゲート酸化とソ
ース領域、ドレイン領域形成のための熱拡散という、従
来、別々の熱処理工程を同時に行なうことができる。こ
のように、工程を簡易化できるという効果もをする。
第１５ＩＪは、本発明の実施例による半導体ＨＩの断面
図である。 第２図は、従来の半導体装置の構造を示す断面図である
。 １０１・・・透明絶縁体基板（石英） １０２・・・二酸化硅素膜 １０３・・・不純物を含む多結晶シリコン層１０４・・
・多結晶シリコン層 １０５・・・ソース領域 １０６・・・トンイン領域 １０７・・・ゲート絶縁膜 １０８・・・ゲート電極 １０９・・・二酸化硅素膜 １１０・・・ソース電極（Ａ１） １１１・・・ドレイン電極（Ｉ Ｔｏ）１１２・・・パ
ッシベーション膜 ２０１・・・石英ガラス ２０２・・・二酸化硅素膜 ２０３・・・多結晶シリコン層 ２０４・・・ゲート酸化膜 ２０５・・・ゲート電極 ２０６・・・ソース領域 ２０７・・・ドレイン領域 ２０８・・・二酸化硅素膜 ２０９・・・ドレイン電極 ２１０・・・ソース電極 ２１１・・・パフシベーシ讐ン膜 以 上 出願人 セイコーエプソン株式会社 Ｍ１図 粥 ２図
図である。 第２図は、従来の半導体装置の構造を示す断面図である
。 １０１・・・透明絶縁体基板（石英） １０２・・・二酸化硅素膜 １０３・・・不純物を含む多結晶シリコン層１０４・・
・多結晶シリコン層 １０５・・・ソース領域 １０６・・・トンイン領域 １０７・・・ゲート絶縁膜 １０８・・・ゲート電極 １０９・・・二酸化硅素膜 １１０・・・ソース電極（Ａ１） １１１・・・ドレイン電極（Ｉ Ｔｏ）１１２・・・パ
ッシベーション膜 ２０１・・・石英ガラス ２０２・・・二酸化硅素膜 ２０３・・・多結晶シリコン層 ２０４・・・ゲート酸化膜 ２０５・・・ゲート電極 ２０６・・・ソース領域 ２０７・・・ドレイン領域 ２０８・・・二酸化硅素膜 ２０９・・・ドレイン電極 ２１０・・・ソース電極 ２１１・・・パフシベーシ讐ン膜 以 上 出願人 セイコーエプソン株式会社 Ｍ１図 粥 ２図
Claims (1)
- 透明絶縁体基板表面に第１の酸化膜を形成する工程、
前記第１の酸化膜表面に不純物を含んだ第１の多結晶シ
リコン層を形成する工程、前記第１の多結晶シリコン層
を形成する工程、前記第１の多結晶シリコン層を、島状
にパターニングする工程、前記第１の多結晶シリコン層
表面及び前記開孔部を覆って不純物を含まない第２の多
結晶シリコン層を形成する工程、熱処理により前記第１
の多結晶シリコン層から前記第２の多結晶シリコン層へ
不純物を拡散して、ソース領域、ドレイン領域を形成す
ると共に、前記第２の結晶シリコン層表面に第２の酸化
膜を形成する工程、前記第２の酸化膜上にゲート電極を
形成する工程からなることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258853A JPH01100971A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62258853A JPH01100971A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100971A true JPH01100971A (ja) | 1989-04-19 |
Family
ID=17325945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258853A Pending JPH01100971A (ja) | 1987-10-14 | 1987-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100971A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183520A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 薄膜トランジスタ |
-
1987
- 1987-10-14 JP JP62258853A patent/JPH01100971A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183520A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 薄膜トランジスタ |
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