JPH01101634A - Pattern formation - Google Patents
Pattern formationInfo
- Publication number
- JPH01101634A JPH01101634A JP25827587A JP25827587A JPH01101634A JP H01101634 A JPH01101634 A JP H01101634A JP 25827587 A JP25827587 A JP 25827587A JP 25827587 A JP25827587 A JP 25827587A JP H01101634 A JPH01101634 A JP H01101634A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- resist layer
- etching
- pattern
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007261 regionalization Effects 0.000 title 1
- 239000010409 thin film Substances 0.000 claims abstract description 54
- 238000005530 etching Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 15
- 239000010408 film Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 4
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 4
- 239000004926 polymethyl methacrylate Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- XLLIQLLCWZCATF-UHFFFAOYSA-N 2-methoxyethyl acetate Chemical compound COCCOC(C)=O XLLIQLLCWZCATF-UHFFFAOYSA-N 0.000 description 2
- 102000052666 B-Cell Lymphoma 3 Human genes 0.000 description 2
- 108700009171 B-Cell Lymphoma 3 Proteins 0.000 description 2
- 101150072667 Bcl3 gene Proteins 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XDTMQSROBMDMFD-UHFFFAOYSA-N Cyclohexane Chemical compound C1CCCCC1 XDTMQSROBMDMFD-UHFFFAOYSA-N 0.000 description 1
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 241001655798 Taku Species 0.000 description 1
- 229910008599 TiW Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- MVPPADPHJFYWMZ-UHFFFAOYSA-N chlorobenzene Chemical compound ClC1=CC=CC=C1 MVPPADPHJFYWMZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- -1 naphthoquinone azidosulfonic acid ester Chemical class 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造において、傾斜した側壁を
有するパターンの形成方法に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method of forming a pattern having inclined sidewalls in the manufacture of semiconductor devices.
（従来の技術）
従来からテーパを有するパターン形成方法として、例え
ば、特開昭５８−１７３２１４号公報に記載されている
ように、エツチングマスクに用いろレジスト層のエツチ
ング速度が比較的大きいエツチング条件で、レジスト層
のエツジを後退させて、被エツチング膜のパターンにテ
ーバを形成する方法が知られている。(Prior Art) Conventionally, as a method for forming a pattern having a taper, for example, as described in Japanese Patent Application Laid-open No. 173214/1980, it has been used as an etching mask under etching conditions where the etching rate of the resist layer is relatively high. A method is known in which the edges of the resist layer are set back to form a taper in the pattern of the film to be etched.
第２図（ａ）〜（Ｃｏ）を用いてその方法の一例を説明
する。An example of the method will be explained using FIGS. 2(a) to (Co).
まず、第２図（ａ）に示すように、Ｓｉ基板２１上に下
地膜２２を形成し、被エツチング膜２３を被着する。さ
らに、第２図（ｂ）に示すように、所望のレジストｗ１
２４を形成する。First, as shown in FIG. 2(a), a base film 22 is formed on a Si substrate 21, and a film to be etched 23 is deposited thereon. Furthermore, as shown in FIG. 2(b), the desired resist w1
Form 24.
次に、レジストのエツチング速度が比較的大きく、シか
もレジストが等方的１ζエツチングされる条件でこの構
造物をエツチングすると、レジスト層２４のエツジが後
退し、第２図（ｃ）に示すように被エツチングｌ’Ｊ２
３の側壁にテーパ２５が形成される。Next, when this structure is etched under conditions where the resist etching rate is relatively high and the resist is isotropically etched, the edges of the resist layer 24 recede, as shown in FIG. 2(c). Etched to l'J2
A taper 25 is formed on the side wall of 3.
（発明が解決しようとする問題点）
しかしながら、以上述べた従来のパターン形成方法では
、十分なテーパ角を形成するためにレジストのエツチン
グ速度を大きくした場合、エツチング中にレジスト層が
除去され、被エツチング膜の残膜量が減少しなりパター
ン上部のエツジ形状が劣化するという問題が生じろ（第
３図）。(Problems to be Solved by the Invention) However, in the conventional pattern forming method described above, when the etching rate of the resist is increased to form a sufficient taper angle, the resist layer is removed during etching, A problem arises in that the remaining amount of the etched film decreases and the edge shape on the upper part of the pattern deteriorates (FIG. 3).
特に、半導体装置の製造プロセスにおいて下地に高低が
あると、レジスト層の膜厚が場所によって異なり膜厚が
薄い部分でこのような問題が起こりやすい。In particular, when there are elevations in the underlying layer during the manufacturing process of a semiconductor device, the thickness of the resist layer varies depending on the location, and such problems are likely to occur in areas where the resist layer is thin.
（問題点を解決するための手段）
上記問題点を解決するため本発明のパターン形成方法は
、半導体基板上にパターンを形成すべき第１の薄膜を被
着する工程と、この第１の薄膜の上に上部よりも下部の
幅が狭いレジスト層を形成する工程と、該レジスト層を
、マスクとして等方性成分の割合を大きくした条件で前
記第１の薄膜を途中までエツチングする工程と、該レジ
スト層をマスクとして前記エツチングより異方性成分を
高めた条件で前記第１の薄膜を最後までエツチングする
工程とからなる。(Means for Solving the Problems) In order to solve the above problems, the pattern forming method of the present invention includes a step of depositing a first thin film on which a pattern is to be formed on a semiconductor substrate, and a step of depositing a first thin film on which a pattern is to be formed on a semiconductor substrate. forming a resist layer on top of the resist layer having a width narrower at the bottom than at the top, and using the resist layer as a mask to etch the first thin film halfway under conditions where the proportion of the isotropic component is increased; Using the resist layer as a mask, the first thin film is etched to the end under conditions with a higher anisotropic component than the etching.
（作 用）
本発明によれば、上部よりも下部の幅が狭いレジスト層
の下部によって第１の薄膜のパターンの上部幅が制御さ
れる。また、このレジスト層の上部幅によって該パター
ンの下部幅が制御される。(Function) According to the present invention, the upper width of the first thin film pattern is controlled by the lower part of the resist layer, which is narrower in width than the upper part. Further, the width of the bottom of the pattern is controlled by the width of the top of the resist layer.
したがって、第１の薄膜のパターンの側壁にテーパが形
成される。Therefore, a taper is formed on the sidewall of the first thin film pattern.
（実施例）
ａ、実施例１
本発明のパターン形成方法の第１の実施例を、第１図を
参照して説明する。(Examples) a. Example 1 A first example of the pattern forming method of the present invention will be described with reference to FIG.
まず、第１図（ａ）に示すように、半導体基板としての
Ｓｉ基板１１上に絶縁膜として５ｉ０２膜１２を形成し
、その上にエツチングすべき第１の薄膜１３を形成する
。さらに、この上に第２の薄膜１４を被着する。First, as shown in FIG. 1(a), a 5i02 film 12 is formed as an insulating film on a Si substrate 11 as a semiconductor substrate, and a first thin film 13 to be etched is formed thereon. Further, a second thin film 14 is deposited thereon.
第１の薄膜１３として、人１もしくはＡｌ−５ｉ合金膜
が使用される。また、第２の薄膜１４として、アモルフ
ァスＳｉ、 ＳｉＯ□ｐ Ｓｉ３Ｎ４などの絶縁膜もし
くは、Ｗ、 Ｔｉ、 Ｍｏ、 Ｔａ、 ＴｉＷなどの金
属膜が使用される。As the first thin film 13, a film 1 or an Al-5i alloy film is used. Further, as the second thin film 14, an insulating film such as amorphous Si, SiO□pSi3N4, or a metal film such as W, Ti, Mo, Ta, or TiW is used.
次に、上部よりも下部の幅の狭いレジスト層１５を形成
する。このような断面形状をもつレジスト層（よ、Ｌ
Ｍ Ｒ（Ｌｏｗ １Ｊｏｌｅｅｕｌａｒ ｗｅｔｇｂｔ
ＲｅｓｉＭｔ）を使用することによって容易に形成す
ることができる。このＬＭＲは「河津隆治、外８名、電
子通信学会技報、５ＳＤ８３−１７８ （１９８４）１
〜８頁」に記載されており、オーバーへングＲｅ現像時
間を変化させることによって自由に制御できる。Next, a resist layer 15 is formed, the width of which is narrower at the bottom than at the top. A resist layer with such a cross-sectional shape (Y, L
M R (Low 1 Joleeular wetgbt
It can be easily formed by using ResiMt). This LMR is “Ryuji Kawazu, 8 others, Technical Report of Institute of Electronics and Communication Engineers, 5SD83-178 (1984) 1
The overhang Re development time can be freely controlled by changing the overhang Re development time.
次に、第１図（ｂ）に示すように、レジスト層１５をマ
スクとして第２の薄膜１４に等方性エツチングを施し、
第２の薄膜１４のエツジをレジスト層１５の下部にそろ
える。Next, as shown in FIG. 1(b), the second thin film 14 is subjected to isotropic etching using the resist layer 15 as a mask.
The edges of the second thin film 14 are aligned with the bottom of the resist layer 15.
次に、第１図（Ｃ）に示すように、レジスト層１５をマ
スクとして、等方性成分の割合を大きくした条件で第１
の＃膜１３を途中までエツチングする。Next, as shown in FIG. 1(C), using the resist layer 15 as a mask, a first
The # film 13 is etched halfway.
次に、第１図（ｄ）に示すように、同じくレジストＦＪ
１５をマスクとして、前記の第１の薄膜１３のエツチン
グよゆも異方性成分を高めた条件で第１の薄膜１３を最
後までエツチングする。側壁にテーパを有する第１の薄
膜１３のパターン１６が形成される。Next, as shown in FIG. 1(d), the resist FJ is
15 as a mask, the first thin film 13 is etched to the end under conditions that enhance the anisotropic component as in the etching of the first thin film 13 described above. A pattern 16 of the first thin film 13 having a tapered sidewall is formed.
次に、第１図（６）に示すように、レジスト層１５を除
去した後、第２の薄膜１４を除去する。Next, as shown in FIG. 1(6), after removing the resist layer 15, the second thin film 14 is removed.
ここで、第１の実施例をさらに詳述する。The first embodiment will now be described in further detail.
まず、第１図（ａ）に示すように、Ｓｉ基板１１上に５
ｉ０２を３０００ Ａ形成し、その上にエツチングすべ
き第１の薄膜１３として、層−３ｉ（１に）膜をマグネ
トロンスパッタ法によって約１μ詭被着する。さらに、
この上に第２の薄膜としてアモルファスＳｉ膜をマグネ
トロンスパッタ法によって約ａｏｏ 入被着する。First, as shown in FIG. 1(a), five
i02 is formed to a thickness of 3000 A, and a layer-3i (1) film is deposited thereon to a thickness of about 1 μm by magnetron sputtering as the first thin film 13 to be etched. moreover,
On top of this, an amorphous Si film is deposited as a second thin film in a thickness of about an inch by magnetron sputtering.
次に、ＬＭＲを用いて上部よりも下部の幅が狭いレジス
ト層を形成する。ＬＭＲとして、例えばノボラックのナ
フトキノンアジドスルホン酸エステル系レジストを３０
ｗｔにメチルセルソルブアセテートに溶解したものを回
転塗布法により月−Ｓ＋膜上に約１戸形成する。露光後
、モノクロルベンゼン１に対しシクロヘキサン０．１５
の混合液を用い、液温２５℃で５０秒間現像すると、第
１図（ａ）に示すように上部よりも下部の幅が狭いレジ
スト層１５が得られる。Next, a resist layer having a lower width narrower than an upper part is formed using LMR. As an LMR, for example, a novolac naphthoquinone azidosulfonic acid ester resist is used at 30%
Approximately one layer of wt dissolved in methylcellosolve acetate is formed on the Tsuki-S+ film by spin coating. After exposure, cyclohexane 0.15 to 1 monochlorobenzene
When the mixed solution is developed for 50 seconds at a solution temperature of 25° C., a resist layer 15 having a width narrower at the bottom than at the top is obtained as shown in FIG. 1(a).
次に、レジスト層１５をエツチングマスクとして、平行
平板型反応性イオンエツチング装置を用い、アモルファ
スＳ′ｉからなる第２の薄膜に等方性エツチングを施す
。エツチング条件は例えば、高周波電力密度０． ＨＶ
／ｃ＋ａ２、ガス圧２０Ｐａ、 ＣＦ４ と０゜の混合
ガス流量２００ｓｅｃ＋ｍである。このエツチングによ
り、第２の薄膜１４のエツジがレジスト層１５の下部に
そろえられる（第１図（ｂ））。Next, using the resist layer 15 as an etching mask, the second thin film made of amorphous S'i is isotropically etched using a parallel plate type reactive ion etching apparatus. The etching conditions are, for example, a high frequency power density of 0. HV
/c+a2, gas pressure is 20 Pa, and mixed gas flow rate of CF4 and 0° is 200 sec+m. By this etching, the edges of the second thin film 14 are aligned with the lower part of the resist layer 15 (FIG. 1(b)).
次に、同じエツチング装置を用い、レジスト層１５をマ
スクとして、等方性成分の割合を大きくした条件で月−
３１からなる第１の薄膜１３を途中までエツチングする
（第１図（ｅ））。乙の゛エツチングにより、第１のＲ
ｐＡ１３の膜厚の４０％〜８０％を選択的に除去する。Next, using the same etching apparatus and using the resist layer 15 as a mask, etching was performed under conditions where the proportion of the isotropic component was increased.
The first thin film 13 consisting of 31 is etched halfway (FIG. 1(e)). Due to the etching of B, the first R
Selectively remove 40% to 80% of the film thickness of pA13.
エツチング条件は例えば、高周波電力密度０．２４Ｗ／
Ｃｍ２、ガス圧３０Ｐａ、 ＢＣＬ３ガス流量２００ｓ
ｅｃｍおよびＣＦ４ と０２の混合ガス流量５０３ｅｅ
ｌ１１．膜厚の除去量的６０％である。The etching conditions are, for example, a high frequency power density of 0.24W/
Cm2, gas pressure 30Pa, BCL3 gas flow rate 200s
Mixed gas flow rate of ecm and CF4 and 02 503ee
l11. The removal amount of the film thickness is 60%.
次に、同じエツチング装置を用い、レジスト層１５をマ
スクとして、前記の第１の薄膜１３のエツチングよりも
異方性成分を高めた条件で第１のＲＨｔＡ１３を最後ま
でエツチングする。エツチング条件は例えば、高周波電
力密度０．２１／ｅ請２、ガス圧２０Ｐａ、 ＢＣＬ３
ガス流ｉ！に２００ｓｃｅｍおよびＣＦ４ と０２の混
合ガス流量５０ｓｅｃ＋ａである。Next, using the same etching apparatus and using the resist layer 15 as a mask, the first RHtA 13 is etched to the end under conditions that increase the anisotropic component compared to the etching of the first thin film 13 described above. Etching conditions are, for example, high frequency power density 0.21/e 2, gas pressure 20 Pa, BCL3
Gas style i! The flow rate of the mixed gas of CF4 and 02 was 50 sec+a.
上記のエツチングにより、側壁にテーパを有する第１の
薄膜１３のパターン１６が形成されろ（第１図（ｄ））
。このパターン１６の上部幅Ｌ１はレジスト層１５の下
部幅によって制御され、下部幅Ｌ２はレジスト層１５の
上部幅によって制御される。By the above etching, a pattern 16 of the first thin film 13 having a tapered side wall is formed (FIG. 1(d)).
. The upper width L1 of this pattern 16 is controlled by the lower width of the resist layer 15, and the lower width L2 is controlled by the upper width of the resist layer 15.
ところで、上記実施例では第２の薄膜１４を形成した例
を示したが、これは第１の薄膜１３のエツチングにおい
て、レジスト層１５もわずかにエツチングされるからで
ある。第２の薄膜１４は、レジスト層１５の当初の下部
幅を、より正確にパターン１６の上部幅Ｌ１に反映させ
るために形成される。したがって、レジスト層１５の下
部幅の減少が許容範囲であれば、第２の薄膜１４は形成
される必要はない。Incidentally, in the above embodiment, an example was shown in which the second thin film 14 was formed, but this is because the resist layer 15 is also slightly etched when the first thin film 13 is etched. The second thin film 14 is formed to more accurately reflect the original lower width of the resist layer 15 on the upper width L1 of the pattern 16. Therefore, if the reduction in the lower width of the resist layer 15 is within an acceptable range, it is not necessary to form the second thin film 14.
ｂ、実施例２ 本発明の第２の実施例を第４図を参照して説明する。b. Example 2 A second embodiment of the present invention will be described with reference to FIG.
まず、第４図（ａ）に示すように、第１の実施例と同様
にＳｉ基板４１上にＳｉＯ□膜４２全４２００Ｘ形成し
、その上にエツチングすべき第１の薄膜４３として人１
−Ｓｉ合金膜を約り」被着する。さらに、この上に第２
の薄膜４４としてアモルファスＳｉ膜を約６００人波着
する。第１の実施例と同様に、第２の薄膜４４は形成さ
れなくともよい。First, as shown in FIG. 4(a), a SiO□ film 42 of 4200× is formed on a Si substrate 41 in the same manner as in the first embodiment.
- Deposit a Si alloy film. Furthermore, a second
About 600 layers of amorphous Si film are deposited as the thin film 44. As in the first embodiment, the second thin film 44 may not be formed.
次に、ポリメチルメタアクリレ−１−（ＰＭＭＡ）とポ
ジ型レジストを用いて、上部よりも下部の幅の狭い２Ｊ
ｉｌレジスト４５を形成する。Next, using polymethyl methacrylate-1- (PMMA) and a positive resist, a 2J
An il resist 45 is formed.
第２の薄膜４４上にＰＭＭＡを約１．２戸、ポジ型レジ
ストを約ＩＰ１塗布する。ポジ型レジストを所望のパタ
ーンを有するフォトマスクを用いて露光した後、現像し
て上層レジスト層４６を形成する。さらに、この上層レ
ジスト層４６をマスクとして、ＰＭＭＡ膜に紫外線を露
光した後、現像して下層レジスト層４７を形成する。Approximately 1.2 coats of PMMA and about 1 coat of positive resist are coated on the second thin film 44. After exposing the positive resist using a photomask having a desired pattern, the upper resist layer 46 is formed by developing it. Furthermore, using this upper resist layer 46 as a mask, the PMMA film is exposed to ultraviolet light and then developed to form a lower resist layer 47.
ＰＭＭＡＩＩＩのパターニングにおいて、紫外線の露光
量および現像条件の設定により下層レジスト層４７のサ
イドエツチングを大きくして、そのエツジを上層レジス
ト層４６のエツジより内側（こ位置させることが可能で
ある（第４図（ａ））。In patterning PMMA III, it is possible to increase the side etching of the lower resist layer 47 by setting the amount of ultraviolet exposure and development conditions, and to position the edge inside the edge of the upper resist layer 46. Figure (a)).
次に、上層レジスト層４６および下層レジストＮＩ４７
からなる２Ｎレジスト層４５を用いて、第１の実施例と
同様に、第２の薄膜４４についで第１の薄膜４３をエツ
チングする。Next, the upper resist layer 46 and the lower resist layer NI47
The second thin film 44 and then the first thin film 43 are etched using a 2N resist layer 45 consisting of the following.
このエツチングにより、側壁にテーパを有する第１の薄
膜４３のパターン４８が形成される（第４図（ｂ））。By this etching, a pattern 48 of the first thin film 43 having a tapered sidewall is formed (FIG. 4(b)).
このパターン４８の上部幅は下層レジスト層４７の幅に
よって制御され、下部幅は上層レジスト７ｉＪ４６の幅
によって制御される。The upper width of this pattern 48 is controlled by the width of the lower resist layer 47, and the lower width is controlled by the width of the upper resist layer 7iJ46.
（効 果）
以上詳細に説明したように、本発明によれば、上部より
も下部の幅が狭いレジスト層の下部によって第１のＲ膜
のパターンの上部幅がｆｌｉｌｌ＃される。(Effects) As described above in detail, according to the present invention, the upper width of the pattern of the first R film is filled # by the lower part of the resist layer, which is narrower at the lower part than the upper part.
また、このレジスト層の上部幅によって該パターンの下
部幅が制御される。Further, the width of the bottom of the pattern is controlled by the width of the top of the resist layer.
したがって、該パターンの側壁の傾斜角を容易に制御す
ることができる。また、レジスト層のエツジの後退を利
用しないので、レジスト層の除去によるパターン形状の
劣化がなく、良好なテーバ分有するパターンが形成でき
る。Therefore, the inclination angle of the sidewall of the pattern can be easily controlled. Furthermore, since the retreat of the edges of the resist layer is not utilized, there is no deterioration of the pattern shape due to removal of the resist layer, and a pattern having a good taper can be formed.
第１図は本発明のパターン形成方法の第１の実施例の工
程説明図、第２図および第３図は従来のパターン形成方
法の工程説明図、第４図は本発明の第２の実施例の工程
説明図である。
１１．４１・・・Ｓｉ基板、１２，４２・・・５ｉＯ２
Ｕ、１３．４３・・・第１の薄膜、１４，４４・・・第
２のＲ膜、１５・・・レジスト５．１６，４８・・・第
１の’ｆ４膜のパターン、４５・・・２ＮレジストＦｉ
、４６・・・上層レジスト層、４７・・・下層レジスト
層。
本発明／）括１のかし］
第１図
１ａ来りパターン子つ斤き６）云
第２図
Ｕｅリパターンデ５版方地
第３図
〉ト全ｐ月 つ項３ ｚデン￥ｉ神例
見 ４ Σ
ｑｔ：Ｓｉ墨版
ヶｚ： ｓンθ、月莫
μ３：拓１り両様
ｑ引算２つ句ｎチ
４ｒ二 ２Ｊｌ／”／’スＴＪFIG. 1 is a process explanatory diagram of a first embodiment of the pattern forming method of the present invention, FIGS. 2 and 3 are process explanatory diagrams of a conventional pattern forming method, and FIG. 4 is a process explanatory diagram of a second embodiment of the present invention. It is an example process explanatory diagram. 11.41...Si substrate, 12,42...5iO2
U, 13.43...first thin film, 14,44...second R film, 15...resist 5.16,48...pattern of first 'f4 film, 45...・2N resist Fi
, 46... Upper resist layer, 47... Lower resist layer. This invention/) Bracket 1] Fig. 1 1a coming pattern 6) Fig. 2 Ue repattern de 5th edition direction Fig. 3 4 Σ qt: Si ink version z: sun θ, moon mo μ 3: Taku 1 Riyosama q subtraction 2 phrases nchi 4r 2 2Jl/”/'s TJ
Claims (2)
記第１の薄膜上に上部よりも下部の幅が狭いレジスト層
を形成する工程と、前記レジスト層をマスクとして等方
性成分の割合を大きくしたエッチング条件で前記第１の
薄膜を途中までエッチングする工程と、前記レジスト層
をマスクとして前記エッチングより異方性成分を高めた
条件で前記第１の薄膜を最後までエッチングする工程と
を有するパターン形成方法。(1) A step of forming a first thin film on a semiconductor substrate, a step of forming a resist layer having a lower width narrower than an upper portion on the first thin film, and an isotropic component using the resist layer as a mask. a step of etching the first thin film halfway under etching conditions in which the ratio of A pattern forming method comprising:
記第１の薄膜上に前記第１の薄膜と被エッチング性の異
なる第２の薄膜を形成する工程と、前記第２の薄膜上に
上部よりも下部の幅が狭いレジスト層を形成する工程と
、前記レジスト層をマスクとして前記第２の薄膜を選択
的にエッチングし前記第２の薄膜のエッジを前記レジス
ト層の下部にそろえる工程と、前記レジスト層および前
記第２の薄膜をマスクとして等方性成分の割合を大きく
したエッチング条件で前記第１の薄膜を途中までエッチ
ングする工程と、前記レジスト層および前記第２の薄膜
をマスクとして前記エッチングより異方性成分を高めた
条件で前記第１の薄膜を最後までエッチングする工程と
を有するパターン形成方法。(2) a step of forming a first thin film on a semiconductor substrate; a step of forming a second thin film having a different etchability from the first thin film on the first thin film; and a step of forming a second thin film on the first thin film. forming a resist layer on top with a width narrower at the bottom than at the top, and selectively etching the second thin film using the resist layer as a mask to align the edge of the second thin film with the bottom of the resist layer. a step of etching the first thin film halfway under etching conditions in which the ratio of isotropic components is increased using the resist layer and the second thin film as a mask; A pattern forming method comprising the step of etching the first thin film to the end under conditions with a higher anisotropic component than the etching as a mask.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25827587A JPH01101634A (en) | 1987-10-15 | 1987-10-15 | Pattern formation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25827587A JPH01101634A (en) | 1987-10-15 | 1987-10-15 | Pattern formation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01101634A true JPH01101634A (en) | 1989-04-19 |
Family
ID=17317982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25827587A Pending JPH01101634A (en) | 1987-10-15 | 1987-10-15 | Pattern formation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01101634A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017518646A (en) * | 2014-06-04 | 2017-07-06 | ユニバーシティ ド エクス‐マルセイユ | Method for randomly texturing a semiconductor substrate |
-
1987
- 1987-10-15 JP JP25827587A patent/JPH01101634A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017518646A (en) * | 2014-06-04 | 2017-07-06 | ユニバーシティ ド エクス‐マルセイユ | Method for randomly texturing a semiconductor substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4202914A (en) | Method of depositing thin films of small dimensions utilizing silicon nitride lift-off mask | |
| US6255035B1 (en) | Method of creating optimal photoresist structures used in the manufacture of metal T-gates for high-speed semiconductor devices | |
| JPS5669835A (en) | Method for forming thin film pattern | |
| US4568411A (en) | Metal/semiconductor deposition | |
| JPH09321023A (en) | Method of forming metal wiring | |
| CN116978781A (en) | Photolithographic patterning methods, structural and metal patterning methods in chip manufacturing | |
| JPH01101634A (en) | Pattern formation | |
| JPS61273546A (en) | Production of metal silicide photomask | |
| US4826754A (en) | Method for anisotropically hardening a protective coating for integrated circuit manufacture | |
| JPH0774087A (en) | MLR pattern forming method | |
| JPS6227384B2 (en) | ||
| JPH0458167B2 (en) | ||
| JPS5950053B2 (en) | Photo engraving method | |
| JPH03257825A (en) | Manufacture of semiconductor device | |
| JPS5893327A (en) | Minute processing method | |
| KR0156106B1 (en) | Pattern Forming Method in Metallization Process | |
| JPS60254733A (en) | Pattern forming method | |
| JPS6066432A (en) | Forming method of fine pattern | |
| JPH0513401A (en) | Semiconductor substrate processing method | |
| JPS6354726A (en) | Method of etching resist film | |
| JPS63211740A (en) | Method for forming wiring pattern of semiconductor element | |
| JPH02202030A (en) | Manufacture of semiconductor device | |
| JPS6081828A (en) | Fine pattern formation method | |
| JPH0748468B2 (en) | Pattern formation method | |
| JPH0789535B2 (en) | Alignment mark for particle beam exposure |