JPH01101634A - パターン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置の製造において、傾斜した側壁を
有するパターンの形成方法に関する。

（従来の技術） 従来からテーパを有するパターン形成方法として、例え
ば、特開昭５８−１７３２１４号公報に記載されている
ように、エツチングマスクに用いろレジスト層のエツチ
ング速度が比較的大きいエツチング条件で、レジスト層
のエツジを後退させて、被エツチング膜のパターンにテ
ーバを形成する方法が知られている。

第２図（ａ）〜（Ｃｏ）を用いてその方法の一例を説明
する。

まず、第２図（ａ）に示すように、Ｓｉ基板２１上に下
地膜２２を形成し、被エツチング膜２３を被着する。さ
らに、第２図（ｂ）に示すように、所望のレジストｗ１
２４を形成する。

次に、レジストのエツチング速度が比較的大きく、シか
もレジストが等方的１ζエツチングされる条件でこの構
造物をエツチングすると、レジスト層２４のエツジが後
退し、第２図（ｃ）に示すように被エツチングｌ’Ｊ２
３の側壁にテーパ２５が形成される。

（発明が解決しようとする問題点） しかしながら、以上述べた従来のパターン形成方法では
、十分なテーパ角を形成するためにレジストのエツチン
グ速度を大きくした場合、エツチング中にレジスト層が
除去され、被エツチング膜の残膜量が減少しなりパター
ン上部のエツジ形状が劣化するという問題が生じろ（第
３図）。

特に、半導体装置の製造プロセスにおいて下地に高低が
あると、レジスト層の膜厚が場所によって異なり膜厚が
薄い部分でこのような問題が起こりやすい。

（問題点を解決するための手段） 上記問題点を解決するため本発明のパターン形成方法は
、半導体基板上にパターンを形成すべき第１の薄膜を被
着する工程と、この第１の薄膜の上に上部よりも下部の
幅が狭いレジスト層を形成する工程と、該レジスト層を
、マスクとして等方性成分の割合を大きくした条件で前
記第１の薄膜を途中までエツチングする工程と、該レジ
スト層をマスクとして前記エツチングより異方性成分を
高めた条件で前記第１の薄膜を最後までエツチングする
工程とからなる。

（作　用） 本発明によれば、上部よりも下部の幅が狭いレジスト層
の下部によって第１の薄膜のパターンの上部幅が制御さ
れる。また、このレジスト層の上部幅によって該パター
ンの下部幅が制御される。

したがって、第１の薄膜のパターンの側壁にテーパが形
成される。

（実施例） ａ、実施例１ 本発明のパターン形成方法の第１の実施例を、第１図を
参照して説明する。

まず、第１図（ａ）に示すように、半導体基板としての
Ｓｉ基板１１上に絶縁膜として５ｉ０２膜１２を形成し
、その上にエツチングすべき第１の薄膜１３を形成する
。さらに、この上に第２の薄膜１４を被着する。

第１の薄膜１３として、人１もしくはＡｌ−５ｉ合金膜
が使用される。また、第２の薄膜１４として、アモルフ
ァスＳｉ、　ＳｉＯ□ｐ　Ｓｉ３Ｎ４などの絶縁膜もし
くは、Ｗ、　Ｔｉ、　Ｍｏ、　Ｔａ、　ＴｉＷなどの金
属膜が使用される。

次に、上部よりも下部の幅の狭いレジスト層１５を形成
する。このような断面形状をもつレジスト層（よ、Ｌ　
Ｍ　Ｒ（Ｌｏｗ　１Ｊｏｌｅｅｕｌａｒ　ｗｅｔｇｂｔ
　ＲｅｓｉＭｔ）を使用することによって容易に形成す
ることができる。このＬＭＲは「河津隆治、外８名、電
子通信学会技報、５ＳＤ８３−１７８　（１９８４）１
〜８頁」に記載されており、オーバーへングＲｅ現像時
間を変化させることによって自由に制御できる。

次に、第１図（ｂ）に示すように、レジスト層１５をマ
スクとして第２の薄膜１４に等方性エツチングを施し、
第２の薄膜１４のエツジをレジスト層１５の下部にそろ
える。

次に、第１図（Ｃ）に示すように、レジスト層１５をマ
スクとして、等方性成分の割合を大きくした条件で第１
の＃膜１３を途中までエツチングする。

次に、第１図（ｄ）に示すように、同じくレジストＦＪ
１５をマスクとして、前記の第１の薄膜１３のエツチン
グよゆも異方性成分を高めた条件で第１の薄膜１３を最
後までエツチングする。側壁にテーパを有する第１の薄
膜１３のパターン１６が形成される。

次に、第１図（６）に示すように、レジスト層１５を除
去した後、第２の薄膜１４を除去する。

ここで、第１の実施例をさらに詳述する。

まず、第１図（ａ）に示すように、Ｓｉ基板１１上に５
ｉ０２を３０００　Ａ形成し、その上にエツチングすべ
き第１の薄膜１３として、層−３ｉ（１に）膜をマグネ
トロンスパッタ法によって約１μ詭被着する。さらに、
この上に第２の薄膜としてアモルファスＳｉ膜をマグネ
トロンスパッタ法によって約ａｏｏ　入被着する。

次に、ＬＭＲを用いて上部よりも下部の幅が狭いレジス
ト層を形成する。ＬＭＲとして、例えばノボラックのナ
フトキノンアジドスルホン酸エステル系レジストを３０
ｗｔにメチルセルソルブアセテートに溶解したものを回
転塗布法により月−Ｓ＋膜上に約１戸形成する。露光後
、モノクロルベンゼン１に対しシクロヘキサン０．１５
の混合液を用い、液温２５℃で５０秒間現像すると、第
１図（ａ）に示すように上部よりも下部の幅が狭いレジ
スト層１５が得られる。

次に、レジスト層１５をエツチングマスクとして、平行
平板型反応性イオンエツチング装置を用い、アモルファ
スＳ′ｉからなる第２の薄膜に等方性エツチングを施す
。エツチング条件は例えば、高周波電力密度０．　ＨＶ
／ｃ＋ａ２、ガス圧２０Ｐａ、　ＣＦ４　と０゜の混合
ガス流量２００ｓｅｃ＋ｍである。このエツチングによ
り、第２の薄膜１４のエツジがレジスト層１５の下部に
そろえられる（第１図（ｂ））。

次に、同じエツチング装置を用い、レジスト層１５をマ
スクとして、等方性成分の割合を大きくした条件で月−
３１からなる第１の薄膜１３を途中までエツチングする
（第１図（ｅ））。乙の゛エツチングにより、第１のＲ
ｐＡ１３の膜厚の４０％〜８０％を選択的に除去する。

エツチング条件は例えば、高周波電力密度０．２４Ｗ／
Ｃｍ２、ガス圧３０Ｐａ、　ＢＣＬ３ガス流量２００ｓ
ｅｃｍおよびＣＦ４　と０２の混合ガス流量５０３ｅｅ
ｌ１１．膜厚の除去量的６０％である。

次に、同じエツチング装置を用い、レジスト層１５をマ
スクとして、前記の第１の薄膜１３のエツチングよりも
異方性成分を高めた条件で第１のＲＨｔＡ１３を最後ま
でエツチングする。エツチング条件は例えば、高周波電
力密度０．２１／ｅ請２、ガス圧２０Ｐａ、　ＢＣＬ３
ガス流ｉ！に２００ｓｃｅｍおよびＣＦ４　と０２の混
合ガス流量５０ｓｅｃ＋ａである。

上記のエツチングにより、側壁にテーパを有する第１の
薄膜１３のパターン１６が形成されろ（第１図（ｄ））
。このパターン１６の上部幅Ｌ１はレジスト層１５の下
部幅によって制御され、下部幅Ｌ２はレジスト層１５の
上部幅によって制御される。

ところで、上記実施例では第２の薄膜１４を形成した例
を示したが、これは第１の薄膜１３のエツチングにおい
て、レジスト層１５もわずかにエツチングされるからで
ある。第２の薄膜１４は、レジスト層１５の当初の下部
幅を、より正確にパターン１６の上部幅Ｌ１に反映させ
るために形成される。したがって、レジスト層１５の下
部幅の減少が許容範囲であれば、第２の薄膜１４は形成
される必要はない。

ｂ、実施例２ 本発明の第２の実施例を第４図を参照して説明する。

まず、第４図（ａ）に示すように、第１の実施例と同様
にＳｉ基板４１上にＳｉＯ□膜４２全４２００Ｘ形成し
、その上にエツチングすべき第１の薄膜４３として人１
−Ｓｉ合金膜を約り」被着する。さらに、この上に第２
の薄膜４４としてアモルファスＳｉ膜を約６００人波着
する。第１の実施例と同様に、第２の薄膜４４は形成さ
れなくともよい。

次に、ポリメチルメタアクリレ−１−（ＰＭＭＡ）とポ
ジ型レジストを用いて、上部よりも下部の幅の狭い２Ｊ
ｉｌレジスト４５を形成する。

第２の薄膜４４上にＰＭＭＡを約１．２戸、ポジ型レジ
ストを約ＩＰ１塗布する。ポジ型レジストを所望のパタ
ーンを有するフォトマスクを用いて露光した後、現像し
て上層レジスト層４６を形成する。さらに、この上層レ
ジスト層４６をマスクとして、ＰＭＭＡ膜に紫外線を露
光した後、現像して下層レジスト層４７を形成する。

ＰＭＭＡＩＩＩのパターニングにおいて、紫外線の露光
量および現像条件の設定により下層レジスト層４７のサ
イドエツチングを大きくして、そのエツジを上層レジス
ト層４６のエツジより内側（こ位置させることが可能で
ある（第４図（ａ））。

次に、上層レジスト層４６および下層レジストＮＩ４７
からなる２Ｎレジスト層４５を用いて、第１の実施例と
同様に、第２の薄膜４４についで第１の薄膜４３をエツ
チングする。

このエツチングにより、側壁にテーパを有する第１の薄
膜４３のパターン４８が形成される（第４図（ｂ））。

このパターン４８の上部幅は下層レジスト層４７の幅に
よって制御され、下部幅は上層レジスト７ｉＪ４６の幅
によって制御される。

（効　果） 以上詳細に説明したように、本発明によれば、上部より
も下部の幅が狭いレジスト層の下部によって第１のＲ膜
のパターンの上部幅がｆｌｉｌｌ＃される。

また、このレジスト層の上部幅によって該パターンの下
部幅が制御される。

したがって、該パターンの側壁の傾斜角を容易に制御す
ることができる。また、レジスト層のエツジの後退を利
用しないので、レジスト層の除去によるパターン形状の
劣化がなく、良好なテーバ分有するパターンが形成でき
る。

【図面の簡単な説明】

第１図は本発明のパターン形成方法の第１の実施例の工
程説明図、第２図および第３図は従来のパターン形成方
法の工程説明図、第４図は本発明の第２の実施例の工程
説明図である。 １１．４１・・・Ｓｉ基板、１２，４２・・・５ｉＯ２
Ｕ、１３．４３・・・第１の薄膜、１４，４４・・・第
２のＲ膜、１５・・・レジスト５．１６，４８・・・第
１の’ｆ４膜のパターン、４５・・・２ＮレジストＦｉ
、４６・・・上層レジスト層、４７・・・下層レジスト
層。 本発明／）括１のかし］ 第１図 １ａ来りパターン子つ斤き６）云 第２図 Ｕｅリパターンデ５版方地 第３図 〉ト全ｐ月　つ項３　ｚデン￥ｉ神例 見　４　Σ ｑｔ：Ｓｉ墨版 ヶｚ：　ｓンθ、月莫 μ３：拓１り両様 ｑ引算２つ句ｎチ ４ｒ二　２Ｊｌ／”／’スＴＪ

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に第１の薄膜を形成する工程と、前
   記第１の薄膜上に上部よりも下部の幅が狭いレジスト層
   を形成する工程と、前記レジスト層をマスクとして等方
   性成分の割合を大きくしたエッチング条件で前記第１の
   薄膜を途中までエッチングする工程と、前記レジスト層
   をマスクとして前記エッチングより異方性成分を高めた
   条件で前記第１の薄膜を最後までエッチングする工程と
   を有するパターン形成方法。
2. （２）半導体基板上に第１の薄膜を形成する工程と、前
   記第１の薄膜上に前記第１の薄膜と被エッチング性の異
   なる第２の薄膜を形成する工程と、前記第２の薄膜上に
   上部よりも下部の幅が狭いレジスト層を形成する工程と
   、前記レジスト層をマスクとして前記第２の薄膜を選択
   的にエッチングし前記第２の薄膜のエッジを前記レジス
   ト層の下部にそろえる工程と、前記レジスト層および前
   記第２の薄膜をマスクとして等方性成分の割合を大きく
   したエッチング条件で前記第１の薄膜を途中までエッチ
   ングする工程と、前記レジスト層および前記第２の薄膜
   をマスクとして前記エッチングより異方性成分を高めた
   条件で前記第１の薄膜を最後までエッチングする工程と
   を有するパターン形成方法。