JPH01101762A - データ通信システムのバッファ管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信システムのバッファ管理方式に係わ
り、特にデータ送受信速度を高速化し、バッファ使用効
率を良くしたデータ通信システムのバッファ管理方式に
関する。

〔従来の技術〕

この種のデータ通信システムのバッファ管理方式は、送
信用データあるいは受信用データを一時蓄積するバッフ
ァメモリを有するとともに、前記したバッファを管理す
る手段を有し、データの送信・受信を行う際に、当該手
段と当該バッファメモリとを介在させて行うようにした
データ回線制御装置において実現されている。このバッ
ファ管理方式は、従来、バッファメモリ上にバッファ長
（１）のバッファメモリを複数個準備しておき、回線か
らのデータ送受信に際し、バッファ長（１）よりも短い
データのみを送受信する方式としだものである。かかる
バッファ管理方式は、データの送受信を、バッファに対
して１対１でデータの授受を行うようにしているため、
データの送受信速度を早くできるものの、データ長さが
限定されてしまい、データ送受信の自由度が無いという
欠点があった。

かかる欠点を解消するものとしてデータチエイン方式が
提案された。データチエイン方式は、バッファメモリ上
にバッファ長（β）のバッファメモリを複数個準備して
おき、このバッファ長（β）よりも長いデータの送受信
に際しては複数個のデータバッファを用いて、バッファ
長＜ｉ＞よりも長いデータの送受信を行うようにしたも
のである。このバッファチエイン方式によれば、バッフ
ァ長（１）より長いデータの送受信が可能となり、送受
信データの自由度が著しく増加するという利点がある。

〔発明が解決しようとする問題点〕

上述したデータチエイン方式は、送信受信データの長さ
がバッファ長（１）を超えるときには、当然、バッファ
面を切り換える必要がある。このデータチエイン方式に
おけるバッファ面の切り換えは、従来、ソフトウェアに
より実行されていた。

このため、バッファ切り換え速度が高速化できず、必然
的に、データ送受信の速度の上限が、このバッファ切り
換え速度により決定されてしまうという問題点があった
。加えて、かかるデータチエイン方式によると、データ
長さが短いときでも、大きなバッファ面を設備しておか
なければならず、バッファ使用効率が悪いという問題点
があった。

本発明は上述した問題点を解決するためになされたもの
で、データ送受信速度を高速化し、バッファ使用効率を
良くしたデータ通信システムのバッファ管理方式を提供
することを目的とする。

〔問題点を解決するための手段〕

上記目的を達成する本発明に係るデータ通信システムの
バッファ管理方式は、送信用データあるいは受信用デー
タを一時蓄積するバッファメモリを有するとともに、前
記バッファを管理する手段を有し、データの送信・受信
を行う際に、当該手段と当該バッファメモリとを介在さ
せて行うようにしたデータ回線制御装置におけるバッフ
ァ管理方式において、バッファメモリ内にバッファを複
数個設け、各バッファの長さと前記複数個のバッファの
先頭アドレスとを記憶させておき、読出信号パルスまた
は書込信号パルスを計数し、その計数結果を所定のバッ
ファの先頭アドレスに加算して読出アドレスまたは書込
アドレスにするとともに、その計数結果を当該記憶させ
ておいた所定のバッファの長さと比較し、その計数結果
が所定のバッファの長さに一致したときに計数値をリセ
ットするとともに、次のバッファの先頭アドレスに歩進
させることを特徴とするものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明に係るデータ通信システムのバッファ管
理方式の実施例を実現する装置を示す構成図である。

第１図に示す装置は、送信用データあるいは受信用デー
タを一時蓄積するバッファを複数個設けてなるバッファ
メモリ１０と、バッファメモリ１０複数のバッファを管
理するためにバッファアドレスを変換し、前記バッファ
メモリ１０の空間を意識することなくバッファメモリ１
０への読み出しあるいは書き込みを可能とした管理手段
２０と、送信用データあるいは受信用データの送信・受
信を行う際に、当該管理手段２０とバッファメモリ１０
とを介在させて行うようにしたデータ回線制御装置３０
とから構成されている。

管理手段２０は、送信用アドレス変換回路２１０と、受
信用アドレス変換回路２２０と、読出アドレスか書込ア
ドレスかを選択する選択回路２３０とから構成されてい
る。送信用アドレス変換回路２１０と、受信用アドレス
変換回路２２０とは、データ信号り、　　、　Ｄ、の方
向が逆であるだけであり、データ送信・データ受信とも
アドレス変換方式の原理は全く同一であって、その構成
も全く同一であるので、受信用アドレス変換回路２２０
について述べる。

受信用アドレス変換回路２２０は、第２図（ｎ）に示す
ような各バッファの長さ（ｎ＋１．ｍ＋１゜１＋１）と
前記した複数個のバッファの先頭アドレス（Ａ、Ｂ、Ｃ
）とを記憶させておくレジスタファイル２２１と、レジ
スタファイル２２１用のアドレスカウンタ２２２と、書
込信号パルスを計数する書込パルス計数カウンタ２２３
と、書込パルス計数カウンタ２２３の計数結果をレジス
タファイル２２１からの所定のバッファの先頭アドレス
に加算して書込アドレスにする加算器２２４と、書込パ
ルス計数カウンタ２２３からの計数結果を取り込むとと
もに、アドレスカウンタ２２２からの指令により出力さ
れるレジスタファイル２２１からのバッファの長さ（ｎ
＋１．ｍ＋１．Ｒ＋１）のいずれかを取り込み、両者を
比較しその計数結果が所定のバッファの長さに一致した
ときに一致検出信号を出力する一致検出器２２５と、こ
の一致検出器２２５からの一致検出信号を書込パルス計
数カウンタ２２３に与えて計数値をリセットさせる論理
和回路２２６と、書込パルスを遅延させてデータバッフ
ァメモリ１０に与える書込パルス遅延回路２２７と、デ
ータ回線制御装置３０からのデータ信号Ｄｗを遅延させ
てデータバッファメモリ１０に与えるデータ遅延回路２
２８とを備えてなり、一致検出器２２５からの一致検出
信号をアドレスカウンタ２２２に与えて次のバッファの
先頭アドレスに歩進させるように回路構成されている。

また、書込終了信号線２２９は、レジスタファイル２２
１用のアドレスカウンタ２２２と論理和回路２２６とに
接続されている。

データ回線制御装置３０は回線１に接続されている。

次に、上述のように構成された装置により実現される実
施例を説明する。

データ回線制御装置３０が回線１からデータを受信する
と、データ回線制御装置３０は受信データをデータ遅延
回路２２８に出力するとともに、書込パルスを書込パル
ス計数カウンタ２２３と、書込パルス遅延回路２２７と
に与える。この書込パルスにより書込パルス計数カウン
タ２２３は歩進し、その計数結果を一致検出器２２５に
与える。

一致検出器２２５は、アドレスカウンタ２２２からの指
令により出力されるレジスタファイル２２１からのバッ
ファの長さ（ｎ＋ｌ’、第２図（ＩＩ）参照）取り込む
とともに、書込パルス計数カウンタ２２３からの計数結
果を取り込み、両者を比較する。一致検出器２２５は、
その計数結果が所定のバッファの長さ（ｎ＋　１　）に
一致したときに一致検出信号を出力する。この一致検出
器２２５からの一致検出信号は論理和回路２２６を介し
て書込パルス計数カウンタ２２３に与えられ、パルス計
数カウンタ２２３の計数値をリセットさせ、かつアドレ
スカウンタ２２２を歩進させる。この計数値がリセット
される間、パルス計数カウンタ２２３からの計数値は、
加算器２２４にて、レジスタファイル２２１からの先頭
アドレス（Ａ、第２図〔■〕参照）に加算されて書込ア
ドレスとなり、このアドレスに従ってデータＤｗをバッ
ファメモリ１０に書き込むことになる。

パルス計数カウンタ２２３の計数値がリセットされると
ともに、アドレスカウンタ２２２が歩進されると、アド
レスカウンタ２２２からの指令によりレジスタファイル
２２１からは、バッファの長さ（ｍ＋　ｌ　、第２図〔
■〕参照）と、先頭アドレス（Ｂ、第２図（ＩＩ）参照
）とが出力される。

データ回線制御装置３０は、受信データをデータ遅延回
路２２８に出力するとともに、書込パルスを書込パルス
計数カウンタ２２３と、書込パルス遅延回路２２７とに
与える。この書込パルスにより書込パルス計数カウンタ
２２３は歩進し、その計数結果を一致検出器２２５に与
える。一致検出器２２５は、アドレスカウンタ２２２か
らの指令により出力されるレジスタファイル２２１から
のバッファの長さ（ｍ＋　１　、第２図ＣＩＩＩ参照）
を取り込むとともに、当該書込パルス計数カウンタ２２
３からの計数結果を取り込み、両者を比較する。一致検
出器２２５は、その計数結果が所定のバッファの長さく
ｍ＋１）に一致したときに一致検出信号を出力する。こ
の一致検出器２２５からの一致検出信号は論理和回路２
２６を介して書込パルス計数カウンタ２２３に与えられ
、パルス計数カウンタ２２３の計数１直をリセットさせ
、かつアドレスカウンタ２２２を歩進させる。この計数
値がリセットされる間、パルス計数カウンタ２２３から
の計数値は、加算器２２４にて、レジスタファイル２２
１からの先頭アドレス（Ｂ、　第２図［ＩＩ）参照）に
加算されて書込アドレスとなり、このアドレスに従って
データＤｗ　をバッファメモリ１０に書き込むことにな
る。

パルス計数カウンタ２２３の計数値がリセットされると
ともに、アドレスカウンタ２２２が歩進されると、アド
レスカウンタ２２２からの指令によりレジスタファイル
２２１からは、バッファの長さ（β＋１．第２図〔■〕
参照）と、先頭アドレス（Ｃ，第２図〔■〕参照）とが
出力される。

データ回線制御装置３０は、受信データをデータ遅延回
路２２８に出力するとともに、書込パルスを書込パルス
計数カウンタ２２３と、書込パルス遅延回路２２７とに
与える。この書込パルスにより書込パルス計数カウンタ
２２３は歩進し、その計数結果を一致検出器２２５に与
える。一致検出器２２５は、アドレスカウンタ２２２か
らの指令により出力されるレジスタファイル２２１から
のバッファの長さ（ｊ！＋ｌ、第２図ＣＩＩ〕参照）を
取り込むとともに、書込パルス計数カウンタ２２３から
の計数結果を取り込み、両者を比較する。

一致検出器２２５は、その計数結果が所定のバッファの
長さβ＋１＞に一致したときに一致検出信号を出力する
。この一致検出器２２５からの一致検出信号は論理和回
路２２６を介して書込パルス計数カウンタ２２３に与え
られ、パルス計数カウンタ２２３の計数値をリセットさ
せ、かつアドレスカウンタ２２２を歩進させる。この計
数値がリセットされる間、パルス計数カウンタ２２３か
らの計数値は、加算器２２４にて、レジスタファイル２
２１からの先頭アドレス（Ｃ，第２図ＣＩＩ）参照）に
加算されて書込アドレスとなり、このアドレスに従って
データＤＷをバッファメモリ１０に書き込むことになる
。

ここで、書込パルス遅延回路２２７と、データ遅延回路
２２８とは、アドレス出力との時間調整のだめに設けら
れている。

このような動作は、回線１からのデータ受信が終了し、
データ回線制御装置３０が書込終了パルス２２９を出力
するまで続けられ、書込終了パルス２２９が出力される
と、アドレスカウンタ２２２と、パルス計数カウンタ２
２３はリセットされる。

このように動作するので、第２図（Ｉ）の仮想メモリ空
間から第２図（ＩＩ）の実メモリ空間に格納できること
になる。そして、データ回線制御装置３０が意識するメ
モリ空間は、常にアドレスが連続した一面のメモリ領域
であるように扱えることになる。もちろん、データ送信
のときも、第２図（Ｉ［）の実メモリ空間に格納したデ
ータを第２図（Ｉ）の仮想メモリ空間に容易に変換でき
ることになる。

したがって、データ受信時には第２図（Ｉ）の仮想メモ
リ空間（０〜（ｎ＋　１＋ｍ＋　１＋ｊり）を３つのメ
モリ領域（０〜ｎ；ｎ＋１〜ｍ；ｍ＋ｌ〜りに分け、第
２図（ＩＩ）の実メモリ空間（Ａ−Ａ＋ｎ　；　Ｂ−Ｂ
＋ｍ　；　Ｃ−Ｃ＋β）にアドレス変換できるようにし
たものである。データ送信時も第２図（ｎ）の実メモリ
空間 （Ａ−Ａ＋ｎ　；Ｂ−Ｂ＋ｍ　；Ｃ−Ｃ＋ｊｌりから第
２図（１）の仮想メモリ空間 （０〜（ｎ＋　１　＋ｍ＋　１　＋　ｊ７）　）に変換
できるものである。

〔発明の効果〕

以上説明したように本発明は、回路によりアドレスの変
換ができるようにしたので、データ送受信速度を高速化
でき、かつデータ長さが長短混在するときでも比較的短
いバッファ面を複数個用意できるのでバッファ使用効率
が向上するという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を実現する装置構成を示す構成
図、第２図は同実施例を説明するために示す図である。 １０・・・・・・バッファメモリ、 ２０・・・・・・管理手段、 ３０・・・・・・データ回線制御装置。 出　　願　　人 日本電気株式会社 代　　理　　人

Claims (1)

【特許請求の範囲】
1. 送信用データあるいは受信用データを一時蓄積するバッ
   ファメモリを有するとともに、前記バッファを管理する
   手段を有し、前記データの送信・受信を行う際に、当該
   手段と当該バッファメモリとを介在させて行うようにし
   たデータ回線制御装置におけるバッファ管理方式におい
   て、前記バッファメモリ内にバッファを複数個設け、前
   記各バッファの長さと前記複数個のバッファの先頭アド
   レスとを記憶させておき、読出信号パルスまたは書込信
   号パルスを計数し、その計数結果を所定のバッファの先
   頭アドレスに加算して読出アドレスまたは書込アドレス
   にするとともに、その計数結果をこの記憶させておいた
   所定のバッファの長さと比較し、その計数結果が所定の
   バッファの長さに一致したときに計数値をリセットする
   とともに、次のバッファの先頭アドレスに歩進させるこ
   とを特徴とするデータ通信システムのバッファ管理方式
   。