JPH01102948U - - Google Patents
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- Publication number
- JPH01102948U JPH01102948U JP19711987U JP19711987U JPH01102948U JP H01102948 U JPH01102948 U JP H01102948U JP 19711987 U JP19711987 U JP 19711987U JP 19711987 U JP19711987 U JP 19711987U JP H01102948 U JPH01102948 U JP H01102948U
- Authority
- JP
- Japan
- Prior art keywords
- bridge circuit
- bridge
- processors
- processor system
- utility
- Prior art date
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- Pending
Links
- 230000009977 dual effect Effects 0.000 claims description 2
- 230000015654 memory Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Multi Processors (AREA)
Description
第１図は本考案の実施例のブロツク回路図、第
２図は従来のデユアルプロセツサシステムのブロ
ツク回路図である。 １，２…ＣＰＵ（プロセツサ）、３，４，５…
共有メモリ、６，７，８，９…スイツチ。
２図は従来のデユアルプロセツサシステムのブロ
ツク回路図である。 １，２…ＣＰＵ（プロセツサ）、３，４，５…
共有メモリ、６，７，８，９…スイツチ。
Claims (1)
- ４個のスイツチがブリツジ型に接続されてなる
ブリツジ回路と、前記ブリツジ回路の入力端にそ
れぞれ接続されている２つのプロセツサと、前記
ブリツジ回路の出力端にそれぞれ接続されている
２つの共有メモリとから成ることを特徴とするデ
ユアルプロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19711987U JPH01102948U (ja) | 1987-12-25 | 1987-12-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19711987U JPH01102948U (ja) | 1987-12-25 | 1987-12-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01102948U true JPH01102948U (ja) | 1989-07-12 |
Family
ID=31487689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19711987U Pending JPH01102948U (ja) | 1987-12-25 | 1987-12-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01102948U (ja) |
-
1987
- 1987-12-25 JP JP19711987U patent/JPH01102948U/ja active Pending