JPH01103871A - 埋込ゲート型半導体制御素子 - Google Patents
埋込ゲート型半導体制御素子Info
- Publication number
- JPH01103871A JPH01103871A JP62261372A JP26137287A JPH01103871A JP H01103871 A JPH01103871 A JP H01103871A JP 62261372 A JP62261372 A JP 62261372A JP 26137287 A JP26137287 A JP 26137287A JP H01103871 A JPH01103871 A JP H01103871A
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- JP
- Japan
- Prior art keywords
- layer
- width
- semiconductor
- semiconductor layer
- dopant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は埋込ゲート型半導体制御素子に関し、特に制御
電極をベース層内に埋め込んだ構造の半導体制御素子の
埋込部のパターン形状に関する。
電極をベース層内に埋め込んだ構造の半導体制御素子の
埋込部のパターン形状に関する。
Ｂ１発明の概要
本発明は、ＰＮＰＮ層からなりアノード層と、ベース層
と、カソード層、および低抵抗不純物層に埋め込んだゲ
ート層からなる半導体制御素子において、 前記ベース層の動作領域内に位置する前記低抵抗不純物
層の幅を動作領域を流れるキャリアの拡散長の２倍以下
とすることにより、 緒特性に優れた半導体制御素子を得る。
と、カソード層、および低抵抗不純物層に埋め込んだゲ
ート層からなる半導体制御素子において、 前記ベース層の動作領域内に位置する前記低抵抗不純物
層の幅を動作領域を流れるキャリアの拡散長の２倍以下
とすることにより、 緒特性に優れた半導体制御素子を得る。
Ｃ１従来の技術
第５図は従来の埋込ゲート型半導体制御素子の正断面図
であって、同図においてＩはＰ型の半導体層である２０
層からなるアノード層、２はＮ型の半導体層であるＮ０
層からなるウエノ＼−である。
であって、同図においてＩはＰ型の半導体層である２０
層からなるアノード層、２はＮ型の半導体層であるＮ０
層からなるウエノ＼−である。
３はＰ型の半導体層である２２層からなるベース層、４
はＮ型の半導体層であるカソード層である。
はＮ型の半導体層であるカソード層である。
５はアノード層１の表面に形成された金属層からなるア
ノード電極、６はカソード層４の表面に形成された金属
層からなるカソード電極、７は２４層からなるカソード
電極、８はベース層３内に埋め込まれたゲート層である
。
ノード電極、６はカソード層４の表面に形成された金属
層からなるカソード電極、７は２４層からなるカソード
電極、８はベース層３内に埋め込まれたゲート層である
。
Ｄ４発明が解決しようとする問題点
第５図に示す半導体制御素子において、ゲート層（Ｐ”
）８は、その部分の横方向抵抗を小さくすることが重要
であり、このため、２３層の不純物濃度は１０１９程度
以上にしである。この結果、電流通路は埋込層のない狭
い幅の部分を通って流れ、電流密度が上昇し、負荷電流
通流時のアノード・カソード間の電圧降下が増大する。
）８は、その部分の横方向抵抗を小さくすることが重要
であり、このため、２３層の不純物濃度は１０１９程度
以上にしである。この結果、電流通路は埋込層のない狭
い幅の部分を通って流れ、電流密度が上昇し、負荷電流
通流時のアノード・カソード間の電圧降下が増大する。
このため、実動電流を大きくできず、また過電流耐量が
低下する。
低下する。
ベース層（Ｐ’）８の不純物濃度を１０層８程度に下げ
れば、このゲート領域にも電流が流れてアノード・カソ
ード間の電圧降下の増大は少ないが、逆にターンオフ時
の掃引抵抗が増加し、大電流をターンオフできなくなる
。それ故に、掃引抵抗を下げてしゅ断電流を大きくする
と、ウェハーの面積利用率が悪く、過電流耐量が低下し
、かつ順方向電圧■、が上昇する問題があった。
れば、このゲート領域にも電流が流れてアノード・カソ
ード間の電圧降下の増大は少ないが、逆にターンオフ時
の掃引抵抗が増加し、大電流をターンオフできなくなる
。それ故に、掃引抵抗を下げてしゅ断電流を大きくする
と、ウェハーの面積利用率が悪く、過電流耐量が低下し
、かつ順方向電圧■、が上昇する問題があった。
Ｅ１問題点を解決するための手段
本発明は、上述の問題に鑑みて、第１のドーパントを含
む第１の半導体層と、第２のドーパントを含む第２の半
導体層と、第１のドーパントを含む第３の半導体層およ
び第２のドーパントを含む第４の半導体層を交互に異な
る導電極性となるように配置し、アノード層を前記第１
の半導体層で形成し、ベース層を前記第３の半導体層で
形成すると共に、カソード層を前記第４の半導体層で形
成し、かつ前記第３の半導体層に低抵抗不純物層を埋設
してゲート層を形成してなる半導体制御素子において、 前記低抵抗不純物層を周枠部と、該周枠部の対向内周面
間を橋絡すると共に前記ベース層の動作領域内に位置す
る橋絡部によって形成し、該橋絡部の幅を前記動作領域
を流れるキャリアの拡散長の２倍以下としたことを特徴
とする埋込ゲート型半導体制御素子。
む第１の半導体層と、第２のドーパントを含む第２の半
導体層と、第１のドーパントを含む第３の半導体層およ
び第２のドーパントを含む第４の半導体層を交互に異な
る導電極性となるように配置し、アノード層を前記第１
の半導体層で形成し、ベース層を前記第３の半導体層で
形成すると共に、カソード層を前記第４の半導体層で形
成し、かつ前記第３の半導体層に低抵抗不純物層を埋設
してゲート層を形成してなる半導体制御素子において、 前記低抵抗不純物層を周枠部と、該周枠部の対向内周面
間を橋絡すると共に前記ベース層の動作領域内に位置す
る橋絡部によって形成し、該橋絡部の幅を前記動作領域
を流れるキャリアの拡散長の２倍以下としたことを特徴
とする埋込ゲート型半導体制御素子。
Ｆ、実施例
以下、本発明の実施例を第１図〜第４図を参照しながら
説明する。
説明する。
第１図は本発明の実施例に係る埋込ゲート型半導体制御
素子の正断面図、第２図は第１図の■−■線断面図であ
る。第１図、第２図において、第５図のものと同−又は
相当部分は同一符号で示し、その説明は省略する。
素子の正断面図、第２図は第１図の■−■線断面図であ
る。第１図、第２図において、第５図のものと同−又は
相当部分は同一符号で示し、その説明は省略する。
本実施例においては、Ｐ゛層からなるゲート層８を所定
厚みを有する中空状の周枠部８ａと、該周枠部８ａの対
向する内周面間に連設された橋絡部８ｂによって構成す
る。すなわち、ゲート層８は所定の厚みを有し、中空直
方体状の周枠部８ａの対向する周面間に所定間隔を置い
て複数の橋絡部８ｂを連設する。
厚みを有する中空状の周枠部８ａと、該周枠部８ａの対
向する内周面間に連設された橋絡部８ｂによって構成す
る。すなわち、ゲート層８は所定の厚みを有し、中空直
方体状の周枠部８ａの対向する周面間に所定間隔を置い
て複数の橋絡部８ｂを連設する。
ゲート層８はベース層（Ｐ、）３内に埋設されている。
第２図の破線で示すＮ、領域は第１図のＮ３層であり、
このセグメントは長方形をしており、この短辺側が第１
図の紙面垂直方向に一致するようになっている。即ち、
第２図に示すようにＮ２層に対向したＰ°層の橋絡部が
Ｎ９層の長辺側で連結してあり、かつＰ゛層のない領域
Ｐ７層の部分は、第２図の破線で示すように、Ｎ２層の
内側に入るように設定されている。
このセグメントは長方形をしており、この短辺側が第１
図の紙面垂直方向に一致するようになっている。即ち、
第２図に示すようにＮ２層に対向したＰ°層の橋絡部が
Ｎ９層の長辺側で連結してあり、かつＰ゛層のない領域
Ｐ７層の部分は、第２図の破線で示すように、Ｎ２層の
内側に入るように設定されている。
カソード層（Ｎ２）４の面積を一定にし、かつゲート層
（Ｐ”）８の不純物濃度を一定にすると共に、橋絡部８
ｂの抵抗が一定となるように橋絡部８ｂの幅ｄを変える
（幅ｄの値を半分にすれば、橋絡部８ｂの個数は２倍に
なる）。
（Ｐ”）８の不純物濃度を一定にすると共に、橋絡部８
ｂの抵抗が一定となるように橋絡部８ｂの幅ｄを変える
（幅ｄの値を半分にすれば、橋絡部８ｂの個数は２倍に
なる）。
Ｎ９層すなわちカソード層４の面積を一定にし、かつこ
のカソード層４の面積からＰ９層すなわちゲート層８の
幅ｄの各橋絡部８ｂを含めた面積を差し引いた残りの面
積すなわち有効カソード面積が一定になる様に橋絡部を
形成したゲートターンオフサイリスクにおけるアノード
・カソード間の電圧降下を測定した。
のカソード層４の面積からＰ９層すなわちゲート層８の
幅ｄの各橋絡部８ｂを含めた面積を差し引いた残りの面
積すなわち有効カソード面積が一定になる様に橋絡部を
形成したゲートターンオフサイリスクにおけるアノード
・カソード間の電圧降下を測定した。
［測定サンプル試作例］
Ｎ形Ｓｔの両面にＧａを、表面濃度８Ｘ１０”、拡散深
さ３５μ尻で通常の熱拡散法で拡散した後、一方の表面
に表面濃度ｌＸｌ０”で深さ１５μＦにボロンを選択拡
散する。このボロンの拡散パターンは後述する。ボロン
拡散後その表面にエピタキシャル成長によってＰ型Ｓｉ
を３０μｍ成長させる。
さ３５μ尻で通常の熱拡散法で拡散した後、一方の表面
に表面濃度ｌＸｌ０”で深さ１５μＦにボロンを選択拡
散する。このボロンの拡散パターンは後述する。ボロン
拡散後その表面にエピタキシャル成長によってＰ型Ｓｉ
を３０μｍ成長させる。
この時のエピタキシャル層のシート抵抗は約５Ω−ａｍ
である。続゛いて、この表面に第１図、第２図に示すパ
ターンでリン（Ｐ）を表面濃度ｌＸｌ０”で深さ１５μ
ｍ選択拡散して、ＰＩＮＩＰ、Ｎ、を形成する。
である。続゛いて、この表面に第１図、第２図に示すパ
ターンでリン（Ｐ）を表面濃度ｌＸｌ０”で深さ１５μ
ｍ選択拡散して、ＰＩＮＩＰ、Ｎ、を形成する。
実験に用いたパターンは、Ｎ２層の形を長方形とし、そ
の長さ方向が３ 、２ ａｍ、横方向を０．３５１とし
た、ま゛た、Ｐ９層のパターンは、橋絡部８ｂの幅ｄを
５０，１００，１５０，２００μ岨こ変化させ、この橋
絡部８ｂの個数はＮ３層ｌＧ１１内でＰ゛層の幅の総和
（ｎＸｄ）を一定とし、掃引抵抗が一定になるようにし
た。従って、Ｐ゛層の存在しない有効カソードＮ２層の
面積も一定になる。
の長さ方向が３ 、２ ａｍ、横方向を０．３５１とし
た、ま゛た、Ｐ９層のパターンは、橋絡部８ｂの幅ｄを
５０，１００，１５０，２００μ岨こ変化させ、この橋
絡部８ｂの個数はＮ３層ｌＧ１１内でＰ゛層の幅の総和
（ｎＸｄ）を一定とし、掃引抵抗が一定になるようにし
た。従って、Ｐ゛層の存在しない有効カソードＮ２層の
面積も一定になる。
実験では、ｄ＝１００μπの橋絡部８ｂの１０個を基準
として、ｎＸｄを変化させた。
として、ｎＸｄを変化させた。
このような条件で作ったゲートターンオフサイリスクに
順方向に電流を流して、この時のアノード・カソード間
電圧を測定した場合、第４図に示す実験結果を得た。第
４図では、ｄ＝１００μ肩時の電圧降下をＶｌｏｏとし
、各ｄに対する電圧降下をｖｄとしてｖｄ／Ｖｌｏｏで
比較して求めである。
順方向に電流を流して、この時のアノード・カソード間
電圧を測定した場合、第４図に示す実験結果を得た。第
４図では、ｄ＝１００μ肩時の電圧降下をＶｌｏｏとし
、各ｄに対する電圧降下をｖｄとしてｖｄ／Ｖｌｏｏで
比較して求めである。
第４図から明らかな様に、ｄ≧１５０μＲに対しては電
流密度が一定であるから、Ｖｄ値も不変であるが、６６
１００μｍに対しては一定であるにも拘わらずＶｄ値は
低下している。この理由は幅ｄを小さくすることによっ
て、縦方向に対し、橋絡部８ｂが殆ど障害にならない事
を意味している。
流密度が一定であるから、Ｖｄ値も不変であるが、６６
１００μｍに対しては一定であるにも拘わらずＶｄ値は
低下している。この理由は幅ｄを小さくすることによっ
て、縦方向に対し、橋絡部８ｂが殆ど障害にならない事
を意味している。
これはキャリアの拡散長と関係している。
すなわち、第４図の結果はｄ＜１００μ友とすることで
橋絡部８ｂが電流通路の阻害要因にならないか、阻害が
低減されていることを意味する。この理由は、第３図に
示す様に電流経路の横方向への拡がりが発生する厚さ（
距離）Ｌがあるため、２Ｌ≧ｄとすれば良い事を意味す
る。ここにＬはベース層（Ｐ２）３内でのキャリアの拡
散距離で、Ｌ−ＪＤ〒で、Ｄは拡散係数、τはライフタ
イムである。
橋絡部８ｂが電流通路の阻害要因にならないか、阻害が
低減されていることを意味する。この理由は、第３図に
示す様に電流経路の横方向への拡がりが発生する厚さ（
距離）Ｌがあるため、２Ｌ≧ｄとすれば良い事を意味す
る。ここにＬはベース層（Ｐ２）３内でのキャリアの拡
散距離で、Ｌ−ＪＤ〒で、Ｄは拡散係数、τはライフタ
イムである。
本実験でのτは略２μｓｅｃ、拡散係数りは１２ＣＩｌ
ｌ″／ ｓ ｅ ｃとすると、Ｌ＝、／１６ｘ２ｘｌ
０−６＝５６μ肩となる。従って、ｃ１２Ｌ＝１１２μ
肩以下とすれば、Ｐ゛領域キャリアの拡散係数距離内に
隠れることになり、従ってＰ°領領域電流阻害要因とな
らないと考えられる。
ｌ″／ ｓ ｅ ｃとすると、Ｌ＝、／１６ｘ２ｘｌ
０−６＝５６μ肩となる。従って、ｃ１２Ｌ＝１１２μ
肩以下とすれば、Ｐ゛領域キャリアの拡散係数距離内に
隠れることになり、従ってＰ°領領域電流阻害要因とな
らないと考えられる。
Ｇ 発明の効果
本発明は以上の如くであって、ベース層内に低抵抗不純
物層を埋め込んで、これを制御電極としてターンオン・
ターンオフさせるようにしたものにおいて、動作領域内
に埋め込んだ上記低抵抗不純物層の幅がその領域を流れ
るキャリアの拡散長の２倍以下となるようにしたから、
実動電流が大きくかつ過電流耐量が向上し、しかも大電
流をターンオフできる高性能にして高信頼性の半導体制
御素子を得ることができるもので、その技術的効果は大
である。
物層を埋め込んで、これを制御電極としてターンオン・
ターンオフさせるようにしたものにおいて、動作領域内
に埋め込んだ上記低抵抗不純物層の幅がその領域を流れ
るキャリアの拡散長の２倍以下となるようにしたから、
実動電流が大きくかつ過電流耐量が向上し、しかも大電
流をターンオフできる高性能にして高信頼性の半導体制
御素子を得ることができるもので、その技術的効果は大
である。
第１図は本発明の実施例による埋込ゲート型半導体制御
素子の正断面図、第２図は第１図のｎ−■線断面図、第
３図は動作図、第４図は動作特性図、第５図は従来の埋
込ゲート型半導体制御素子の正断面図である。 １・・・２１層、２・・・Ｎ１層、３・・・２２層、４
・・・Ｎ６層、８・・・低抵抗不純物層からなるゲート
層、８２Ｌ・・・周枠部、８ｂ・・・橋絡部。 （Ｙ’ｌ （’Ｊ ＋Ａ
素子の正断面図、第２図は第１図のｎ−■線断面図、第
３図は動作図、第４図は動作特性図、第５図は従来の埋
込ゲート型半導体制御素子の正断面図である。 １・・・２１層、２・・・Ｎ１層、３・・・２２層、４
・・・Ｎ６層、８・・・低抵抗不純物層からなるゲート
層、８２Ｌ・・・周枠部、８ｂ・・・橋絡部。 （Ｙ’ｌ （’Ｊ ＋Ａ
Claims (1)
- 【特許請求の範囲】 第１のドーパントを含む第１の半導体層と、第２のド
ーパントを含む第２の半導体層と、第１のドーパントを
含む第３の半導体層および第２のドーパントを含む第４
の半導体層を交互に異なる導電極性となるように配置し
、アノード層を前記第１の半導体層で形成し、ベース層
を前記第３の半導体層で形成すると共に、カソード層を
前記第４の半導体層で形成し、かつ前記第３の半導体層
に低抵抗不純物層を埋設してゲート層を形成してなる半
導体制御素子において、 前記低抵抗不純物層を周枠部と、該周枠部の対向内周面
間を橋絡すると共に前記ベース層の動作領域内に位置す
る橋絡部によって形成し、該橋絡部の幅を前記動作領域
を流れるキャリアの拡散長の２倍以下としたことを特徴
とする埋込ゲート型半導体制御素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261372A JPH01103871A (ja) | 1987-10-16 | 1987-10-16 | 埋込ゲート型半導体制御素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261372A JPH01103871A (ja) | 1987-10-16 | 1987-10-16 | 埋込ゲート型半導体制御素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01103871A true JPH01103871A (ja) | 1989-04-20 |
Family
ID=17360925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261372A Pending JPH01103871A (ja) | 1987-10-16 | 1987-10-16 | 埋込ゲート型半導体制御素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01103871A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732606U (ja) * | 1980-08-02 | 1982-02-20 | ||
| JPS5837963A (ja) * | 1981-08-31 | 1983-03-05 | Meidensha Electric Mfg Co Ltd | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
| JPS6124276A (ja) * | 1984-07-13 | 1986-02-01 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
-
1987
- 1987-10-16 JP JP62261372A patent/JPH01103871A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732606U (ja) * | 1980-08-02 | 1982-02-20 | ||
| JPS5837963A (ja) * | 1981-08-31 | 1983-03-05 | Meidensha Electric Mfg Co Ltd | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
| JPS6124276A (ja) * | 1984-07-13 | 1986-02-01 | Meidensha Electric Mfg Co Ltd | ゲ−トタ−ンオフサイリスタ |
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