JPS6042624B2 - 電界効果型スイツチング素子 - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果型スイッチング素子に係り、特にス
イッチングスピードの速い改良された構造を有する素子
に関する。

電界効果型スイッチング素子はダイオード機能を有す
る半導体基体の一方導電型層中に反対導電’型のゲート
を形成し、ダイオードの両極にそれぞれ形成された一対
の電極（アノード電極および力ソート電極）とゲートに
連絡するゲート電極を具備する素子である。

第１図あるいは第２図は電界効果型スイッチング素子の
従来例の典型を示す。第１図あるいは第２図において、
半導体基体１はＰ＋型のアノード１１、アノード１１に
隣接して形成されたｎ一型のベースに、ベース１２に隣
接して形成されたｎ＋型のカソード１３、ベース１２２
内に形成されたゲート１牡アノード、カソード、および
ゲートの露出部に隷それぞれ形成されたアノード電極２
、カソード電極３およびゲート電極４とか成る。この素
子はゲート電極を開放するかあるいはカソード電極と同
電位に保ち、アノード●カソード電極間にｐ＋アノード
●ｎ−ベース・ｎ＋カソードで構成されるダイオードを
順バイアスする電圧を印加するとオン状態になつてアノ
ード・カソード電極間を、チャンネル１５を通つてダイ
オードの順電流（オ７電流）が流れる。

また、カソード・ゲート電極間にカソード・ゲート間の
Ｐｎ接合が逆バイアスされるように電圧を印加すること
により、ベース層内に空乏層が形成されてこの空乏層が
チャンネル１５をピンチオフさせることによりオン電流
がしや断され、オフ状態となる機能を有する。オン状態
からオフ状態へ移行する（ターンオフ）ときには、それ
までアノードから注入されていたアノード電流がゲート
へ側流し、それに引き続いてゲート・ベース間のＰｎ接
合部に空乏層が形成される。

ベースはゲートよりも低濃度であるので空乏層は主とし
てベース内に形成され、空乏層がチャンネル１５を完全
にふさぐとオン電流がしや断される。電界効果型スイッ
チング素子は従来のＰｎｐｎ構造のサイリスタに比較し
て高温特性が良好なこと、ターンオフ動作時に電流集中
が起きないこ−と、高速スイッチング動作が可能なこと
、臨界電圧上昇率が大きいことなどの特徴を有する素子
である。

しかしながら従来の電界効果型スイッチング素子には次
のような欠点があつた。すなわち、第１図の素子ではグ
リッド状に形成されたゲート１４の横方向低抗が比較的
大きいために、ゲートターン時にゲートからアノード電
流を十分に引き出せないのて、大電流をしや断すること
が困難である。しや断可能だとしてもターンオフ状態に
移行するに要する時間、すなわち、ターンオフタイムは
長くなり、高速スイッチングできない欠点があつた。ま
た、第２図の素子はゲート１４の横方向抵抗は第１図に
示すものより小さく、大電流をしや断することは可能ぜ
あるが、ゲート間にカソードが形成されるのでチャンネ
ル１５の幅をせまくすることが困難であり、一定のアノ
ード・カソード間電圧を阻止するのに必要なゲートカソ
ード間電圧はより大きい電圧となる。また、しや断特性
についていえば、ゲート領域の間隔が大きいことは大電
流をしや断するのに不利てあり、結果としてターンオフ
タイムを短くできない欠点があつた、これら第１図、第
２図に示した従来構造には以上の如き欠点があつた。タ
ーンオフタイムを長くする基本的な要因として、ベース
１２に蓄積される残留キャリヤの影響がある。

例えば第２図の素子がターンオフしてオン電流が流れる
と、ベース１２にはアノード１１から正孔が、カソード
１３からは電子が注入される。そしてベース１２にキャ
リヤが充満し、ここの電気伝導度が大きくなつて導通時
のオン抵抗が下がる、次に、ゲート電極に、カソード電
極に対して負荷圧を印加すると、アノードからの電流の
一部がゲートに側流すると同時に、ゲート付近の少数キ
ャリヤをゲート内に引きこんでベースに蓄積されたキャ
リヤを引き出す。ゲートに近い部分のキャリヤほどゲー
トに引き出されやすく、逆に遠い部分のキャリヤは引き
出されにくい。すなわち、アノード近くの少数キャリヤ
はゲートへ流れ込むのに時間がかかるので、アノード電
流はゲート電圧を印加したのちも流れ、これがターンオ
フタイムを大きくする原因となつている。ベース中のキ
ャリヤはベースが厚いほど多く蓄積され、結果としてタ
ーンオフがより長くなる。ターンオフを小さくするには
ベースに金などの重金属を拡散してキャリヤのライフタ
イムを小さくする方法を用いることができる。

しかしながらターンオフタイムをさらに小さくしようと
して金を多量に拡散し、ライフタイムを小さくするとオ
ン電圧が上昇してオン状態での熱損失が増すとともに、
オフ状態でのリーク電流が増加して高温特性が悪くなる
欠点があつた。

本発明の目的は従来の電界効果型スイッチング素子が持
つかかる欠点を改良し、かつターンオフタイムの短い高
周波動作に好適な電界効果型スイッチング素子を提供す
るにある。この目的を達成するために本発明の特徴とす
るところは、電界効果型スイッチング素子において一方
導電型のベースに隣接し、ベースとの間にＰｎ接合を形
成する他方導電型のアノードとして、ベースに隣接して
形成された他方導電型の半導体多結晶層からベース内へ
他方導電型を与える不純物が拡散して生じた他方導電型
の単結晶層を用いる点にある。

例えはｎ型単結晶基板上にｐ型多結晶層を形成するとｐ
型多結晶層内のｐ型不純物がｎ型単結晶基板内にわずか
に拡散して、ｎ型単結晶基板のｐ型多結晶層に接する部
分が薄いｐ型単結晶層に変換され、ｐ型単結晶層とｎ型
単結晶基板との間にＰｎ接合が形成される。

このようにｐ型単結晶層をｐ型多結晶層からの不純物の
拡散によつて形成すれば、ｐ型単結晶層は薄くかつ不純
物量が少なくなるのでｐ型単結晶層からのキャリヤの注
入を制限できることとは例えば特開昭５２−４１７吋、
同５２−９０２７３号公報等に開示されている。本発明
は上述の原理を電界効果型スイッチング素子に適用する
ことにより、上記目的を達成する改良された電界効果型
スイッチング素子を提供するものである。更に詳しく言
えば、電界効果型スイッチング素子のターンオフを長く
している大きな原因は、チャンネルが空乏層によつてピ
ンチオフされた後にもベース内の残留キャリヤがゲート
へ流入する点にある。

ゲートへ流入したキャリヤはゲート電流となり、ほぼ等
しい電流がアノードにも流れる。このゲート電流（すな
わちアノード電流）の持続時間は、チャンネルのピンチ
オフに要する時間と比較して非常に長い。本発明は上述
の残留キャリヤによる電流を、アノードからベースへ注
入される少数キャリヤを少なくすることにより、抑制し
て、ターンオフタイムを短くするものである。以下本発
明の実施例について説明する。第３図は本発明の第１の
実施例素子を示し、第１図と同じ部分は第１図と同じ符
号て示す。

本実施例てはアノード１１としてｐ型多結晶シリコン層
１６を拡散源としてｎ一型ベース１２内に拡散形成され
たｐ型単結晶シリコン層を用いている。アノード１１は
、キャリヤの注入効率を低く抑えるために薄く（約０．
５μｍ程度）形成されているが、アノード１１とアノー
ド電極２との間には厚い多結晶シリコン層１６が介在す
るので、アノード電極２を形成することにより薄いアノ
ード１１が破壊されることはない。本実施例素子によれ
ば第１図に示す従来例よりもターンオフタイムが短縮さ
れた。

第４図は本発明の第２の実施例素子を示し、第２図と同
じ部分は第２図と同じ符号で示す。

本実施例ではアノード１１としてｐ型多結晶シリコン層
１６を拡散源としてｎ一型のベース１２内に拡散形成さ
れたｐ型単結晶シリコン層を用いている。アノード１１
は、キャリヤの注入効率を低く抑えるために薄く（約０
．５μｍ程度）形成されているが、アノードとアノード
電極２との間には厚い多結晶シリコン層１６が介在する
ので、アノード電極２を形成することにより薄いアノー
ド１１が破壊されることはない。本実施例素子によれば
第２図に示す従来例よりもターンオフタイムが短縮され
た。第５図は本発明の第３の実施例を示す。

図において半導体基板１にはｎ一型のベース５２、ベー
スの一方の主表面に形成されたｐ型多結晶シリコン層７
、多結晶シリコン層７を拡散源とし、ベース５１内に拡
散形成されたｐ型アノード５１、ベースの他方の主表面
に接してベース内部に一定間隔で形成された耐型カソー
ド５３、ベースの他方の主表面に接してベース内部にカ
ソード５３と交互に一定間隔で形成され、ベースの他方
の主表′面からこれと垂直に延びる領域５４２と領域５
４２の端部からカソード５３の方へ相互に一定間隔のチ
ャンネル１５を残して延びる領域５４１とから成るゲー
ト５４によつて構成されている。多結晶シリコン層７、
カソード５３およびゲート５４７の表面露出部にはそれ
ぞれアノード電極２、カソード電極３およぼゲート電極
４が形成されている。本実施例ではカソード部を広くと
り、かつチャンネル１５の幅をせまくするようにしたゲ
ート５４を有している。このゲート構造はチャンネル幅
がカソード５３の幅に制約されずにせまくでき、しかも
ゲートの内部抵抗が小さいので、大電流を低いゲート電
圧でしや断てきる特徴を有している。また、ベース中で
水平方向に広がつたゲート領域５４１がカソード５３と
縦方向に重なる領域は縦方向にＰｎ−Ｐｎｎ＋構造のい
わゆるサイリスタ構造を持ち、オン状態においてサイリ
スタとして作用するのでチャンネル幅をせまくしても導
通時の通電面積はせまくならない利点を有する。第６図
は本発明の第４の実施例である。第１の実施例との相違
点はベースとアノード１１の間にベースよりも高不純物
濃度のｎ層８を挿入し、かつｎ一層を薄くした点にであ
る。ｎ層８は次のような効果を有する。電界効果型スイ
ッチング素子のゲート１４にカソード１３に対して負電
圧を印加し、アノードにカソードに対して正の電圧を印
加すると、ゲート電圧が十分大きければチャンネル１５
はゲートから空乏層が拡がつてピンチオフ状態となつて
アノード・カソード間の電流通路をしや断する。アノー
ド電圧を増すと空乏層はゲート層からアノードへ向けて
のびる。もしベースが十分厚けれは空乏層はアノードに
達しない。しかしベースを厚くすると先にのべたように
蓄積キャリヤが増すとともにオン電圧が大きくなるので
望ましくない。ところが、第６図のようにｎ層８を入れ
るとともにｎ層８の不純物濃度をベースより高くし、ベ
ースの不純物濃度を十分低くすると、ゲートからのびた
空乏層はｎ層８に達するが、それ以上は空乏層がほとん
ど拡がらないようにできる。このためベースを薄くして
も空乏層がアノードに達してパンチスルーする不都合が
生じない。その結果、オ７電圧が小さくかつターンオフ
タイムの短い電界効果型スイッチング素子が容易に製作
てきる。さらにアノード電圧を阻止するに要するゲート
電圧はチャンネル１５にかかる電界が低．いほど低くて
すむことが知られている。第６図の構造てはベースの不
純物濃度を十分に低くすることができるのでチャンネル
部の電界を低くできる。すなわちゲート電圧を低くして
も高いアノード電圧を阻止てきる利点を有する。第７図
は本発明の第５の実施例である。

第２の実施例との相違点は、第４の実施例が第１の実施
例と相違する点と同様である。先にのべたようにこの構
造は大電流しや断に有利であり、またゲート構造の製作
法が簡単である４という利点を持つとともに上述したｎ
層８による特徴をそなえた電界効果型スイッチング素子
である。

第８図は本発明の第６の実施例である。

第３の実施例との相違点は、第４の実施例が第１の実施
例と相違する点と同様である。かかる構造では、アノー
ドをｐ型多結晶シリコンから拡散形成した効果がもつと
もよく発揮される。

次に本発明の第８図に示す実施例の製作工程を第９図を
もとに簡単に説明する。

まず図９ａのようにｎ−シリコン基板１を用意する。

抵抗率は例えば２００Ω−αに選ばれる。つフぎにｂの
ように選択拡散法によつて一方の表面からｐ型拡散層５
４１を一定間隔て形成する。これにはＳｌＯ。膜をマス
クにしてボロンを拡散する方法がとられ得る。引きつづ
きｃのようにｐ型選択拡散層５４１を形成した表面側に
ｎ型エピタキシ門ヤル成長層５５をつける。一般にこの
ｎ型層１４の不純物濃度はｎ一層５２より高く設定し、
エピタキシャル成長の際、ｐ型拡散層からのオートドー
ピングによつてチャンネル部分１５の抵抗率が変化する
のを防ぐ。例えば２５Ω−０となるように”ドーピング
ガス量を調整する。つづいて表面からボロンを選択的に
拡散してｐ型埋込拡散層５４１に達するｐ型連結拡散層
５４２を形成する。同様に、またはこの工程の後に基板
１の裏面からリンを拡散してｎ型層８を形成する。この
層の不純物濃度は空乏層が後述のｐ型多結晶シリコンに
まで拡がらないようにある程度高く、またｐ型多結晶シ
リコンからの正孔の注入効率があまり低くならないよう
に選ばれる。例えば平均不純物濃度が１×１０１６ａｔ
０ｍｓ／ＣＴｆｌとなるように拡散条件を設定する。つ
ぎにｅのようにカソードエミッタ層５３をリンの選択拡
散などの方法により形成する。つづいて裏面のｎ型拡散
層の上にｐ型多結晶層７を堆積するとともに、このｐ型
多結晶層を拡散源としてｎ型拡散層８に極めて薄いｐ型
拡散層５１を形成する。厚さを０．０５μｍないし１μ
ｍ程度とすると、正孔の注入効率の低いｐエミッタ層が
できる。薄い拡散層は多結晶成長のための加熱処理中に
形成しても、また成長後に再加熱して形成してもよい。
多結晶シリコンを形成する方法には例えばトリクロルシ
ランをシリコン原料とし、ジボランをドーピングガスと
して水素中て８００〜１００００Ｃに加熱することによ
つて得られる。厚さはアノード側の電極形成によつてア
ノード◆ベース間の接合が損傷しないように十分厚くつ
けることが望ましい。例えば３０〜６０ｐｍの厚さに形
成される。最後にアノード電極２、カソード電極３、ゲ
ート電極４をつけて素子が完成する。以上述べたように
、多結晶シリ，コンをアノード層の拡散源とし、極めて
薄いｐ型拡散層をアノードとして用いることよリターン
オフタイムの短い電界効果型スイッチング素子が得られ
る。

多結晶シリコン層から拡散された、極めて薄いｐ型拡散
層をアノードとするときに、このアノードが注入効率が
小さくベース内の蓄積キャリヤを少なくすることにより
素子のターンオフタイムが短くなる現象は次のように説
明される。

極めて薄いｐ型アノード層の正孔の注入効率は近似的に
次式で表される。ここで、ベースおよびｎ層８における
キャリヤの拡散長は二つの層の合計厚さより十分大きい
仮定し、カソードは電子の注入効率が十分高いと仮定し
ている。

τ２ ：ベースおよびｎ層内の正孔のライフタ イ
ムＷ ：ベースとｎ層の厚さの合計 Ｄｎ：ベースおよびｎ層での電子拡係数 Ｄ″ｎ：ｐ型アノード内の電子の拡散係数ｊ ：電流密
度 ｑ ：電子素量 Ｑ ：ｐ型アノード内での単位面積あたりのｐ 型不
純物量従来のｐ型アノード層は十分厚いのでＱが非常に
大きく、（１）式の第１項は無視できる。

しかし本発明の構造のように極めて薄いｐ型アノード層
を用いるとＱを小さくできるので注入効率τ２は小さく
なるのである。以上述べた第３および第６の実施例にお
いて、カソード領域とゲート領域の偏平部５４１とを半
導体基体の主表面に投影した時に両者が重なり合う面積
（Ｓ１）は、カソード領域の投影面積からこの重なり合
う部分を除いた面積（Ｓ２）の３０％以上てあることが
好ましい。

発明者は第３および第６の実施例において、偏平部５４
１端部相互の間隔が３０ｐｍと一定でＳ１とＳ２の比（
Ｓ１／Ｓ２）が異なる多数の素子に対し、電流密度が１
２０Ａ／ＣＴｌのものでの素子の順方向電圧降下特性を
調べた。その結果を第１０図に示す。図によればＳ１／
Ｓ２の値が約０．３を境として、それより小さいＳ１／
Ｓ２のときには約１．３５■であつた順方向電圧降下値
がＳ１／Ｓ２の増大とともに低減している。この傾向は
電流密度が１２０Ａ／ｃ！ｌ以外であつても、また偏平
部５４１端部相互の間隔が３０μｍ以外であつてもあて
はまる。従つて本発明の第３および第４の実施例におい
てＳ１をＳ２の３０％以上とすれは素子の順方向電圧降
下値を小さくすることに効果がある。

また上述の各実施例において導電型のｐ（５ｎを交替し
たものでも本発明の効果が得られることは言うまでもな
い。

次に本発明によリターンオフタイムがどの程度低くなる
か具体的数値をもつて説明する。

第５図に示す第３の実施例と比較のため第５図でｐ型ア
ノード５１とｐ型多結晶シリコン層７を第１図のように
アノード１１とし素子を作製した。

半導体基体１は６．３Ｔｎ×６．３Ｔｓｎの正方形で、
厚さ４μｍ１幅５０ｐｍ１長さ１２００ｐｍのカソード
５３が長手方向を揃えて７４本配列されている。そして
カソード５３の表面不純物濃度は１Ｘ１０１９ａｔ０ｍ
ｓ／Ｃｌｌてある。

領域５４１は厚さ４０μｍ１表面不純物濃度５×１０１
７ａｔ０ｍｓ／Ｃ７ｌで、チャンネル１５がカソード５
３の中央直下にあり幅は７μｍでカソード５３の長手方
向に沿つて設けられている。ベース５２は比抵抗５０Ω
一礪、厚さ１４０μＭ．．ｐ型アノード５１は厚さ０．
５μｍ１表面不純物濃度が１×１０１５ａｔ０ｍｓ／Ｃ
Ｔｌ．．ｐ型多結晶シノリコン層７は５０ｐｍの厚さで
ある。一方、比較例素子のアノード１１は厚さが４０μ
ｍ１表面不純物濃度１×１０１９ａｔ０ｍｓ／Ｃｍであ
り、その他の寸法は、上記の寸法と同じとした。

負荷電流２０Ａをしや断した場合のターンオフタ７イム
は本発明素子て４μＳ１比較例素子て１５μｓであつた
。以上詳細に述べた如く、本発明によればターンオフタ
イムの短い電界効果型スイッチング素子を得るのに効果
がある。

【図面の簡単な説明】

第１図および第２図は本発明の従来例を示す図、第３図
は本発明の第１の、第４図は第２の、第５図は第３の、
第６図は第４の、第７図は第５の、第８図は第６の実施
例をそれぞれ示す図、第９図は第８図に示す実施例の製
造工程を説明するための図、第１０図は第５図あるいは
第８図に示す実施例におけるＳ１／Ｓ２と順方向電圧降
下値との関係を示す図である。 １１，５１・・・・・アノード、１２，５２・・・・・
・ベース、１３，５３・・・・・・カソード、１４，５
４・・・・・・ゲート、２・・・・・アノード電極、３
・・・・・カソード電極、４・・・・・・ゲート電極。

Claims (1)

1. 【特許請求の範囲】 １ 一対の主表面を有する一方導電型半導体単結晶基板
   と、この基板の一方主表面に接して基板内部に形成され
   基板よりも高不純物濃度を有する一方導電型の第１の半
   導体領域と、基板の他方の主表面上に形成された他方導
   電型の半導体多結晶層と、この多結晶層の導電型を決め
   る不純物が基板内に拡散されることにより生じ基板との
   間にｐｎ接合を形成する上記半導体多結晶層に較べ極め
   て薄い厚さの他方導電型の半導体層と上記第１の半導体
   領域および上記半導体多結晶層の露出面にそれぞれ形成
   された一対の主電極と、上記基板内部に形成され一方導
   電型の第１の半導体領域、一方導電型の半導体単結晶基
   板、他方導電型の半導体層、他方導電型の半導体多結晶
   層板および一対の主電極で構成されるダイオードの順電
   流を半導体単結晶基板内に形成される空乏層によりピン
   チオフさせる機能を有する他方導電型の第２の半導体領
   域と、第２の半導体領域に連なり上記第１の半導体領域
   に接する主電極との間に所定の電圧を印加することによ
   り上記ピンチオフを起させる制御電極とを有することを
   特徴とする電界効果型スイッチング素子。 ２ 特許請求の範囲第１項において、第１の半導体領域
   に一方の主表面に接して断続的に形成され、第２の半導
   体領域は一方の主表面に接して第１の半導体領域と交互
   に形成されつかつ一方の主表面から他方の主表面へ向け
   て第１の半導体領域より深く形成された第１の部分と、
   この第１の部分の底部から一方の主表面と平行に、第１
   の半導体領域を他方の主表面に投影したときにこの投影
   部に一部が重なるまで延びる第２の部分とから成ること
   を特徴とする電界効果型スイッチング素子。